JPS6234156B2 - - Google Patents
Info
- Publication number
- JPS6234156B2 JPS6234156B2 JP18368681A JP18368681A JPS6234156B2 JP S6234156 B2 JPS6234156 B2 JP S6234156B2 JP 18368681 A JP18368681 A JP 18368681A JP 18368681 A JP18368681 A JP 18368681A JP S6234156 B2 JPS6234156 B2 JP S6234156B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- compound semiconductor
- forming
- active layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 15
- 150000001875 compounds Chemical class 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000002161 passivation Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 18
- 229910004298 SiO 2 Inorganic materials 0.000 description 13
- 238000010586 diagram Methods 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は高速の化合物半導体電界効果トランジ
スタの製造方法に関する。
スタの製造方法に関する。
化合物半導体を用いた電界効果トランジスタ
（以下FETという）は、Si等の単体元素半導体を
用いたものに比べ、移動度が大きく高速性が期待
できること、半絶縁性結晶基板を用いることがで
きるので浮遊容量が小さくなる等のすぐれた長所
があり次世代デバイスとして脚光をあびている。
（以下FETという）は、Si等の単体元素半導体を
用いたものに比べ、移動度が大きく高速性が期待
できること、半絶縁性結晶基板を用いることがで
きるので浮遊容量が小さくなる等のすぐれた長所
があり次世代デバイスとして脚光をあびている。
第１図は化合物半導体としてGaAsを用いた
FETの従来の製造工程を示す図である。まず第
１図ａでは、Cr等をドープした半絶縁性GaAs基
板１内に、フオトリソグラフイによりパターニン
グしたSiO2膜２及びレジスト膜３をマスクとし
てSiをイオン注入してn+のソース領域４及びドレ
イン領域５を形成する。第１図ｂでは、SiO2膜
２及びレジスト膜３をいつたん除去した後、再び
SiO2膜６及びレジスト膜７を全面に形成して図
のようにパターニングしこれをマスクとしてSiを
イオン注入して能動層８を形成する。最後に第１
図ｃで、SiO2膜６及びレジスト膜７を除去した
後、全面にパツシベーシヨン膜９を被着しこの一
部を除去してシヨツトキゲート電極１０、ソース
電極１１、ドレイン電極１２を形成する。シヨツ
トキゲート長Lgは通常１μｍ程度であり短い程
高速性が期待できる。能動層長さLaはマスク合
せの誤差を考慮するならばシヨツトキゲート長
Lgに対して左右１μｍ程度の余裕が必要であ
る。しかしながら化合物半導体の場合この余裕部
分に表面準位による空乏層１３の広がりが生じチ
ヤンネル抵抗が増大して高速性を妨げるという欠
点があつた。
FETの従来の製造工程を示す図である。まず第
１図ａでは、Cr等をドープした半絶縁性GaAs基
板１内に、フオトリソグラフイによりパターニン
グしたSiO2膜２及びレジスト膜３をマスクとし
てSiをイオン注入してn+のソース領域４及びドレ
イン領域５を形成する。第１図ｂでは、SiO2膜
２及びレジスト膜３をいつたん除去した後、再び
SiO2膜６及びレジスト膜７を全面に形成して図
のようにパターニングしこれをマスクとしてSiを
イオン注入して能動層８を形成する。最後に第１
図ｃで、SiO2膜６及びレジスト膜７を除去した
後、全面にパツシベーシヨン膜９を被着しこの一
部を除去してシヨツトキゲート電極１０、ソース
電極１１、ドレイン電極１２を形成する。シヨツ
トキゲート長Lgは通常１μｍ程度であり短い程
高速性が期待できる。能動層長さLaはマスク合
せの誤差を考慮するならばシヨツトキゲート長
Lgに対して左右１μｍ程度の余裕が必要であ
る。しかしながら化合物半導体の場合この余裕部
分に表面準位による空乏層１３の広がりが生じチ
ヤンネル抵抗が増大して高速性を妨げるという欠
点があつた。
本発明はこれらの欠点を除去するため、能動層
を形成後、セルフアラインでソース領域及びドレ
イン領域を形成するようにしたものであり以下詳
細に説明する。
を形成後、セルフアラインでソース領域及びドレ
イン領域を形成するようにしたものであり以下詳
細に説明する。
第２図は本発明の一実施例である化合物半導体
電界効果トランジスタの製造工程を示す図であ
る。第２図ａでは、まずCr等をドープした半絶
縁性GaAs基板１内にフオトリソグラフイにより
パターニングしたSiO2膜２及びレジスト膜３を
マスクとしてSiをイオン注入しｎ型の能動層８を
形成する。キヤリア濃度は１〜２×1017個／c.c.程
度が好ましい。第２図ｂでは、SiO2膜２及びレ
ジスト膜３を除去した後、約5000ÅのSiO2膜６
及びレジスト膜７を図のようにパターニングしこ
れをマスクとしてSiをイオン注入してn+のソース
領域４及びドレイン領域５を形成する。能動層８
の長さはSiO2膜６の幅Loにより決定され１μｍ
以下にすることも可能である。第２図ｃでは、レ
ジスト膜７のみを除去した後、約1500Åの
n-GaAs層１４をエピタキシヤル成長により形成
する。エピタキシヤル成長は低温で行なうことが
できるMBE（分子線エピタキシー）、MOCVD
（有機金属気相成長法）等を用いるのが好まし
い。MBEあるいはMOCVDを行なうとSiO2膜６
上には多結晶GaAs層１５が成長することが知ら
れている。第２図ｄでは、多結晶GaAs層１５及
びSiO2膜６をHF等で除去し、ソース領域４及び
ドレイン領域５上のn-GaAs層１４のみ残し全面
にSiO2等のパツシベーシヨン膜９を形成した
後、その一部を除去してその下のn-GaAs層１４
も除去しソース電極１１及びドレイン電極１２を
形成する。さらに第２図ｅではゲート電極コンタ
クト孔をパツシベーシヨン膜９に開けた後、
Ti，Pt，Au等のシヨツトキゲート電極１０を形
成してFETが完成する。
電界効果トランジスタの製造工程を示す図であ
る。第２図ａでは、まずCr等をドープした半絶
縁性GaAs基板１内にフオトリソグラフイにより
パターニングしたSiO2膜２及びレジスト膜３を
マスクとしてSiをイオン注入しｎ型の能動層８を
形成する。キヤリア濃度は１〜２×1017個／c.c.程
度が好ましい。第２図ｂでは、SiO2膜２及びレ
ジスト膜３を除去した後、約5000ÅのSiO2膜６
及びレジスト膜７を図のようにパターニングしこ
れをマスクとしてSiをイオン注入してn+のソース
領域４及びドレイン領域５を形成する。能動層８
の長さはSiO2膜６の幅Loにより決定され１μｍ
以下にすることも可能である。第２図ｃでは、レ
ジスト膜７のみを除去した後、約1500Åの
n-GaAs層１４をエピタキシヤル成長により形成
する。エピタキシヤル成長は低温で行なうことが
できるMBE（分子線エピタキシー）、MOCVD
（有機金属気相成長法）等を用いるのが好まし
い。MBEあるいはMOCVDを行なうとSiO2膜６
上には多結晶GaAs層１５が成長することが知ら
れている。第２図ｄでは、多結晶GaAs層１５及
びSiO2膜６をHF等で除去し、ソース領域４及び
ドレイン領域５上のn-GaAs層１４のみ残し全面
にSiO2等のパツシベーシヨン膜９を形成した
後、その一部を除去してその下のn-GaAs層１４
も除去しソース電極１１及びドレイン電極１２を
形成する。さらに第２図ｅではゲート電極コンタ
クト孔をパツシベーシヨン膜９に開けた後、
Ti，Pt，Au等のシヨツトキゲート電極１０を形
成してFETが完成する。
この実施例においては、n-GaAs層１４のエピ
タキシヤル成長温度で変化しない耐熱性を有しま
たGaAsに対して選択的にエツチングできる性質
を持つ膜としてSiO2膜を用いたが、このような
性質を持つ膜であれば同様に用いることができ
る。
タキシヤル成長温度で変化しない耐熱性を有しま
たGaAsに対して選択的にエツチングできる性質
を持つ膜としてSiO2膜を用いたが、このような
性質を持つ膜であれば同様に用いることができ
る。
またn-GaAs層１４をエピタキシヤル成長させ
たが、n-GaAs層１４の代わりに半絶縁性GaAs
層をエピタキシヤル成長させて用いることも可能
であり、第２図ｃ，ｄ，ｅの工程において
n-GaAs層１４を半絶縁性GaAs層で置き換える
ことにより同様な工程でFETを実現することが
できる。半絶縁性GaAs層を用いる場合エピタキ
シヤル成長条件は若干難しくなるが反面ゲート・
ソース間容量Cgsを減少させ得るためより高速の
素子を実現できる可能性がある。
たが、n-GaAs層１４の代わりに半絶縁性GaAs
層をエピタキシヤル成長させて用いることも可能
であり、第２図ｃ，ｄ，ｅの工程において
n-GaAs層１４を半絶縁性GaAs層で置き換える
ことにより同様な工程でFETを実現することが
できる。半絶縁性GaAs層を用いる場合エピタキ
シヤル成長条件は若干難しくなるが反面ゲート・
ソース間容量Cgsを減少させ得るためより高速の
素子を実現できる可能性がある。
第２図に示す製造方法によれば、シヨツトキゲ
ート長Lgとｎ型能動層の長さLaをセルフアライ
ンにより一致させることができるため、ｎ型能動
層８の長さLaは全てシヨツトキゲート電極１０
で覆われ表面準位による影響がなくなりチヤンネ
ル抵抗を小さくすることができる。またチヤンネ
ル長すなわちｎ型能動層８の長さLaは第２図ｂ
の工程での酸化膜６の巾Loにより決まるため１
μｍ程度以下にすることも可能であり高速の素子
を実現できる。さらに、シヨツトキゲート電極１
０の電極巾は第２図ｅに示されるようにシヨツト
キゲート長Lgより大きめに取ることができるた
めゲート抵抗を下げることができ且つマスク合わ
せ精度も緩和される。
ート長Lgとｎ型能動層の長さLaをセルフアライ
ンにより一致させることができるため、ｎ型能動
層８の長さLaは全てシヨツトキゲート電極１０
で覆われ表面準位による影響がなくなりチヤンネ
ル抵抗を小さくすることができる。またチヤンネ
ル長すなわちｎ型能動層８の長さLaは第２図ｂ
の工程での酸化膜６の巾Loにより決まるため１
μｍ程度以下にすることも可能であり高速の素子
を実現できる。さらに、シヨツトキゲート電極１
０の電極巾は第２図ｅに示されるようにシヨツト
キゲート長Lgより大きめに取ることができるた
めゲート抵抗を下げることができ且つマスク合わ
せ精度も緩和される。
以上説明したように、本発明の化合物半導体電
界効果トランジスタの製造方法によれば、シヨツ
トキゲート長と能動層の長さをセルフアラインで
一致させることができ且つその長さを容易に短か
く形成することができるため高速の化合物半導体
電界効果トランジスタを実現することができる。
界効果トランジスタの製造方法によれば、シヨツ
トキゲート長と能動層の長さをセルフアラインで
一致させることができ且つその長さを容易に短か
く形成することができるため高速の化合物半導体
電界効果トランジスタを実現することができる。
第１図は従来の化合物半導体電界効果トランジ
スタの製造工程を示す図、第２図は本発明の一実
施例である化合物半導体電界効果トランジスタの
製造工程を示す図である。 １……半絶縁性GaAs基板、４……n+ソース領
域、５……n+ドレイン領域、６……SiO2膜、８
……ｎ型能動層、９……パツシベーシヨン膜、１
０……シヨツトキゲート電極、１４……n-GaAs
層。
スタの製造工程を示す図、第２図は本発明の一実
施例である化合物半導体電界効果トランジスタの
製造工程を示す図である。 １……半絶縁性GaAs基板、４……n+ソース領
域、５……n+ドレイン領域、６……SiO2膜、８
……ｎ型能動層、９……パツシベーシヨン膜、１
０……シヨツトキゲート電極、１４……n-GaAs
層。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性化合物半導体基板内に選択的に能動
層を形成する工程と、 すくなくとも前記能動層上の一部に絶縁膜を形
成する工程と、 前記絶縁膜をマスクとしてイオン注入を行いソ
ース領域及びドレイン領域を形成する工程と、 前記絶縁膜をマスクとして前記能動層より低濃
度の化合物半導体層又は半絶縁性化合物半導体層
をエピタキシヤル成長により形成する工程と、 前記絶縁膜を除去後全面にパツシベーシヨン膜
を形成する工程と、 前記パツシベーシヨン膜及び前記エピタキシヤ
ル成長により形成した化合物半導体層を選択的に
除去して前記ソース領域及びドレイン領域上にソ
ース電極及びドレイン電極を形成する工程と、 すくなくとも前記マスクを除去した領域のパツ
シベーシヨン膜を選択的に除去して前記能動層上
にシヨツトキゲート電極を形成する工程とを備え
てなることを特徴とする化合物半導体電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18368681A JPS5885570A (ja) | 1981-11-18 | 1981-11-18 | 化合物半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18368681A JPS5885570A (ja) | 1981-11-18 | 1981-11-18 | 化合物半導体電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5885570A JPS5885570A (ja) | 1983-05-21 |
| JPS6234156B2 true JPS6234156B2 (ja) | 1987-07-24 |
Family
ID=16140151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18368681A Granted JPS5885570A (ja) | 1981-11-18 | 1981-11-18 | 化合物半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885570A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758716B2 (ja) * | 1985-09-10 | 1995-06-21 | 松下電器産業株式会社 | 電界効果トランジスタの製造方法 |
-
1981
- 1981-11-18 JP JP18368681A patent/JPS5885570A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5885570A (ja) | 1983-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
| US4889831A (en) | Method of forming a high temperature stable ohmic contact to a III-V substrate | |
| JPS63263770A (ja) | ＧａＡｓ ＭＥＳＦＥＴ及びその製造方法 | |
| JPS6234156B2 (ja) | ||
| JPH0329302B2 (ja) | ||
| JP2745624B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3090451B2 (ja) | 半導体装置 | |
| JPH028454B2 (ja) | ||
| JP2796303B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6068661A (ja) | 半導体装置 | |
| JPS60136264A (ja) | 半導体装置の製造方法 | |
| JPH05275464A (ja) | 化合物半導体集積回路装置の製造方法 | |
| JPH0758717B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2616032B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS59193070A (ja) | シヨツトキゲ−ト電界効果トランジスタの製造方法 | |
| JP2697888B2 (ja) | 半導体装置の製造方法 | |
| JPS62211961A (ja) | 化合物半導体装置およびその製造方法 | |
| JPH03250741A (ja) | 半導体装置の製造方法 | |
| JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0521467A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0758715B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0543292B2 (ja) | ||
| JPH01144684A (ja) | ショットキー障壁接合ゲート型電界効果トランジスタの製造方法 | |
| JPS62122276A (ja) | 化合物半導体装置の製造方法 | |
| JPS625666A (ja) | ガリウム砒素シヨツトキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 |