JPS5885570A - 化合物半導体電界効果トランジスタの製造方法 - Google Patents
化合物半導体電界効果トランジスタの製造方法Info
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- JPS5885570A JPS5885570A JP18368681A JP18368681A JPS5885570A JP S5885570 A JPS5885570 A JP S5885570A JP 18368681 A JP18368681 A JP 18368681A JP 18368681 A JP18368681 A JP 18368681A JP S5885570 A JPS5885570 A JP S5885570A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高速の化合物半導体電界効果トランジスタの製
造方法に関する。
造方法に関する。
化合物半導体を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）は、Ｓｌ等の単体元素半導体を（１） 用いたものに比べ、移動度が大きく高速性が期待できる
こと、半絶縁性結晶基板を用いることができるので浮遊
容量が小さくなる等のすぐれた長所があり次世代デバイ
スとして脚光をあびている。
Ｔという）は、Ｓｌ等の単体元素半導体を（１） 用いたものに比べ、移動度が大きく高速性が期待できる
こと、半絶縁性結晶基板を用いることができるので浮遊
容量が小さくなる等のすぐれた長所があり次世代デバイ
スとして脚光をあびている。
第１図は化合物半導体としてＧａＡｓを用いたＦＥＴの
従来の製造工程を示す図である。まず第１図（ａ）では
、Ｃｒ等をドープした半絶縁性ＧａＡｓ基板１内に、フ
ォトリングラフィによりパターニングした５ｌｏ２膜２
及びレジスト膜３をマスクとしてＳｉをイオン注入して
計のソース領域４及びドレイン領域５を形成する。第１
図（ｂ）では、５Ｉ０２膜２及びレジスト膜３をいった
ん除去した後、再びＳ ｉＯ２膜６及びレジスト膜７を
全面に形成して図のように・やターニングしこれをマス
クとしてｓｌをイオン注入して能動層８を形成する。最
後に第１図（ｃ）で、５ｉｏ２膜６及びレジスト膜７を
除去した後、全面に・ぞッシベーション膜９を被着しこ
の一部を除去してショットヤケ８−ト電極１θ、ソース
電極１１、ドレイン電極１２を形成する。ショットキゲ
ート長Ｌｇは通常１μｍ程度であり短い程高速性が期待
できる。能動層長さＬａはマスク合せの誤差を考慮する
ならばショットキゲート長Ｌｇに対して左右１μｍ程度
の余裕が必要である。しかしながら化合物半導体の場合
この余裕部分に表面準位による空乏層１３の広がりが生
じチャンネル抵抗が増大して高速性を妨げるという欠点
があった。
従来の製造工程を示す図である。まず第１図（ａ）では
、Ｃｒ等をドープした半絶縁性ＧａＡｓ基板１内に、フ
ォトリングラフィによりパターニングした５ｌｏ２膜２
及びレジスト膜３をマスクとしてＳｉをイオン注入して
計のソース領域４及びドレイン領域５を形成する。第１
図（ｂ）では、５Ｉ０２膜２及びレジスト膜３をいった
ん除去した後、再びＳ ｉＯ２膜６及びレジスト膜７を
全面に形成して図のように・やターニングしこれをマス
クとしてｓｌをイオン注入して能動層８を形成する。最
後に第１図（ｃ）で、５ｉｏ２膜６及びレジスト膜７を
除去した後、全面に・ぞッシベーション膜９を被着しこ
の一部を除去してショットヤケ８−ト電極１θ、ソース
電極１１、ドレイン電極１２を形成する。ショットキゲ
ート長Ｌｇは通常１μｍ程度であり短い程高速性が期待
できる。能動層長さＬａはマスク合せの誤差を考慮する
ならばショットキゲート長Ｌｇに対して左右１μｍ程度
の余裕が必要である。しかしながら化合物半導体の場合
この余裕部分に表面準位による空乏層１３の広がりが生
じチャンネル抵抗が増大して高速性を妨げるという欠点
があった。
本発明はこれらの欠点を除去するため、能動層を形成後
、セルファラインでソース領域及びドレイン領域を形成
するようにしたものであり以下詳細に説明する。
、セルファラインでソース領域及びドレイン領域を形成
するようにしたものであり以下詳細に説明する。
第２図は本発明の一実施例である化合物半導体電界効果
トランジスタの製造工程を示す図である。
トランジスタの製造工程を示す図である。
第２図（ａ）では、まずＣｒ等をドープした半絶縁性Ｇ
ａＡｓ基板１内にフォトリングラフィによりパターニン
グした５ＩＯ２膜２及びレジスト膜３をマスクとしてＳ
ｔをイオン注入しｎ型の能動層８を形成する。
ａＡｓ基板１内にフォトリングラフィによりパターニン
グした５ＩＯ２膜２及びレジスト膜３をマスクとしてＳ
ｔをイオン注入しｎ型の能動層８を形成する。
キャリア濃度は１〜２ Ｘ １０１７個／ＣＣ程度が好
ましい。第２図（ｂ）では、Ｓ＋０２膜ｋ及びレジスト
膜３を除去した後、約５０００ＸのＳ ｉＯ２膜６及び
し・ノスト膜７を図のようにパターニングしこれをマス
クとしてＳｔをイオン注入してｎのソース領域４及びド
レイン領域５を形成する。能動層８の長さは５１０２膜
６の幅Ｌｏにより決定され１μｍ以下にすることも可能
である。第２図（ｃ）では、レジスト膜７のみを除去し
た後、約１５００Ｘのｎ−ＧａＡｓ層Ｊ４をエピタキシ
ャル成長により形成する。工ぼタキシャル成長は低温で
行々うことかできるＭＢＥ （分子線工ぎタキシー）、
ＭＯＣｖＤ（有機金属気相成長法）等を用いるのが好ま
しい。ＭＢＥあるいはＭＯＣＶＤを行なうとＳ ｉｏ
２膜６上には多結晶ＧａＡｓ層１５が成長することが知
られている。第２図（ｄ）では２．多結晶ＧａＡｓ層１
５及びＳ ｉＯ２膜６を）（Ｆ等で除去し、ソース領域
４及びドレイン領域５上のｎ −ＧａＡ ｓ層１４のみ
残し全面にＳｉＯ２等のパッシベーション膜９を、形成
した後、その一部を除去してその下のｎ’−ＧａＡｓ層
１４も除去しソース電極１１及びドレイン電極１２を形
成する。さらに第２図（ｅ）ではゲート電極３７日１ タクト孔を・ぐッシベーション膜９に開けた後、Ｔｉ。
ましい。第２図（ｂ）では、Ｓ＋０２膜ｋ及びレジスト
膜３を除去した後、約５０００ＸのＳ ｉＯ２膜６及び
し・ノスト膜７を図のようにパターニングしこれをマス
クとしてＳｔをイオン注入してｎのソース領域４及びド
レイン領域５を形成する。能動層８の長さは５１０２膜
６の幅Ｌｏにより決定され１μｍ以下にすることも可能
である。第２図（ｃ）では、レジスト膜７のみを除去し
た後、約１５００Ｘのｎ−ＧａＡｓ層Ｊ４をエピタキシ
ャル成長により形成する。工ぼタキシャル成長は低温で
行々うことかできるＭＢＥ （分子線工ぎタキシー）、
ＭＯＣｖＤ（有機金属気相成長法）等を用いるのが好ま
しい。ＭＢＥあるいはＭＯＣＶＤを行なうとＳ ｉｏ
２膜６上には多結晶ＧａＡｓ層１５が成長することが知
られている。第２図（ｄ）では２．多結晶ＧａＡｓ層１
５及びＳ ｉＯ２膜６を）（Ｆ等で除去し、ソース領域
４及びドレイン領域５上のｎ −ＧａＡ ｓ層１４のみ
残し全面にＳｉＯ２等のパッシベーション膜９を、形成
した後、その一部を除去してその下のｎ’−ＧａＡｓ層
１４も除去しソース電極１１及びドレイン電極１２を形
成する。さらに第２図（ｅ）ではゲート電極３７日１ タクト孔を・ぐッシベーション膜９に開けた後、Ｔｉ。
Ｐｔ、Ａｕ等のショットキデート電極１０を形成してＦ
ＥＴが完成する。
ＥＴが完成する。
この実施例においては、ｎ−ＧａＡｓ層１４のエピタキ
シャル成長温度で変化しない耐熱性を有しまたＧａＡｓ
に対して選択的にエツチングできる性質を持つ膜として
ＳｉＯ□膜を用いたが、このような性質を持つ膜であれ
ば同様に用いることができる。
シャル成長温度で変化しない耐熱性を有しまたＧａＡｓ
に対して選択的にエツチングできる性質を持つ膜として
ＳｉＯ□膜を用いたが、このような性質を持つ膜であれ
ば同様に用いることができる。
またｎ”” ＧａＡ ｓ層１４をエピタキシャル成長さ
せたが、ｎ−ＧａＡｓ層１４０代わりに半絶縁性ＧａＡ
ｓ層をエピタキシャル成長させて用いることも可能であ
り、第２図（ｅ） 、 （ｄ） ｊ （ｅ）の工程にお
いてｎ−ＧａＡｓ層１４を半絶縁性ＧａＡｓ層で置き換
えることによシ同様な工程でＦＥＴを実現することがで
きる。半絶縁性ＧａＡｓ層を用いる場合エピタキシャル
成長条件は若干難しくなるが反面ゲート・ソース間容量
Ｃｇｓを減少させ得るためより高速の素子を実現できる
可能性がある。
せたが、ｎ−ＧａＡｓ層１４０代わりに半絶縁性ＧａＡ
ｓ層をエピタキシャル成長させて用いることも可能であ
り、第２図（ｅ） 、 （ｄ） ｊ （ｅ）の工程にお
いてｎ−ＧａＡｓ層１４を半絶縁性ＧａＡｓ層で置き換
えることによシ同様な工程でＦＥＴを実現することがで
きる。半絶縁性ＧａＡｓ層を用いる場合エピタキシャル
成長条件は若干難しくなるが反面ゲート・ソース間容量
Ｃｇｓを減少させ得るためより高速の素子を実現できる
可能性がある。
第２図に示す製造方法によれば、ショットキゲート長Ｌ
ｇとｎ型能動層の長さＬａをセルファラインにより一致
させることができるだめ、ｎ型能動層８の長さＬａは全
てショットキゲート電極１０で覆われ表面準位による影
響がなくなシチャンネル抵（５） 抗を小さくすることができる。またチャンネル長すなわ
ちｎ型能動層８の長さＬａは第２図（ｂ）の工程での酸
化膜６の巾Ｌｏによシ決まるだめ１μｍ程度以下にする
ことも可能であυ高速の素子を実現できる。さらに、シ
ョットキゲート電極１０の電極巾は第２図（ｅ）に示さ
れるようにショットキゲート長Ｌｇより大きめに取るこ
とができるためゲート抵抗を下げることができ且つマス
ク合わせ精度も緩和される。
ｇとｎ型能動層の長さＬａをセルファラインにより一致
させることができるだめ、ｎ型能動層８の長さＬａは全
てショットキゲート電極１０で覆われ表面準位による影
響がなくなシチャンネル抵（５） 抗を小さくすることができる。またチャンネル長すなわ
ちｎ型能動層８の長さＬａは第２図（ｂ）の工程での酸
化膜６の巾Ｌｏによシ決まるだめ１μｍ程度以下にする
ことも可能であυ高速の素子を実現できる。さらに、シ
ョットキゲート電極１０の電極巾は第２図（ｅ）に示さ
れるようにショットキゲート長Ｌｇより大きめに取るこ
とができるためゲート抵抗を下げることができ且つマス
ク合わせ精度も緩和される。
以上説明したように、本発明の化合物半導体電界効果ト
ランジスタの製造方法によれば、ショットキゲ−ト長と
能動層の墜さをセルファラインで一致させることができ
且つその長さを容易に短かく形成することができるため
高速の化合物半導体電界効果トランジスタを実現するこ
とができる。
ランジスタの製造方法によれば、ショットキゲ−ト長と
能動層の墜さをセルファラインで一致させることができ
且つその長さを容易に短かく形成することができるため
高速の化合物半導体電界効果トランジスタを実現するこ
とができる。
第１図は従来の化合物半導体電界効果トランジスタの製
造工程を示す図、第２図は本発明の一実施例である化合
物半導体電界効果トランジスタの製造工程を示す図であ
る。 （６） ｌ・・・半絶縁性ＧａＡｓ基板、４・・・計ソース領賊
、５・・・ｎ ドレイン領域、６・・・５１ｏ２膜、８
・・・ｎ型能動層、９・・・パッシベーション膜、１θ
・・・ショットキクゞ−ト電極、１４・・・ｎ’−Ｇａ
Ａｓ層。 特許出願人 沖電気、Ｔ業株式会社 （７） 第１図 派
造工程を示す図、第２図は本発明の一実施例である化合
物半導体電界効果トランジスタの製造工程を示す図であ
る。 （６） ｌ・・・半絶縁性ＧａＡｓ基板、４・・・計ソース領賊
、５・・・ｎ ドレイン領域、６・・・５１ｏ２膜、８
・・・ｎ型能動層、９・・・パッシベーション膜、１θ
・・・ショットキクゞ−ト電極、１４・・・ｎ’−Ｇａ
Ａｓ層。 特許出願人 沖電気、Ｔ業株式会社 （７） 第１図 派
Claims (1)
- 半絶縁性化合物半導体基板内に選択的に能動層を形成す
る工程と、すくなくとも前記能動層の一部をマスクして
ソース領域及びドレイン領域を形成する工程と、ソース
領域上及びドレイン領域上にのみエピタキシャル成長に
より化合物半導体層を形成する工程と、前記マスクを除
去後全面に・ぐッシヘーション膜ヲ形成シこの７８ツシ
ベーシヨン膜を選択的に除去してショットキケ゛−ト電
極を形成する工程とを含むことを特徴とする化合物半導
体電界効果トランジスタの製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18368681A JPS5885570A (ja) | 1981-11-18 | 1981-11-18 | 化合物半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18368681A JPS5885570A (ja) | 1981-11-18 | 1981-11-18 | 化合物半導体電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5885570A true JPS5885570A (ja) | 1983-05-21 |
| JPS6234156B2 JPS6234156B2 (ja) | 1987-07-24 |
Family
ID=16140151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18368681A Granted JPS5885570A (ja) | 1981-11-18 | 1981-11-18 | 化合物半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260268A (ja) * | 1985-09-10 | 1987-03-16 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
-
1981
- 1981-11-18 JP JP18368681A patent/JPS5885570A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260268A (ja) * | 1985-09-10 | 1987-03-16 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6234156B2 (ja) | 1987-07-24 |
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