JPS6260268A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、選択的なエピタキシャル結晶成長により、自
己整合でショットキー型電界効果トランジスタ（以下Ｍ
ＥＳＦＥＴと略す）のソース、ドレインを形成すること
により、高周波通信ならびに高速コンピュータ等に利用
できる電界効果トランジスタの製造方法に関する。

従来の技術 近年、衛星通信等にみられる数〜数十ＧＨｚ　　帯を用
いたアナログ高周波通信や、高速演算処理を必要とする
高速コンピュータ等のデジタル回路の分野において、半
導体デバイスの高速化、低雑音化等の性能向上のための
開発がさかんに行なわれている。特に従来からの半導体
の主流であるシリコンに比べ、ヒ化ガリウム（以下Ｇａ
Ａｓと略す）に代表されるＩ−Ｖ族化合物半導体は、荷
電担体の３　べ〜ノ 移動度がシリコンに比べ大きく、より高速な半導体デバ
イスとして、アナログの分野はもちろん、デジタルの分
野においてもまさに実用化の域に達している。そしてさ
らに高速性能の向上を目ざし、短ゲート長化および、寄
生抵抗・寄生容量の低減のために、種々の■−■族化合
物半導体にょるＭＫＳＦＥＴが提案されている。

以下、図面を参照しながら、上述したＩ−Ｖ族化合物半
導体による従来の電界効果トランジスタの製造方法の一
例について説明する。

第２図ａ、ｂ、ｃ、ｄ、ｅ、ｆは、従来のＭＥＳＦＥＴ
を作成する工程の構造断面図である。

第２図において１はＧａＡｓ半絶縁性基板、２はＧａＡ
ｓ　ＭＩＣ８ＦＥＴのチャネルとなる活性層、３は前記
活性層２を選択イオン注入で形成するためのイオン注入
マスク、４は窒化シリコン（以下ＳｉＮと略す）膜、６
はダミーゲー）ｅｌＬを形成するためのマスクとなる二
酸化シリコン（以下５１０２と略す）パターン、６は後
工程で前記ダミーゲー）６ａとなる有機膜、７は前記５
ｉｎ２パターン５を弗素系プラズマ８により形成するた
めのフォトレジスト、９は前記５ｉ０２パターン６をマ
スクとしてプラズマエツチングにより前記ダミーゲー）
６ａを形成する酸素プラズマ、ｌは、前記酸素プラズマ
９を用いたプラズマエツチングによルオーハーエッチ長
、１ｏは前記５ｉ０２パターン６および前記ダミーゲー
ト６ａをマスクとしたシリコンイオンビーム１１の選択
イオン注入により形成されたｎ＋注入部、１２は前記ダ
ミーゲート６乙の反転パターンとして形成した５１０２
反転パターン、１３．１４はそれぞれ前記ＧａＡｓ　Ｍ
ＫＳＦＥＴのゲートおよびソース・ドレイン電極である
。

以上のように構成されたＭＥＳＦＩＣＴの製造方法につ
いて、以下に説明する。

まず活性層２をＧａＡｓ半絶縁性基板１上にイオン注入
マスク３を用いた選択イオン注入により形成する（第２
図ａ）。次に、前記イオン注入マスク３を除去後、プラ
ズマ化学気相蒸着（ｐｌａｓｍａ−ａｎｈａｎｃｅｄ　
Ｃｈｅｍｉｃａｌ　Ｔａｐｅｒ　Ｄｅｐｏｓｉｔｉｏｎ
以下ｐ−ｃｖｎと略す）法によりＳｉＮ膜４を形成し、
６　ページ 続いて前記ＳｉＮ膜４上に、有機膜６と５１０２膜とフ
ォトレジスト膜とからなる３層膜を形成し、前記フォト
レジスト膜をフォトリソグラフィーによりパターニング
しフォトシスト７を形成し、前記フォトレジストアをマ
スクとして弗素系プラズマ８による反応性イオンエツチ
ング（ＲｅａｃｔｉｖｅＩｏｎ　ＩＣｔｃｈｉｎｇ　以
下ＲＩＩＣと略す）で前記５ｉｏ２膜をバターニングし
８ｉ０２パターン６を形成する（第２図ｂ）。

次に前記７オトレジストアおよび前記５ｉｎ２パターン
６をマスクとして酸素プラズマ９によるＲＩＢで、前記
有機膜６を前記ＧａＡｓ半絶縁性基板１に対し垂直に形
成後、さらにオーバーエッチを行ない、オーバーエッチ
長ｌを有するダミーゲ−）６ａを形成する。なお前記酸
素プラズマ９によるＲＩＩＣにより前記フォトレジスト
アは消失する（第２図０）。次に前記５ｉｎ２パターン
５および前記ダミーゲー）６ａをマスクとして、シリコ
ンイオンビーム１１の選択イオン注入によりｎ＋注入部
１０を形成する（第２図ｄ）。

６　ベーン 第２図ｄにおいて、前記ｎ＋注入部１ｏは、前記ダミー
ゲー）６ａに対し前記オーバーエッチ長ｌだけ離れて形
成される。次にスパッタ法によυ５ｉ０２膜を形成後、
前記ダミーゲート６ａならびに前記有機膜６によるリフ
トオフ法により、５１０２反転パターン１２を形成する
（第２図θ）。さらに前記活性層２および前記ｎ＋注入
部１０に注入したイオンを活性化するために８００　’
０２０分根度のアニールを行った後、前記５ｉ０２反転
パターン１２の一部および前記ＳｉＮ膜４の一部を除去
し前記ＭＫ８ＦＩＣＴのソース・ドレイン電極１４を形
成し、前記ソース・ドレイン電極１４と前記ｎ＋注入部
１０とがオーミック接触となるように４６０°Ｃ３ｏ秒
程度のアロイングを行なう。最後に前記活性層２上の前
記５ｉ０２反転パターン１２の開口部にある前記ＳｉＮ
膜４を除去後ゲート１３を形成することにより、前記Ｇ
ａムｓ　ＭＥＳＦＥＴが完成する（第２図ｆ）。（例え
ば、山崎ら著。

電気電子技術者協会、電子デバイスに関する会合、第２
９巻、１１号、第１７７２頁〜第１７７７頁。

７　ページ １９８２年（Ｉ　Ｅ　Ｋ　Ｅ　　Ｔｒａｎｓａｃｔｉｏ
ｎｓ　ｏｎＥｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅｓ、ＶＯ
Ｌ、ＩＥ　Ｄ　−２９、Ｎｏ。

１１　、ＰＰ１７７２〜１７７７（１９８２）参照）。

以上のように、ダミーゲー）８ａを５ｉｎ２パターン６
に対しオーバーエッチ長ｌとなるように形成することに
より、ゲート１３とｎ＋注入部１ｏとが、前記オーバー
エッチ長ｌだけ隔離した自己整合により形成され、Ｇａ
Ａｓ　ＭＥＳＦＥＴのゲート・ソース間の寄生抵抗（以
下Ｒｓと略す）を低減するとともに、前記オーバーエッ
チ長４によりゲート耐圧も保たれ、前記ＧａＡｓ　Ｍ　
Ｅ　Ｓ　Ｆ　Ｅ　Ｔの特性向上となるものである。

発明が解決しようとする問題点 しかしながら」二記のような構造では、選択イオン注入
したイオンを活性化するためのアニールにおいて、注入
したイオンの熱拡散により前記ｎ＋注入部１０が、前記
ＧａＡｓ半絶縁基板１の表面に平行な方向すなわちＭＥ
ＳＦＥＴのチャネルの方向へ拡がり、前記Ｍｌｌ：５Ｆ
ＥＴのピンチオフ電圧が、ゲート長が短くなるほど負の
方向に変化する、いわゆるショートチャネル効果が生じ
る。前記ショートチャネル効果は、前記ＭＥＳＦＥＴの
前記ｅａｔθにより、ドレイン電流を制御しにくくなる
もので、ドレインコンダクタンス（以下ｇｄと略す）を
上昇させ、相互コンタソタンス（以下ｇＴｎと略す）を
低下させ、短ゲート長化が、かえって特性を劣化させる
ことになる。（例えば松本ら著。

電子通信学会技術報告、第８２巻、第１３１号。

第８９頁〜９４頁、（ＳＳＤ８２−６９）参照）。

また前記ｎ＋注入部１０はＭＩＣ３ＦＥＴのソース・ド
レインとなるが、前記ＭＥＳＦＥＴの短ゲート長化に伴
い、ソース・ドレイン間隔も短くなり、ＧａＡｓ半絶縁
性基板１を通じて前記ｎ十注入部１゜の間すなわちソー
ス・ドレイン間を流れるリーク電流によっても、前記ｇ
ｔｉが上昇し、前記ｇｍが低下するため、特性向上の妨
げとなるという問題点を有していた。

本発明は上記問題点に鑑み、ダミーゲート形成後、ＭＫ
ＳＦＩＣＴのソース・ドレインをエピタキシャル法によ
り自己整合で作成し、ショートチャ９　ベーン ネル効果を低減し、かつＲ８をも低減され、もって高速
高性能な電界効果トランジスタの製造方法を提供するも
のである。

問題点を解決するための手段 上記問題点を解決するために本発明の電界効果トランジ
スタの製造方法は、ゲートのパターン反転によるショッ
トキー型電界効果トランジスタの製造に際し、活性層を
有する■−■族化合物半導体基板上に、非晶質膜もしく
は多結晶質膜を形成し、次に前記非晶質膜もしくは前記
多結晶質膜の一部に開口部を設け、前記開口部により露
呈した前記活性層上には低抵抗エピタキシャル層を成長
させ、前記ショットキー型電界効果トランジスタのソー
スおよびドレインとし、同時に前記非晶質膜もしくは前
記多結晶質膜上には多結晶質層または非晶質層を成長さ
せ、さらに前記多結晶質層または前記非晶質層の成長し
た前記非晶質膜もしくは前記多結晶質膜をパターン反転
し、ゲートを形成するという工程を備えたものである。

作用 １ｏ　ベー／′ 本発明は、上記した工程によって、ＭＥＳＦＥＴのソー
ス・ドレインを、活性層の上面にエピタキシャル層とし
て形成することにより、アニールを行なう必要がなく注
入イオンの熱拡散によるソース・ドレイン間隔の短縮化
を防ぎ、さらに低抵抗であるソース・ドレインをＧａＡ
ｓ半絶縁性基板に対し、活性層を介して形成することに
より前記ソース・ドレインからの前記ＧａＡｓ半絶縁性
基板へのリーク電流が抑制され、ショートチャネル効果
が低減される。またソース・ドレインはゲートに対し自
己整合で形成されるため、Ｒｓに寄与する寄生抵抗も少
なく、ＭＥＳＦＥＴの高ｇｍ化ならびに高速性能の向上
化をもたらすこととなる。

実施例 以下本発明の一実施例の電界効果トランジスタの製造方
法について、図面を参照しながら説明する。

第１図ａ、ｂ、ｃ、ｄ、ｅ、　ｆ、ｇ、ｈ、ｉ。

ｊは、本発明の一実施例における電界効果トランジスタ
の製造方法を示した構造断面図である。

１１　べ−７ 第１図ａ＋　ｂ＋　Ｃ＋　ｄ＋　０＋　ｆ＋　ｇ、ｈ＋
　’１ｊにおいて、２１はＧａＡｓ半絶縁性基板、２２
はイオン注入マスク２３を用いたシリコンイオンビーム
２４の選択イオン注入により形成したＧａＡｓＭＩＣ８
ＦＥＴの活性層、２５はゲートパターン、２６は前記ゲ
ートパターン２５をマスクとした弗素系プラズマ２７に
よるエツチングによりダミーグー）２６ａを形成する絶
縁膜、２８は前記活性層２２上に低抵抗エピタキシャル
層として形成した前記ＧａＡｓ　Ｍ　ＨＳ　Ｆ　Ｅ　Ｔ
のソース・ドレイン層、２９は前記ダミーグー）２６ａ
上、および前記絶縁膜２６上に非晶質もしくは多結晶質
な膜として形成した堆積層、３ｏは前記堆積層２９を選
択的に除去するための有機膜、３１は前記ソース・ドレ
イン層２８とオーミック接合したソース・ドレイン電極
、３２は前記ダミーグー）２６ａの反転パターンとなる
ゲート反転レジスト、３３はゲート３４を前記ゲート反
転レジスト３２とともに、リフトオフ法で形成するため
のリフトオフレジストである。

以」−のように構成された電界効果トランジスタの製造
方法について、以下第１図を用いて説明する。

第１図は製造工程を示したものであって、まず比抵抗が
１０７Ω砿以上であるｅａＡｓ半絶縁性基板２１上に、
加速電圧を１００ｋｅＶ　　としたシリコンイオンビー
ム２４を、フォトレジストをパターニングしたイオン注
入マスク２３を用いてドース量６０×１ｏ１２ｄｏＳｅ
／ｄとして選択イオン注入し、活性層２２を形成する（
第１図ａ）。次に前記イオン注入マスク２３を有機溶剤
で除去後、ＳｉＯ２膜を減圧化学気相蒸着（Ｌｏｗ　Ｐ
ｒｅｓｓｕｒｅＣｈｅｍｉｃａｌ　Ｖａｐｅｒ　Ｄｅｐ
ｏｓｉｔｉｏｎ、以下ＬＰＧＶＤと略す）法により約０
．２μｍ厚に形成し、８５０°Ｃ２０分間のキャップア
ニールにより前記活性層２２の活性化を行なう。次に前
記５ｉｎ２膜を除去後再びＬＰＣＶＤ法により５１０２
膜を厚さ約０．８μｍに形成し、後工程でダミーグー）
２６＆となる絶縁膜２６とした後、リフトオフ法により
アルミニウム（以下Ａ４と略す）を厚さ０．１μｍとし
１３　ベージ たゲートパターン２５を形成する（第１図ｂ）。

次に前記ゲートパターン２５をマスクとして、弗素系プ
ラズマ２７によるＲＩＢによシ前記絶縁膜２６を前記Ｇ
ａＡｓ半絶縁性基板２１に対しほぼ垂直な異方性エツチ
ングを行ないダミーゲート２６１Ｌを形成する（第１図
ｇ）。次に人ｌから々る前記ゲートパターン２６を塩酸
で除去後分子線エビタキシャｋ　（Ｍｏ１ｅｃｕｌａｒ
　Ｂｅａｍ　Ｅｐｉｔａｘｉａ１以下ＭＢＫと略す）法
により基板温度６００°Ｃで、シリコンをドーパントと
しキャリア密度約３　Ｘ　１０１８５’とした低抵抗Ｇ
ａＡｓを堆積することにより、前記活性層２２上にはエ
ピタキシャル成長した低抵抗ＧａＡｓからなるソース・
ドレイン層２８が、また同時に前記ダミーグー）２６ａ
上ならびに前記絶縁膜２６上には、多結晶化し高抵抗と
なったＧＩＬム８からなる堆積層２９が形成される（第
１図ｄ）。

次に７オトレジストをスピン塗布後、酸素プラズマによ
る前記フォトレジストのエツチングを行ない、前記堆積
層２９を頭出しした有機膜３０と１４　ベージ する（第１図θ）。次に頭出しされた前記堆積層２９を
酒石酸・過酸化水素系のＧａＡｓエッチャントで除去す
る（第１図ｆ）。次に前記有機膜３゜を有機溶剤で除去
後、金・ゲルマニウム系合金からなるオーミック電極を
形成し、ソース・ドレイン電極３１とする（第１図ｇ）
。次にネガ型レジストをスピン塗布後、再び酸素プラズ
マによる前記ネガ型レジストのエツチングを行ないゲー
ト反転レジスト３２を形成し前記ダミーグー）２６ａの
頭出しを行なう（第１図ｈ）。次に、ポジ型レジストに
より前記ダミーグー）２６ａの頭出しの部分が充分露呈
するようにバターニングを行ないリフトオフレジスト３
３とした後、弗酸系のエッチャントで前記ダミーグー）
２６１Ｌを除去する（第１図１）。次にムｌを真空蒸着
し、前記リフトオフレジスト３３ならびに前記ゲート反
転レジスト３２の除去によるリフトオフ法によシゲート
３４を形成する（第１図ｊ）。

以上のように本実施例によれば、ＧａＡｓＦＥＴのソー
ス・ドレイン層２８をエピタキシャル成長１５　ヘ一／ により形成するため、前記ソース・ドレイン層２８の活
性化のための熱処理を必要とせず、もってキャリアを提
供する不純物イオン（本実施例ではシリコン）の熱拡散
による分布変化が生じることなく、さらに前記ソース・
ドレイン層２８が、活性層２２の上部に形成され、直接
ＧａＡｓ半絶縁性基板に接し々いため、低抵抗な前記ソ
ース・ドレイン層２８から前記ＧａＡｓ半絶縁性基板２
１へのリーク電流も少なく、ショートチャネル効果の低
減となり、高ｇ、化ならびに高周波特性の大幅な向上と
なる。

なお、本実施例ではダミーゲート２６ａを５ｉｎ２膜か
らなる絶縁膜２６より形成したが、ダミーグー）２６＆
は、ＧａＡｓの活性層２２と反応しないものならば何で
もよく、例えば窒化シリコン（ＳｉＮ　）や窒化アルミ
ニウム（ＡｅＮ）等の絶縁膜や、タングステン（ＷＬ　
レニウム（Ｒｅ）、モリブデン（ＭＯ）等の高融点金属
もしくはそれらの合金ならびにシリサイド等としてもよ
い。壕だソーが、ソース・ドレイン層２８の形成は、Ｇ
ａＡｓの活性層２２にエピタキシャル成長する方法であ
れば何でもよく、例えば液相エピタキシャル（Ｌｉｑｕ
ｉｄＰｈａｓｅ　Ｅｐｉｔａｘｉａｌ　（Ｌ　Ｐ　Ｅ　
）　）法や気相エピタキ’／　ヤル（Ｖａｐｅｒ　Ｐｈ
ａｓｅ　Ｅｐｉｔａｘｉａｌ（ＶＰＥ））法、もしくは
有機金属気相蒸着（Ｍｅｔａｌ　ＯｒｇａｎｉｃＣｈｅ
ｍｉｃａｌ　Ｖａｐｅｒ　Ｄｅｐｏｓｉｔｉｏｎ（Ｍｏ
−ＣＶＤ））法により形成してもよい。

発明の効果 以上のように本発明は、ゲートのパターン反転によるシ
ョットキー型電界効果トランジスタの製造に際し、活性
層を有する■−■族化合物半絶縁性基板上に、非晶質膜
もｌ〜くは多結晶質膜を形成し、次に前記非晶質膜もし
くは前記多結晶質膜の一部に開口部を設け、前記開口部
により露呈した前記活性層上には低抵抗エピタキシャル
層を成長させ、前記ショットキー型電界効果トランジス
タのソースおよびドレインとし、同時に前記非晶質膜も
しくは前記多結晶質膜上には多結晶層または非晶質層を
成長させ、さらに前記多結晶質層外た１７　へ−２゛ は前記非晶質層の成長した前記非晶質膜もしくは［１０
記多結晶質膜をパターン反転しゲートを形成することに
より、前記ソース・ドレインの形成のための熱処理が不
必要であり、もって熱拡散によるキャリア分布の変化も
なく、さらに低抵抗な前記ソース・ドレインが直接前記
■−■族化合物半絶縁性基板に接しないことから、前記
Ｉ−Ｖ族化合物半絶縁性基板へのリーク電流も少ないこ
とより、ショートチャネル効果を低減し、高ｇｍ化なら
びに高周波特性の大幅な改善がなされることとなる。

【図面の簡単な説明】

第１図’＋　ｂ＋　Ｃ＋　ｄ＋　”＋　ｆ＋　ｇ、ｈ＋
　１＋ｊは本発明の一実施例における電界効果トランジ
スタの製造方法を示す構造断面図、第２図ａ、ｂ。 ｃ、ｄ、ｅ、ｆは従来の電界効果トランジスタの製造方
法を示す構造断面図である。 １．２１・・・・・ＧａＡｓ半絶縁性基板、２，２２・
・・・−・活性層、３．２３・・・・・イオン注入マス
ク、４・・・・・・窒化シリコン膜、６ａ、２６ａ・・
・・・ダミーグー）、１１．２４・・・・・・シリコン
イオンビーム、１０１８　　Ａ　； ・・・・ｎ＋注入部、１２−・・５１ａ２反転パターン
、ｊ３．３４・・・・・ゲート、１４．３１　　・・・
・ソース・ドレイン電１Ｌ２８・・川・ソース・トレイ
ン層、２９・・・・堆積層、６，３ｏ　・す・有機膜、
３２・・用ゲート反転レジスト、３３・・・・・・リフ
トオフレジスト。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ３Ｉ−ソース）″しイン【極 ■ ３２−ｍ−ゲート及転ｔ／シスト 第１図 第２図 １０　−ｍ− ８ｉ　０２互転パターン ど ケ゛−ト ソース　ｇｂイン電極

Claims (2)

【特許請求の範囲】
1. （１）ゲートのパターン反転によるショットキー型電界
   効果トランジスタの製造に際し、活性層を有するIII−
   Ｖ族化合物半絶縁性基板上に、非晶質膜もしくは多結晶
   質膜を形成し、次に前記非晶質膜もしくは前記多結晶質
   膜の一部に開口部を設け、前記開口部により露呈した前
   記活性層上には低抵抗エピタキシャル層を成長させ、前
   記ショットキー型電界効果トランジスタのソースおよび
   ドレインとし、同時に前記非晶質膜もしくは前記多結晶
   質膜上には多結晶質層または非晶質層を成長させ、さら
   に前記多結晶質層または前記非晶質層の成長した前記非
   晶質膜もしくは前記多結晶質膜をパターン反転し、ゲー
   トを形成することを特徴とする電界効果トランジスタの
   製造方法。
2. （２）非晶質膜もしくは多結晶質膜を酸化シリコンまた
   は窒化シリコンまたは高融点金属および高融点金属合金
   とすることを特徴とする特許請求の範囲第１項に記載の
   電界効果トランジスタの製造方法。