JPS62150888A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS62150888A JPS62150888A JP29071385A JP29071385A JPS62150888A JP S62150888 A JPS62150888 A JP S62150888A JP 29071385 A JP29071385 A JP 29071385A JP 29071385 A JP29071385 A JP 29071385A JP S62150888 A JPS62150888 A JP S62150888A
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- forming
- source
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに係り、特に自己整合的
に形成するショットキバリアゲート型電界効果トランジ
スタの製造方法に関する。
に形成するショットキバリアゲート型電界効果トランジ
スタの製造方法に関する。
砒化ガリウム（ＧａＡｓ）半導体素子はシリコン半導体
素子に比べて高速性に優れているので近年その研究開発
が急速に進められている。特にＧａＡｓショットキバリ
アゲート型電界効果トランジスタ（’Ｇ ａＡ ５ＭＥ
ｓ ＦＥＴ ）はマイクロ波素子として実用化が進んで
おり、またＧａＡｓＩＣ１の主構成要素としても最も重
要な素子の一つである。
素子に比べて高速性に優れているので近年その研究開発
が急速に進められている。特にＧａＡｓショットキバリ
アゲート型電界効果トランジスタ（’Ｇ ａＡ ５ＭＥ
ｓ ＦＥＴ ）はマイクロ波素子として実用化が進んで
おり、またＧａＡｓＩＣ１の主構成要素としても最も重
要な素子の一つである。
Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔは例えば第２
図に示すように半絶縁性Ｇ ａ Ａ ｓ基板１上にイオ
ン注入法などによりｎ形半導体層２を形成し、このｎ形
半導体層２を挾むようにソース領域のｎ＋注入層３及び
ドレイン領域のｎ＋注入１ｍ ４をイオン注入法などに
よりそれぞれ形成する。さらにｎ形半導体層２．ソース
領域及びドレイン領域のｎ＋注入＃（３，４）のそれぞ
れの上部にゲート電極５．ソース電極６．ドレイン電極
７が設けられている。ところでこのような構造のＧ ａ
Ａ ｓＭＥ８ＦＥＴでは、フォトエツチング技術の限
界によりソース・ゲート間の間隔をある程度大きくとる
必要があるが、ソース・ゲート間の間隔を大きくとると
、ソース・ゲート電極間のチャネル直列抵抗が増大して
ＧａＡｓＭＥＳＦＥＴの性能が低下し、ゲート長のサブ
ミクロン化を図っても性能は期待する程向上しない。し
たがってこのような問題を解決する手段としてＴｉＷ等
の耐熱ゲート電極材料を使用し、ゲート部とソース・ド
レイン領域を自己整合的に形成する方法が提案されてい
る。
図に示すように半絶縁性Ｇ ａ Ａ ｓ基板１上にイオ
ン注入法などによりｎ形半導体層２を形成し、このｎ形
半導体層２を挾むようにソース領域のｎ＋注入層３及び
ドレイン領域のｎ＋注入１ｍ ４をイオン注入法などに
よりそれぞれ形成する。さらにｎ形半導体層２．ソース
領域及びドレイン領域のｎ＋注入＃（３，４）のそれぞ
れの上部にゲート電極５．ソース電極６．ドレイン電極
７が設けられている。ところでこのような構造のＧ ａ
Ａ ｓＭＥ８ＦＥＴでは、フォトエツチング技術の限
界によりソース・ゲート間の間隔をある程度大きくとる
必要があるが、ソース・ゲート間の間隔を大きくとると
、ソース・ゲート電極間のチャネル直列抵抗が増大して
ＧａＡｓＭＥＳＦＥＴの性能が低下し、ゲート長のサブ
ミクロン化を図っても性能は期待する程向上しない。し
たがってこのような問題を解決する手段としてＴｉＷ等
の耐熱ゲート電極材料を使用し、ゲート部とソース・ド
レイン領域を自己整合的に形成する方法が提案されてい
る。
ＧａＡｓＭＥＳＦＥＴを自己整合的に形成する場合、従
来ゲート電極形成後に約８００℃程度の熱処、理を行な
う必要があり、このためゲート電極とＧ ａ Ａ ｓと
の界面を制御し、安定なショットキバリアを形成するこ
とが難しくＭＥＳＦＥＴの特性をばらつかせる原因とな
っていた。又この熱処理に伴う金属間の反応のため、ゲ
ート電極を多層化することが困難となり、低抵抗金属層
の積層によるゲート抵抗の低減が難しかった。
来ゲート電極形成後に約８００℃程度の熱処、理を行な
う必要があり、このためゲート電極とＧ ａ Ａ ｓと
の界面を制御し、安定なショットキバリアを形成するこ
とが難しくＭＥＳＦＥＴの特性をばらつかせる原因とな
っていた。又この熱処理に伴う金属間の反応のため、ゲ
ート電極を多層化することが困難となり、低抵抗金属層
の積層によるゲート抵抗の低減が難しかった。
又ソース電極、ドレイン電極は金（Ａ４） とゲルマ
ニウム（Ｇｅ ）から成る合金系電極を用いることが多
いが、このような電極形成には必ずアロイと称される電
極金属とＧａＡｓ結晶との合金化の過程を必要とする。
ニウム（Ｇｅ ）から成る合金系電極を用いることが多
いが、このような電極形成には必ずアロイと称される電
極金属とＧａＡｓ結晶との合金化の過程を必要とする。
このアロイ過程では往々にして電極金属が不均一に反応
して島状の凝集（ボールアップ）を起こし、表面が平滑
な電極とはなりにくかったため、このＭＥＳＦＥＴを主
構Ｆｌｉ、Ｉ！’素とする集積回路形成の一つの妨げに
なっていた。又当然のことながらショットキ接合となる
ゲート電極とオーム性接触となるソース電極及びドレイ
ン電極に用いる金属は異なり、ＰＥＴの製造工程を複雑
なものとしていた。
して島状の凝集（ボールアップ）を起こし、表面が平滑
な電極とはなりにくかったため、このＭＥＳＦＥＴを主
構Ｆｌｉ、Ｉ！’素とする集積回路形成の一つの妨げに
なっていた。又当然のことながらショットキ接合となる
ゲート電極とオーム性接触となるソース電極及びドレイ
ン電極に用いる金属は異なり、ＰＥＴの製造工程を複雑
なものとしていた。
そこで、この発明は上記のＭＥＳＦＥＴを自己整合的に
形６にする方法において従来の欠点を除去した新規な電
界効果トランジスタの製造方法を捺供することを目的と
する。
形６にする方法において従来の欠点を除去した新規な電
界効果トランジスタの製造方法を捺供することを目的と
する。
上記目的を達成するための本発明による電界効果トラン
ジスタの製造方法を実施例に対応した第１図（ａ）〜（
ｈ）を参解して説明する。
ジスタの製造方法を実施例に対応した第１図（ａ）〜（
ｈ）を参解して説明する。
第１図（ａ）に示すように半絶縁性Ｇ ａ Ａ ｓ基板
１１の主面にｎ形動作層１２を形成し、この動作層１２
を含む基板１１上にＧｅ薄膜１３．ＣＶＤ５ｉ０２膜な
どの第１の絶縁膜１４及び所望のゲート領域と同じ長さ
１１の７オトレジスト膜１５などの第２の絶縁膜を順次
形成する。次に第１図１ｂ）に示すようにフォトレジス
ト膜１５をマスクにしてＣＶ Ｄ Ｓ ｉ Ｏｚ膜１４
をエツチングしさらにＣＶ Ｄ Ｓ ｉ Ｏ２膜１４を
サイドエツチングすることによりフォトレジスト膜１５
より短い長さ１２のＣＶ Ｄ Ｓ ｉ Ｏｚ膜１４を形
成する。次に第１図ｆｃ）に示すようにフォトレジスト
膜１５をマスクとしてＡｓイオンなどの不純物をＧｅ薄
膜１３内に注入する０ 次に第１図１ｄ）に示すようにＣＶＤ５ｉＯｚ 膜１
４及びフォトレジスト膜１５をマスクとしてＧｅ薄膜１
３上にスパッタ８ｉ０２膜１８とシリコン窒化膜１９な
どからなる第３の絶縁膜を形成する。次に第１図ｉｅ）
に示すようにＣＶ ＤＳ ｉ０２膜１４及びフォトレジ
スト膜１５を除去することによりスパッタ５ｉ０２膜１
８に開口部を設け、スパッタ８ｉ０２膜１８をマスクに
してＧｅ薄膜１３をスパッタＳ ｒ ０２膜１８の開口
部よりも広域にオーバーエツチングする。
１１の主面にｎ形動作層１２を形成し、この動作層１２
を含む基板１１上にＧｅ薄膜１３．ＣＶＤ５ｉ０２膜な
どの第１の絶縁膜１４及び所望のゲート領域と同じ長さ
１１の７オトレジスト膜１５などの第２の絶縁膜を順次
形成する。次に第１図１ｂ）に示すようにフォトレジス
ト膜１５をマスクにしてＣＶ Ｄ Ｓ ｉ Ｏｚ膜１４
をエツチングしさらにＣＶ Ｄ Ｓ ｉ Ｏ２膜１４を
サイドエツチングすることによりフォトレジスト膜１５
より短い長さ１２のＣＶ Ｄ Ｓ ｉ Ｏｚ膜１４を形
成する。次に第１図ｆｃ）に示すようにフォトレジスト
膜１５をマスクとしてＡｓイオンなどの不純物をＧｅ薄
膜１３内に注入する０ 次に第１図１ｄ）に示すようにＣＶＤ５ｉＯｚ 膜１
４及びフォトレジスト膜１５をマスクとしてＧｅ薄膜１
３上にスパッタ８ｉ０２膜１８とシリコン窒化膜１９な
どからなる第３の絶縁膜を形成する。次に第１図ｉｅ）
に示すようにＣＶ ＤＳ ｉ０２膜１４及びフォトレジ
スト膜１５を除去することによりスパッタ５ｉ０２膜１
８に開口部を設け、スパッタ８ｉ０２膜１８をマスクに
してＧｅ薄膜１３をスパッタＳ ｒ ０２膜１８の開口
部よりも広域にオーバーエツチングする。
次に第１図げ）に示すようにＧａＡｓ基板１１をアニー
ルを施すことにより活性化された動作層１２゜ソース及
びドレイン領域用ｎ＋層（ｎ形高不純物ｒｆ１）（１６
，１７）を形成する。次に第１図ｆｇｌに示すようにス
パッタＳ ｉ０２膜１８をマスνにして動作＃１２上に
チタン金属層２１ｇとアルミニウム金属層２２ｇとから
なるゲート電極２３を形成する。
ルを施すことにより活性化された動作層１２゜ソース及
びドレイン領域用ｎ＋層（ｎ形高不純物ｒｆ１）（１６
，１７）を形成する。次に第１図ｆｇｌに示すようにス
パッタＳ ｉ０２膜１８をマスνにして動作＃１２上に
チタン金属層２１ｇとアルミニウム金属層２２ｇとから
なるゲート電極２３を形成する。
次に第１図（ｈ）に示すようにスパッタＳ ｉ０２膜１
８をフォトエツチングした後スパッタ５ｉ０２［１８を
マスクにしてＧｅ薄膜１３上にチタン金属層（２１ｓ、
２１ｄ）とアルミニウム金属層（２２ｓ、２２ｄ）とか
らなるソース電極２４．ドレイン電極２５を形成する。
８をフォトエツチングした後スパッタ５ｉ０２［１８を
マスクにしてＧｅ薄膜１３上にチタン金属層（２１ｓ、
２１ｄ）とアルミニウム金属層（２２ｓ、２２ｄ）とか
らなるソース電極２４．ドレイン電極２５を形成する。
以上第１図（ａ）〜ｆｈ）の各工程により本発明の電界
効果トランジスタが形成される。なお第１図（ｆりに示
すようにＧｅ薄膜１３０オーバーエツチング量によりソ
ース・ゲート間の間隙を制御し、この微少間隙を隔てて
ゲートとソース・ドレインが自己整合的に形成される。
効果トランジスタが形成される。なお第１図（ｆりに示
すようにＧｅ薄膜１３０オーバーエツチング量によりソ
ース・ゲート間の間隙を制御し、この微少間隙を隔てて
ゲートとソース・ドレインが自己整合的に形成される。
又第１図ば）の工程によりアニールを施すことによりゲ
ート電極形成前にＧ ａ Ａ ｓ半導体基板１１の熱処
理が行なわれる。又＠１図ｆｈ） Ｋ示すよう拠ソース
電極２３及ヒトレイン電極２４はチタン金属とアルミニ
ウム金属との多層構造であり、ゲート電極２２と同種の
金属により構成される。
ート電極形成前にＧ ａ Ａ ｓ半導体基板１１の熱処
理が行なわれる。又＠１図ｆｈ） Ｋ示すよう拠ソース
電極２３及ヒトレイン電極２４はチタン金属とアルミニ
ウム金属との多層構造であり、ゲート電極２２と同種の
金属により構成される。
以下本発明の一つの実施例を第１図ｔａ）〜＋ｈ）を参
照して説明する。第１図（ａ）に示すように半絶縁性Ｇ
ａＡｓ基板１１にＳｉイオンを例えば加速エネルギー７
０ＫｅＶでドース量３．５×１０１２ｃｒｒＬ−２をＭ
ＥＳＦＥＴ形成領域に選歌的に注入し動作層１２を形成
する。さらＫこの動作層１２を含む基板１１上全面にＧ
ｅ薄膜１３を約７０ＯＡ厚に被着し、次いでＣＶＤ法に
より５ｉ０２膜を約７０００ Ａ ＥＩ Ｋ 被着シＣ
Ｖ Ｄ ８ ｉ ０ｘ Ｋ １４ ヲ形成する。さらに
フォトレジスト膜を被着しフォトエツチングにより長さ
ｌｌが１μｍ程度のフォトレジスト膜１５を形成する。
照して説明する。第１図（ａ）に示すように半絶縁性Ｇ
ａＡｓ基板１１にＳｉイオンを例えば加速エネルギー７
０ＫｅＶでドース量３．５×１０１２ｃｒｒＬ−２をＭ
ＥＳＦＥＴ形成領域に選歌的に注入し動作層１２を形成
する。さらＫこの動作層１２を含む基板１１上全面にＧ
ｅ薄膜１３を約７０ＯＡ厚に被着し、次いでＣＶＤ法に
より５ｉ０２膜を約７０００ Ａ ＥＩ Ｋ 被着シＣ
Ｖ Ｄ ８ ｉ ０ｘ Ｋ １４ ヲ形成する。さらに
フォトレジスト膜を被着しフォトエツチングにより長さ
ｌｌが１μｍ程度のフォトレジスト膜１５を形成する。
次に第１図（ｂ３に示すようにフォトレジスト膜１５を
マスクとしてＣＶＤ５ｉＯｚ膜１４をＨ２ガスとＣＨ４
ガスを用いたりアクティブイオンエツチング（Ｒ，ＩＢ
）によりエツチングする。
マスクとしてＣＶＤ５ｉＯｚ膜１４をＨ２ガスとＣＨ４
ガスを用いたりアクティブイオンエツチング（Ｒ，ＩＢ
）によりエツチングする。
これにより断面がほぼ垂直なＣＶＤ５ｉ０２膜１４が形
ＦＭ、される。さらにフッ酸系エツチング液によりＣＶ
Ｄ５ｉ０２膜１４を所定の量サイドエツチングし、ＣＶ
Ｄ Ｓ ｉ ０２膜１４の長さを１２（＜ｌｌ ）に
形成する。
ＦＭ、される。さらにフッ酸系エツチング液によりＣＶ
Ｄ５ｉ０２膜１４を所定の量サイドエツチングし、ＣＶ
Ｄ Ｓ ｉ ０２膜１４の長さを１２（＜ｌｌ ）に
形成する。
次に第１図ｆｃ）に示すようにフォトレジスト膜１５を
マスクとして８ｉイオンを例えば加速エネルギー２００
ＫｅＶ、ドースｉ３Ｘ１０ｃｍ注入しＧｅｉ膜１３の
下にソース及びドレイン領域用のｎ十層（ｎ形高不純物
層）（１６，１７）を形成する。さらにフォトレジスト
膜１５をマスクにしてＡｓイオンを例えば加速エネルギ
ー１２０ＫｅＶでドースｉｌ Ｉ Ｘ １０１５ｃｍ−
２をＧｅ薄膜１３に注入する。
マスクとして８ｉイオンを例えば加速エネルギー２００
ＫｅＶ、ドースｉ３Ｘ１０ｃｍ注入しＧｅｉ膜１３の
下にソース及びドレイン領域用のｎ十層（ｎ形高不純物
層）（１６，１７）を形成する。さらにフォトレジスト
膜１５をマスクにしてＡｓイオンを例えば加速エネルギ
ー１２０ＫｅＶでドースｉｌ Ｉ Ｘ １０１５ｃｍ−
２をＧｅ薄膜１３に注入する。
なおこの際イオン種はＡｓイオンに限定されるものでは
ないが、イオン飛程がＧｅ薄膜１３内にあるように留意
する必要がある□ 次に第１図ｆｄ）に示すようにスパッタ法等により５ｉ
Ｏｚ膜を約５００ＯＡ、シリコン窒化膜を約２００ＯＡ
順次被着しＣＶ Ｄ ８ ｉ ０ｘ膜１８とシリコン窒
化膜１９を形成する。次に第１図ｆｅ）Ｋ示すように７
オトレジスト膜１５を除去し、ＣＶＤ５ｉ０２膜１４を
エツチングした後、スパッタ５ｉ０２薄膜１８をマスク
にしてＧｅ薄膜１３を例えば０２ガスとＣＦ４ガスを用
いたプラズマエツチングする。ここでＧｅ薄膜１３とス
パッタＳ ｉｏ ２膜１８とのプラズマエツチングにお
けるエツチンググレートの差によりＧｅ薄膜１３をオー
、＜−エツチングさせることによりＣＶＤＳｉＯ１膜１
４で規定された長さ１２ よりも大きな開口を形成する
ことができる。なおこの際８ｉＮ膜１９はプラズマエツ
チングによりエツチングされる。
ないが、イオン飛程がＧｅ薄膜１３内にあるように留意
する必要がある□ 次に第１図ｆｄ）に示すようにスパッタ法等により５ｉ
Ｏｚ膜を約５００ＯＡ、シリコン窒化膜を約２００ＯＡ
順次被着しＣＶ Ｄ ８ ｉ ０ｘ膜１８とシリコン窒
化膜１９を形成する。次に第１図ｆｅ）Ｋ示すように７
オトレジスト膜１５を除去し、ＣＶＤ５ｉ０２膜１４を
エツチングした後、スパッタ５ｉ０２薄膜１８をマスク
にしてＧｅ薄膜１３を例えば０２ガスとＣＦ４ガスを用
いたプラズマエツチングする。ここでＧｅ薄膜１３とス
パッタＳ ｉｏ ２膜１８とのプラズマエツチングにお
けるエツチンググレートの差によりＧｅ薄膜１３をオー
、＜−エツチングさせることによりＣＶＤＳｉＯ１膜１
４で規定された長さ１２ よりも大きな開口を形成する
ことができる。なおこの際８ｉＮ膜１９はプラズマエツ
チングによりエツチングされる。
次に第１図ば）に示すように基板１１をアルシンガス（
ＡｓＨ３）を含んだアルゴンガス（Ａｒ）寡聞気中で８
００℃、２０分間のアニールを施シ２、動作層１２．ソ
ース及びドレイン領域用のｎ＋ｒ＠（１６，１７）を活
性化させる０なおアニールを施すことにより熱処理が行
なわれ、これによってＧｅｇ膜１３と基板１１のＱ ａ
Ａ ｓとが反応し、またＧｅ薄膜１３中に注入された
Ａｓも活性化されてＧｅ薄膜１３も１０” ｃＩＩＬ−
３以上の高濃度にドープされる。
ＡｓＨ３）を含んだアルゴンガス（Ａｒ）寡聞気中で８
００℃、２０分間のアニールを施シ２、動作層１２．ソ
ース及びドレイン領域用のｎ＋ｒ＠（１６，１７）を活
性化させる０なおアニールを施すことにより熱処理が行
なわれ、これによってＧｅｇ膜１３と基板１１のＱ ａ
Ａ ｓとが反応し、またＧｅ薄膜１３中に注入された
Ａｓも活性化されてＧｅ薄膜１３も１０” ｃＩＩＬ−
３以上の高濃度にドープされる。
次に第１図ｆｇ）に示すようにフォトレジスト膜２０を
塗布し、フォトエツチングによりゲートを形成するため
の開口を形成し、チタン金属層を約１００ＯＡ厚に次い
でアルミニウム金属層を約４００ＯＡ厚に積層しリフト
オフ法により、チタン金属層２１ｇとアルミニウム金属
層２２ｇとからなるゲート電極２３を形成する。次に第
１図（ｈ）に示すように再度フォトエツチングによりゲ
ート［極２３と同じチタン金属層（２１ｓ。
塗布し、フォトエツチングによりゲートを形成するため
の開口を形成し、チタン金属層を約１００ＯＡ厚に次い
でアルミニウム金属層を約４００ＯＡ厚に積層しリフト
オフ法により、チタン金属層２１ｇとアルミニウム金属
層２２ｇとからなるゲート電極２３を形成する。次に第
１図（ｈ）に示すように再度フォトエツチングによりゲ
ート［極２３と同じチタン金属層（２１ｓ。
２１ ｄ ）、アルミニウム金属ｌｌｌ１（２２ｓ、
２２ｄ）の積層からなるソース電極２４及びドレイン電
極２５を形成しＭＥＳ ＦＥＴが完成する。
２２ｄ）の積層からなるソース電極２４及びドレイン電
極２５を形成しＭＥＳ ＦＥＴが完成する。
なお上記実施例では第１乃至第３の絶縁膜としてそれぞ
れＣＶＤ５ｉ０２膜、フォトレジスト。
れＣＶＤ５ｉ０２膜、フォトレジスト。
スパッタ５ｉ０２膜とＳｉＮ層との二層構造として述べ
たが、特にこれらの組み合せに限定されるものではなく
例えば第３の絶縁膜を窒化アルミニウム（ＡＩＮ）とし
ても良く、上記実施例に示した工程に矛盾しない組み合
せであればよい。又上記実施例では動作層を形成する手
段としてイオン注入法によるものを説明したが、この場
合注入する不純物は８ｉに限らず、セレン（Ｓｅ ）等
の他の不純物イオンを用いてもよく、又イオン注入法以
外の方法例えば気相成長法によるエピタキシャル層でも
良い。又上記実施例ではＧｅ薄膜にドナーを導入する方
法としてＡｓイオンを注入する方法について説明したが
、Ｇｅ薄膜上の第３の絶縁膜としてＡｓをドープしたシ
リコン酸化膜やＡ ｓ Ｓ Ｇ膜を用い、後の熱処理の
際Ｇｅ薄膜中にＡｓが導入されるようにしてもす。
たが、特にこれらの組み合せに限定されるものではなく
例えば第３の絶縁膜を窒化アルミニウム（ＡＩＮ）とし
ても良く、上記実施例に示した工程に矛盾しない組み合
せであればよい。又上記実施例では動作層を形成する手
段としてイオン注入法によるものを説明したが、この場
合注入する不純物は８ｉに限らず、セレン（Ｓｅ ）等
の他の不純物イオンを用いてもよく、又イオン注入法以
外の方法例えば気相成長法によるエピタキシャル層でも
良い。又上記実施例ではＧｅ薄膜にドナーを導入する方
法としてＡｓイオンを注入する方法について説明したが
、Ｇｅ薄膜上の第３の絶縁膜としてＡｓをドープしたシ
リコン酸化膜やＡ ｓ Ｓ Ｇ膜を用い、後の熱処理の
際Ｇｅ薄膜中にＡｓが導入されるようにしてもす。
又上記実施例では多層構造の電極用金属層で動作層また
はＧｅ薄膜に直接接続する下層の金属層はＴｉに限られ
るものではなく、例えばタングステンＷ、タンタル（Ｔ
ａ）等の高融点金属等でもよい。又上記実施例ではゲー
ト電極とソース！極、ドレイン電極とは別のフォトエツ
チング工程によって形成したが、フォトレジスト膜を塗
布した後、ゲート、ソース、ドレインのパターンが一体
となって形成されているマスクによって一回のフォトエ
ツチングによりゲート、ソース、ドレインの各々に対応
する開孔を形成し、下層の第２の５ｉ０２層をＲＩＥ等
でエツチングしてＧｅ面を露出さ亡、電極用金属！−を
被着しリフトオフによってＭＥＳＦＥＴを完成させても
よい。
はＧｅ薄膜に直接接続する下層の金属層はＴｉに限られ
るものではなく、例えばタングステンＷ、タンタル（Ｔ
ａ）等の高融点金属等でもよい。又上記実施例ではゲー
ト電極とソース！極、ドレイン電極とは別のフォトエツ
チング工程によって形成したが、フォトレジスト膜を塗
布した後、ゲート、ソース、ドレインのパターンが一体
となって形成されているマスクによって一回のフォトエ
ツチングによりゲート、ソース、ドレインの各々に対応
する開孔を形成し、下層の第２の５ｉ０２層をＲＩＥ等
でエツチングしてＧｅ面を露出さ亡、電極用金属！−を
被着しリフトオフによってＭＥＳＦＥＴを完成させても
よい。
以上述べたように本発明の方法によれば、ＭＥＳＦＥＴ
を自己整合的に形成できるだめソース−ゲート間の間隔
が挟まりノース・ゲート電極間のチャネル直列抵抗の増
大によるＭＥＳＦＥＴの性能の低下が起こらない。又ゲ
ート電極形成後の高温処理の必要がなくなるためゲート
電極とＧａＡｓ半導体基板との反応が起こらず、ゲート
電極用金属に対する制約が緩和され多層構造とすること
も容易である。又ソース電極及びドレイン電極はゲート
電極と同種の金属により構成されるので、ＭＥＳＦＥＴ
の製造工程が簡略化できる。さらに実施例においてソー
ス電極及びドレイン電極はチタン金属とアルミニウム金
属の多層構造であるので、アロイ工程を必要とせず平滑
な電極を有するＭＥＳＦＥＴが形成できる。
を自己整合的に形成できるだめソース−ゲート間の間隔
が挟まりノース・ゲート電極間のチャネル直列抵抗の増
大によるＭＥＳＦＥＴの性能の低下が起こらない。又ゲ
ート電極形成後の高温処理の必要がなくなるためゲート
電極とＧａＡｓ半導体基板との反応が起こらず、ゲート
電極用金属に対する制約が緩和され多層構造とすること
も容易である。又ソース電極及びドレイン電極はゲート
電極と同種の金属により構成されるので、ＭＥＳＦＥＴ
の製造工程が簡略化できる。さらに実施例においてソー
ス電極及びドレイン電極はチタン金属とアルミニウム金
属の多層構造であるので、アロイ工程を必要とせず平滑
な電極を有するＭＥＳＦＥＴが形成できる。
第１図１ａ）〜ｆｈ） ）−！本発明の電界効果トラン
ジスタの製造方法を工程順に示すＭＥＳＦＥＴの断面図
、第２図は従来のＦＥＴの断面図である。 １１・・半絶縁性ＧａＡｓ基板、１２・・・動作層、１
３・・・Ｇｅ薄膜、１４・ＣＶＤＳｉＯ２膜、１５・・
フォトレジスト膜、１８・・スパッタＳ ｉ ０２ ＋
］Ｑ、１９・・ＳｉＮ膜、２１・・チタン金属層、２２
・・・アルミニウム金脂層、２３・・・ゲート電極、２
４・・・ソース電極、２５・・・ドレイン電極。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 Ａｓイオン ８１図
ジスタの製造方法を工程順に示すＭＥＳＦＥＴの断面図
、第２図は従来のＦＥＴの断面図である。 １１・・半絶縁性ＧａＡｓ基板、１２・・・動作層、１
３・・・Ｇｅ薄膜、１４・ＣＶＤＳｉＯ２膜、１５・・
フォトレジスト膜、１８・・スパッタＳ ｉ ０２ ＋
］Ｑ、１９・・ＳｉＮ膜、２１・・チタン金属層、２２
・・・アルミニウム金脂層、２３・・・ゲート電極、２
４・・・ソース電極、２５・・・ドレイン電極。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 Ａｓイオン ８１図
Claims (1)
- 【特許請求の範囲】 半絶縁性基板の主面に動作層を形成する工程と、 前記半絶縁性基板の主面の動作層上にゲルマニウム薄膜
を形成する工程と、 このゲルマニウム薄膜上に第１の絶縁膜を形成する工程
と、 この第１の絶縁膜上に所望のソース・ドレイン間かくと
同じ長さの第２の絶縁膜を形成する工程と、 この第２の絶縁膜をマスクにして前記第１の絶縁膜をエ
ッチングした後前記第１の絶縁膜を所望のゲート電極と
同じ長さにサイドエツチングする工程と、 前記第２の絶縁膜をマスクにして前記半絶縁性基板の主
面に不純物を注入することによりｎ形高不純物層を形成
する工程と、 前記第１及び第２の絶縁膜をマスクにして前記ゲルマニ
ウム薄膜上に第３の絶縁膜を形成する工程と、 前記第１及び第２の絶縁膜を除去することにより前記第
３の絶縁膜に開口部を設ける工程と、前記第３の絶縁膜
をマスクにして前記ゲルマニウム薄膜を前記エッチング
開口部よりも広域にオーバーエッチングする工程と、 前記半導体基板を熱処理することにより前記動作層及び
前記ｎ形高不純物層を活性化し、かつ前記ゲルマニウム
薄膜内にゲルマニウムに対しドナーとなる不純物を注入
させる工程と、 前記第３の絶縁膜をマスクにして前記動作層上にゲート
電極を形成し、かつ前記ｎ形高不純物層上にソース電極
及びドレイン電極を形成する工程とを含むことを特徴と
する電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29071385A JPS62150888A (ja) | 1985-12-25 | 1985-12-25 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29071385A JPS62150888A (ja) | 1985-12-25 | 1985-12-25 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150888A true JPS62150888A (ja) | 1987-07-04 |
Family
ID=17759554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29071385A Pending JPS62150888A (ja) | 1985-12-25 | 1985-12-25 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150888A (ja) |
-
1985
- 1985-12-25 JP JP29071385A patent/JPS62150888A/ja active Pending
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