JPH0354851B2 - - Google Patents
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- JPH0354851B2 JPH0354851B2 JP59181284A JP18128484A JPH0354851B2 JP H0354851 B2 JPH0354851 B2 JP H0354851B2 JP 59181284 A JP59181284 A JP 59181284A JP 18128484 A JP18128484 A JP 18128484A JP H0354851 B2 JPH0354851 B2 JP H0354851B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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Description
【発明の詳細な説明】
＜発明の技術分野＞
本発明は金属−半導体接合によるシヨツトキー
バリアゲートを有する電界効果トランジスタ等の
半導体装置の製造方法に関するものである。
バリアゲートを有する電界効果トランジスタ等の
半導体装置の製造方法に関するものである。
＜発明の技術的背景とその問題点＞
GaAsはSiに較べ、電子の易動度が４〜５倍と
大しく、かつ、半絶縁性の高抵抗基板が得られる
ことから高周波電界効果トランジスタ（FET）
や高速メモリICの材料として期待されている。
しかしGaAsはホールの易動度が小さく、かつ、
表面準位密度が大きいため、フエルミレベルのピ
ンニング効果により、バイポーラトランジスタや
MOSFETの作製に適しておらず、むしろ金属−
半導体接合によるシヨツトキーバリアゲートを有
するFET（Metal−Semiconductor FET 以下
MESFETと略す。）が数多く試作、製造されてい
る。
大しく、かつ、半絶縁性の高抵抗基板が得られる
ことから高周波電界効果トランジスタ（FET）
や高速メモリICの材料として期待されている。
しかしGaAsはホールの易動度が小さく、かつ、
表面準位密度が大きいため、フエルミレベルのピ
ンニング効果により、バイポーラトランジスタや
MOSFETの作製に適しておらず、むしろ金属−
半導体接合によるシヨツトキーバリアゲートを有
するFET（Metal−Semiconductor FET 以下
MESFETと略す。）が数多く試作、製造されてい
る。
このようなMESFETを用いて高周波トランジ
スタや高速メモリICを作成する場合、高速性の
指標となるカツトオフ周波数はゲート容量とソー
ス抵抗の積で決定される。
スタや高速メモリICを作成する場合、高速性の
指標となるカツトオフ周波数はゲート容量とソー
ス抵抗の積で決定される。
ゲート容量は基板キヤリア濃度、ゲート幅及び
ゲート長で決定されるが、基板キヤリア濃度及び
ゲート幅はFETの動作特性から規制されるので、
ゲート容量はほぼゲート長のみで決定されること
になる。従つて、トランジスタの高速化を図るた
めには、ゲート長を短くすることに加えてソース
抵抗の低減化を図ることが必要であり、従来より
多くの提案がなされている。
ゲート長で決定されるが、基板キヤリア濃度及び
ゲート幅はFETの動作特性から規制されるので、
ゲート容量はほぼゲート長のみで決定されること
になる。従つて、トランジスタの高速化を図るた
めには、ゲート長を短くすることに加えてソース
抵抗の低減化を図ることが必要であり、従来より
多くの提案がなされている。
従来の低ソース抵抗GaAsMESFETの製作法
としては二つの方法に大別される。
としては二つの方法に大別される。
一つはエピタキシヤルウエハを用いる方法であ
り、他方は選択イオン注入法を用いる方法であ
る。
り、他方は選択イオン注入法を用いる方法であ
る。
前者の方法は予め半絶縁性GaAs基板上に気相
成長法、有機金属成長法、液相成長法、分子線エ
ピタキシヤル法等を用いてアンドープ層、ｎ層、
n+層を順次エピタキシヤル成長したウエハを用
いる方法である。この様に準備されたウエハを用
いて上記のn+層表面上にAu−Geオーミツク電極
を選択的に形成し、続いてホトリソグラフイ法を
用いてソース／ドレイン間の一部を化学エツチン
グ法やドライエツチング法を用いてn+層を選択
的に除去した後、露出したn+層にゲート電極を
形成する。この様な手法によるFETの構造はリ
セス構造と呼ばれ、通常広く知られた方法であ
る。しかしリセス構造FETを作成する場合、サ
ブミクロンから2μm程度の極めて狭い、該n+層の
局所領域を制御性良く、かつ、ウエハ面内均一性
良く選択エツチングすることは極めて難しいので
FETのピンチオフ電圧の制御性や素子特性の均
一性並びに歩留の向上等の点で問題が多く、優れ
た製造法とはいえない。従つて、特に論理素子等
の閾値電圧の厳密な制御を必要とする素子の作成
には、リセス構造MESFETはあまり用いられな
い。
成長法、有機金属成長法、液相成長法、分子線エ
ピタキシヤル法等を用いてアンドープ層、ｎ層、
n+層を順次エピタキシヤル成長したウエハを用
いる方法である。この様に準備されたウエハを用
いて上記のn+層表面上にAu−Geオーミツク電極
を選択的に形成し、続いてホトリソグラフイ法を
用いてソース／ドレイン間の一部を化学エツチン
グ法やドライエツチング法を用いてn+層を選択
的に除去した後、露出したn+層にゲート電極を
形成する。この様な手法によるFETの構造はリ
セス構造と呼ばれ、通常広く知られた方法であ
る。しかしリセス構造FETを作成する場合、サ
ブミクロンから2μm程度の極めて狭い、該n+層の
局所領域を制御性良く、かつ、ウエハ面内均一性
良く選択エツチングすることは極めて難しいので
FETのピンチオフ電圧の制御性や素子特性の均
一性並びに歩留の向上等の点で問題が多く、優れ
た製造法とはいえない。従つて、特に論理素子等
の閾値電圧の厳密な制御を必要とする素子の作成
には、リセス構造MESFETはあまり用いられな
い。
一方選択イオン注入法はピンチオフ電圧の制御
や閾値電圧の制御に優れた方法として、考えられ
る。この方法ではソース抵抗を低減するためには
n+層を選択的に形成する際、n+層とｎ層の境界
は出来るだけゲートに近い方が好ましい。しかし
ソース、ドレイン間隔が短く、かつサブミクロン
から１ミクロン程度のゲートを形成する際には、
ソース側のn+層と、ドレイン側のn+層の間隔に
ゲート形成の為マスクアライメントを行なうこと
は極めて難しく、特性の再現性や歩留向上を期待
出来ないのが実情である。
や閾値電圧の制御に優れた方法として、考えられ
る。この方法ではソース抵抗を低減するためには
n+層を選択的に形成する際、n+層とｎ層の境界
は出来るだけゲートに近い方が好ましい。しかし
ソース、ドレイン間隔が短く、かつサブミクロン
から１ミクロン程度のゲートを形成する際には、
ソース側のn+層と、ドレイン側のn+層の間隔に
ゲート形成の為マスクアライメントを行なうこと
は極めて難しく、特性の再現性や歩留向上を期待
出来ないのが実情である。
これに対して、予め耐熱性のゲート金属電極を
形成し、このゲートをマスクとしてイオン注入を
行ない、ゲート近傍に自己整合的にn+層の形成
を行なう方法が提案されている。
形成し、このゲートをマスクとしてイオン注入を
行ない、ゲート近傍に自己整合的にn+層の形成
を行なう方法が提案されている。
一方、特にＷ、Ta、Moの珪素化合物は熱的に
安定であり、Siデバイスにも用いられる比較的ポ
ピユラーな材料であることから、このような珪素
化合物のシヨツトキー金属への適用が検討されて
いる。
安定であり、Siデバイスにも用いられる比較的ポ
ピユラーな材料であることから、このような珪素
化合物のシヨツトキー金属への適用が検討されて
いる。
しかし、このようなＷ、Ta等の珪素化合物を
用いた場合でも、850℃程度の高い温度の熱処理
により、半導体−金属界面近傍の元素の相互拡散
によつてシヨツトキー電極の電圧−電流特性の劣
化やFET特性の劣化をもたらし、実用上問題で
あつた。
用いた場合でも、850℃程度の高い温度の熱処理
により、半導体−金属界面近傍の元素の相互拡散
によつてシヨツトキー電極の電圧−電流特性の劣
化やFET特性の劣化をもたらし、実用上問題で
あつた。
また、Alを添加した高融点金属を用いて、界
面の安定化を図る方法も提案されているが、この
ような方法においても、高融点金属の珪化物を用
いた場合と同様に、高い温度の熱処理によつてシ
ヨツトキー特性の劣化をもたらすという問題点が
あつた。
面の安定化を図る方法も提案されているが、この
ような方法においても、高融点金属の珪化物を用
いた場合と同様に、高い温度の熱処理によつてシ
ヨツトキー特性の劣化をもたらすという問題点が
あつた。
これらの特性劣化の原因は、いかなる高融点金
属でも半導体基板原子であるGa及びAsに対して
固溶度を有し、半導体の熱分解と金属への半導体
構成元素の拡散が生じるためである。この固溶度
は温度の上昇によつて増大するので、熱処理によ
り、特にGaの固溶度が最も小さいＷの場合でも
800℃での固溶度は５％atom程度であり、熱処理
を行なうとGaAs基板の分解により生じたGaがＷ
層へ移動し、また、このことによつて発生した
Ga空孔が金属の半導体中への拡散を促進して、
シヨツトキー特性及びFET特性の劣化をもなら
すことになる。
属でも半導体基板原子であるGa及びAsに対して
固溶度を有し、半導体の熱分解と金属への半導体
構成元素の拡散が生じるためである。この固溶度
は温度の上昇によつて増大するので、熱処理によ
り、特にGaの固溶度が最も小さいＷの場合でも
800℃での固溶度は５％atom程度であり、熱処理
を行なうとGaAs基板の分解により生じたGaがＷ
層へ移動し、また、このことによつて発生した
Ga空孔が金属の半導体中への拡散を促進して、
シヨツトキー特性及びFET特性の劣化をもなら
すことになる。
したがつて、従来より提案されているものでは
GaAs集積回路装置の作成に必要な耐熱性シヨツ
トキー電極として特性上の問題があつた。
GaAs集積回路装置の作成に必要な耐熱性シヨツ
トキー電極として特性上の問題があつた。
＜発明の目的＞
本発明は上記従来の問題を除去し、熱処理中の
化合物半導体構成元素とシヨツトキー金属との間
の相互拡散を抑制して、オーミツクコンタクト抵
抗及びソース抵抗の低減化を図つた半導体装置の
製造方法を提供することを目的とし、この目的を
達成するため、本願発明は、−Ｖ族化合物半導
体基板上に、該−Ｖ族化合物半導体基板を成す
−Ｖ族化合物半導体と、前記−Ｖ族化合物半
導体の固溶度が比較的小さい高融点金属とからな
り、前記−Ｖ族化合物半導体の組成比が0.1以
下である高融点金属合金を被着する第１の工程
と、 前記−Ｖ族化合物半導体基板上に被着した高
融点金属合金の形状を加工する第２の工程と、 前記加工された高融点金属合金をマスクとして
前記−Ｖ族化合物半導体基板に所望不純物イオ
ンを注入した後、熱処理を行つて前記イオンを活
性化し、高濃度不純物層を形成する第２の工程
と、を含み、 前記第１の工程で形成した高融点金属合金中の
−Ｖ族化合物半導体の組成比は、前記第３の工
程で熱処理を行つた後もほぼ維持される半導体装
置の製造方法を提供するためになされたもので
す。また、上記半導体装置がシヨツトキーゲート
形電界効果トランジスタ構造である半導体装置の
製造方法を提供するためになされたものです。
化合物半導体構成元素とシヨツトキー金属との間
の相互拡散を抑制して、オーミツクコンタクト抵
抗及びソース抵抗の低減化を図つた半導体装置の
製造方法を提供することを目的とし、この目的を
達成するため、本願発明は、−Ｖ族化合物半導
体基板上に、該−Ｖ族化合物半導体基板を成す
−Ｖ族化合物半導体と、前記−Ｖ族化合物半
導体の固溶度が比較的小さい高融点金属とからな
り、前記−Ｖ族化合物半導体の組成比が0.1以
下である高融点金属合金を被着する第１の工程
と、 前記−Ｖ族化合物半導体基板上に被着した高
融点金属合金の形状を加工する第２の工程と、 前記加工された高融点金属合金をマスクとして
前記−Ｖ族化合物半導体基板に所望不純物イオ
ンを注入した後、熱処理を行つて前記イオンを活
性化し、高濃度不純物層を形成する第２の工程
と、を含み、 前記第１の工程で形成した高融点金属合金中の
−Ｖ族化合物半導体の組成比は、前記第３の工
程で熱処理を行つた後もほぼ維持される半導体装
置の製造方法を提供するためになされたもので
す。また、上記半導体装置がシヨツトキーゲート
形電界効果トランジスタ構造である半導体装置の
製造方法を提供するためになされたものです。
＜発明の実施例＞
以下、図面を参照して、本発明を
GaAsMESFETの製造に適用した場合の実施例
について説明する。
GaAsMESFETの製造に適用した場合の実施例
について説明する。
本発明の実施例の詳細な説明に先立ち、本発明
の実施例における特徴を述べれば、本発明はｎチ
ヤンネル層を予め形成し、そのｎチヤンネル層表
面高融点金属を主成分とし、−Ｖ族化合物構成
元素を添加した合金〔M1-x（Ｖ）x〕を被着し、
この合金をゲート金属として加工し、更にこのゲ
ートをイオン注入マスクとしてゲート近傍領域に
n+層を形成し、かつ、このゲート金属を被着し
たまま熱処理を施して自己整合的にn+層の活性
化を行なうことを特徴としている。
の実施例における特徴を述べれば、本発明はｎチ
ヤンネル層を予め形成し、そのｎチヤンネル層表
面高融点金属を主成分とし、−Ｖ族化合物構成
元素を添加した合金〔M1-x（Ｖ）x〕を被着し、
この合金をゲート金属として加工し、更にこのゲ
ートをイオン注入マスクとしてゲート近傍領域に
n+層を形成し、かつ、このゲート金属を被着し
たまま熱処理を施して自己整合的にn+層の活性
化を行なうことを特徴としている。
第１図は本発明にしたがつてW1-x（GaAs）x
（ｘ＝0.05〜0.1）とｎ−GaAs（キヤリア濃度３×
1017cm-3）を用いて製造したシヨツトキーダイオ
ードの特性（ｎ因子）と熱処理温度との関係を示
したものである。
（ｘ＝0.05〜0.1）とｎ−GaAs（キヤリア濃度３×
1017cm-3）を用いて製造したシヨツトキーダイオ
ードの特性（ｎ因子）と熱処理温度との関係を示
したものである。
シヨツトキーゲートとなるW1-x（GaAs）xは後
述するようにRFスパツタ法を用いてGaAs片を
散布したＷスパツターゲツトをソースとして、ｎ
−GaAs上に被着した。膜厚は0.5μmである。本
試料のオーミツク電極はｎ−GaAs基板の裏面に
Au−Ge／Ni／Auを順次蒸着し、シンタ工程を
施して形成した。シヨツトキー特性のｎ因子と熱
処理温度との関係を調べるために、オーミツク電
極形成前、シヨツトキー電極被着後、各所望温度
で15分間熱処理を施した。
述するようにRFスパツタ法を用いてGaAs片を
散布したＷスパツターゲツトをソースとして、ｎ
−GaAs上に被着した。膜厚は0.5μmである。本
試料のオーミツク電極はｎ−GaAs基板の裏面に
Au−Ge／Ni／Auを順次蒸着し、シンタ工程を
施して形成した。シヨツトキー特性のｎ因子と熱
処理温度との関係を調べるために、オーミツク電
極形成前、シヨツトキー電極被着後、各所望温度
で15分間熱処理を施した。
この結果、第１図に示されるようにGaAsを含
まない純粋なＷ（第１図△印）は650℃のアニール
温度でｎ因子が増加し、シヨツトキー特性が劣化
する。
まない純粋なＷ（第１図△印）は650℃のアニール
温度でｎ因子が増加し、シヨツトキー特性が劣化
する。
しかし、ｘ値0.05及び0.1のW1-x（GaAs）xの場
合には第１図●印及び〇印で示すように800℃の
アニールを経ても、ｎ因子の劣化は認められな
い。
合には第１図●印及び〇印で示すように800℃の
アニールを経ても、ｎ因子の劣化は認められな
い。
この理由はＷ中にGa及びAsを含んでいるた
め、熱処理中の基板の熱分解によるＷへのGaと
Asの拡散が抑制され、またこのGaとAsの拡散が
抑制されることから来るＷのGaAsへの拡散が抑
制されるという二つの効果にによつて、Ｗ−
GaAs界面が安定となり、シヨツトキーダイオー
ドのｎ因子の劣化が抑制されるためである。な
お、Ｗ中のGaとAsの組成比はほぼ１近傍まで増
加しても、シヨツトキー特性の劣化は少ないが、
ゲート抵抗の増加を招く結果となり、実用上好ま
しくないのでＷ中へ添加するGaAsの組成比ｘは
0.1程度までが適当である。
め、熱処理中の基板の熱分解によるＷへのGaと
Asの拡散が抑制され、またこのGaとAsの拡散が
抑制されることから来るＷのGaAsへの拡散が抑
制されるという二つの効果にによつて、Ｗ−
GaAs界面が安定となり、シヨツトキーダイオー
ドのｎ因子の劣化が抑制されるためである。な
お、Ｗ中のGaとAsの組成比はほぼ１近傍まで増
加しても、シヨツトキー特性の劣化は少ないが、
ゲート抵抗の増加を招く結果となり、実用上好ま
しくないのでＷ中へ添加するGaAsの組成比ｘは
0.1程度までが適当である。
次に、上記のように耐熱性シヨツトキー電極と
して有効であることが明らかとなつたW1-x
（GaAs）x、（ｘ＝0.1）を用いた、本発明の一実施
例としてのGaAs集積回路装置の製造方法につい
て説明する。
して有効であることが明らかとなつたW1-x
（GaAs）x、（ｘ＝0.1）を用いた、本発明の一実施
例としてのGaAs集積回路装置の製造方法につい
て説明する。
第２図乃至第５図は本発明の一実施例の半導体
装置の製造方法の各工程における半導体装置の断
面図である。
装置の製造方法の各工程における半導体装置の断
面図である。
まず、第２図に示すように、予め洗浄した
LEC法成長半絶縁性GaAs基板１（＜100＞方位、
アンドープ）上のノーマリオフFET領域２及び
ノーマリオンFET領域３へホトレジストマスク
５を用いて夫々1.6×1012cm-2及び３×1012cm-2の
Siイオン４を注入し、ホトレジストマスク５を除
去した後、キヤリア活性化の為、基板１表面にプ
ラズマCVDによりSiNx膜を500〜700Åの厚さで
形成し、続いてN2気流中で800℃、15分間の保護
膜付熱処理を施こす。続いて、このプラズマ
CVDSiNx膜を除去する。
LEC法成長半絶縁性GaAs基板１（＜100＞方位、
アンドープ）上のノーマリオフFET領域２及び
ノーマリオンFET領域３へホトレジストマスク
５を用いて夫々1.6×1012cm-2及び３×1012cm-2の
Siイオン４を注入し、ホトレジストマスク５を除
去した後、キヤリア活性化の為、基板１表面にプ
ラズマCVDによりSiNx膜を500〜700Åの厚さで
形成し、続いてN2気流中で800℃、15分間の保護
膜付熱処理を施こす。続いて、このプラズマ
CVDSiNx膜を除去する。
続いて、第３図に示すように、露出したGaAs
基板１表面にRFスパツタ法を用いてM1-x
（GaAs）x、（ｘ＝0.1）の合金膜６をゲート金属と
して蒸着する。なお、この蒸着に際しては、
GaAs基板片を散布したＷスパツタターゲツトを
用いた。また被着金属のＷ膜中のGaAs組成比は
GaAs面積と各元素のスパツタ効率から制御する
ことが出来る。
基板１表面にRFスパツタ法を用いてM1-x
（GaAs）x、（ｘ＝0.1）の合金膜６をゲート金属と
して蒸着する。なお、この蒸着に際しては、
GaAs基板片を散布したＷスパツタターゲツトを
用いた。また被着金属のＷ膜中のGaAs組成比は
GaAs面積と各元素のスパツタ効率から制御する
ことが出来る。
RFスパツタ時のパワーは250W、スパツタ時の
Arガス圧力は10-2torrであり、M1-x（GaAs）xの
膜厚は0.6μmとした。
Arガス圧力は10-2torrであり、M1-x（GaAs）xの
膜厚は0.6μmとした。
ゲート金属蒸着後、ホトリソグラフイ法を用い
て、M1-x（GaAs）x６上の所望領域にゲートパタ
ーン７を形成する。ホトレジストとしては例えば
AZ−1350Jを用い、このレジストパターン７をマ
スクとしてCF4＋O2（５％）ガスを用いたリアク
テイブイオンエツチング法により、所望領域の金
属８をエツチングし、この実施例においてはゲー
ト長1.0μm、ゲート幅20μmとした。
て、M1-x（GaAs）x６上の所望領域にゲートパタ
ーン７を形成する。ホトレジストとしては例えば
AZ−1350Jを用い、このレジストパターン７をマ
スクとしてCF4＋O2（５％）ガスを用いたリアク
テイブイオンエツチング法により、所望領域の金
属８をエツチングし、この実施例においてはゲー
ト長1.0μm、ゲート幅20μmとした。
しかる後、ソース、ドレインコンタクト領域８
へ、加速エネルギー100keV、ドーズ量５×1013
cm-2でSiイオン４を選択注入する。イオン注入
後、ゲート６上のホトレジスト７を除去し、
GaAsウエハ表面にプラズマCVDSiNx膜を膜厚
500Åで被覆し、850℃で15分間、保護膜付熱処理
を施こし、ソース、ドレインコンタクト領域８へ
n+層を形成する（第４図）。
へ、加速エネルギー100keV、ドーズ量５×1013
cm-2でSiイオン４を選択注入する。イオン注入
後、ゲート６上のホトレジスト７を除去し、
GaAsウエハ表面にプラズマCVDSiNx膜を膜厚
500Åで被覆し、850℃で15分間、保護膜付熱処理
を施こし、ソース、ドレインコンタクト領域８へ
n+層を形成する（第４図）。
熱処理後プラズマCVDSiNx膜を緩衝HF
（HF：NH4F：H2O＝５：35：60）で除去し、リ
フトオフ法でAu−Ge９、Ni１０及びAu１１を
それぞれ0.2、0.1、0.3μm蒸着し、ソース、ドレ
イン電極を形成する。ソース・ゲート間距離、ゲ
ート・ドレイン間距離はそれぞれ0.5μm、1.0μm
とした。
（HF：NH4F：H2O＝５：35：60）で除去し、リ
フトオフ法でAu−Ge９、Ni１０及びAu１１を
それぞれ0.2、0.1、0.3μm蒸着し、ソース、ドレ
イン電極を形成する。ソース・ゲート間距離、ゲ
ート・ドレイン間距離はそれぞれ0.5μm、1.0μm
とした。
ソース、ドレイン電極形成後、オーミツク性を
得るため、ウエハは430℃で30秒間シンタされて
いる。シンタを完了後、不要なn+領域１２を化
学エツチングし、Ti／Pt／Auから成る三層構造
電極１３を用いて配線を完了した（第５図）。
得るため、ウエハは430℃で30秒間シンタされて
いる。シンタを完了後、不要なn+領域１２を化
学エツチングし、Ti／Pt／Auから成る三層構造
電極１３を用いて配線を完了した（第５図）。
上記のようにして作成したノーマリオフFET
及びノーマリオンFETのソース抵抗は夫々
0.2Ω／mm及び0.1Ω／mmと極めて小さく、良好な
値が得られた。このソース抵抗が小さい理由はゲ
ート近傍までn+層が有効に形成されているため、
チヤンネル層の抵抗が低下したこと、またn+層
のキヤリア濃度が２×1018cm-3と高く、オーミツ
ク電極の接触抵抗が低減したことに依るためであ
る。
及びノーマリオンFETのソース抵抗は夫々
0.2Ω／mm及び0.1Ω／mmと極めて小さく、良好な
値が得られた。このソース抵抗が小さい理由はゲ
ート近傍までn+層が有効に形成されているため、
チヤンネル層の抵抗が低下したこと、またn+層
のキヤリア濃度が２×1018cm-3と高く、オーミツ
ク電極の接触抵抗が低減したことに依るためであ
る。
以上のようにＷ中にGaAsを添加した合金をゲ
ート金属として用いた場合、850℃程度の高温で
熱処理を施しても、GaAsとＷの間で構成元素の
相互拡散が抑制され、シヨツトキー特性の劣化が
認められず、良好な耐熱性ゲートが形成可能とな
る。
ート金属として用いた場合、850℃程度の高温で
熱処理を施しても、GaAsとＷの間で構成元素の
相互拡散が抑制され、シヨツトキー特性の劣化が
認められず、良好な耐熱性ゲートが形成可能とな
る。
なお、上記実施例においては、
GaAsMESFETの作成を例にして説明したが、
本発明はこれに限定されるものではなく、熱処理
温度より高い融点を持つ金属にGaAs以外の他の
−族化合物半導体構成元素を添加することで
耐熱性ゲートを形成することが出来、GaAs以外
の−族化合物半導体MESFETの製作にも適
用可能であり、更に同様にして本発明はシヨツト
キー接合を有する化合物半導体デバイス全般への
適用が可能である。
GaAsMESFETの作成を例にして説明したが、
本発明はこれに限定されるものではなく、熱処理
温度より高い融点を持つ金属にGaAs以外の他の
−族化合物半導体構成元素を添加することで
耐熱性ゲートを形成することが出来、GaAs以外
の−族化合物半導体MESFETの製作にも適
用可能であり、更に同様にして本発明はシヨツト
キー接合を有する化合物半導体デバイス全般への
適用が可能である。
また、上記実施例においては、主成分となる高
融点金属にＷを用いたが、本発明はこれに限定さ
れるものではなく、比較的GaAs等の用いる基板
構成元素の固溶度が小さく、またGaAs等と熱膨
張係数が近いＷ、Ta、MoまたはＷ、Ta、Moの
窒素化合物、珪素化合物、若しくは窒珪素化合物
等の高融点金属を用いることが可能であることは
言うまでもない。
融点金属にＷを用いたが、本発明はこれに限定さ
れるものではなく、比較的GaAs等の用いる基板
構成元素の固溶度が小さく、またGaAs等と熱膨
張係数が近いＷ、Ta、MoまたはＷ、Ta、Moの
窒素化合物、珪素化合物、若しくは窒珪素化合物
等の高融点金属を用いることが可能であることは
言うまでもない。
＜発明の効果＞
以上のように、本発明によれば、高温の熱処理
を施しても化合物半導体基板の構成元素と高融点
金属合金の構成元素との相互拡散を抑制すること
が可能となつて化合物半導体基板と高融点金属合
金との界面の安定化を図ることができ、又同時に
高融点金属合金パターンに対して自己整合的に高
濃度不純物層を形成することが可能となる。
を施しても化合物半導体基板の構成元素と高融点
金属合金の構成元素との相互拡散を抑制すること
が可能となつて化合物半導体基板と高融点金属合
金との界面の安定化を図ることができ、又同時に
高融点金属合金パターンに対して自己整合的に高
濃度不純物層を形成することが可能となる。
したがつて、本発明による半導体装置のシヨツ
トキー特性、FET特性の劣化を防止でき、なお
かつオーミツクコンタクト抵抗及びソース抵抗の
低減化を図ることが可能になる。
トキー特性、FET特性の劣化を防止でき、なお
かつオーミツクコンタクト抵抗及びソース抵抗の
低減化を図ることが可能になる。
第１図は本発明によるW1-x（GaAs）xを用いた
GaAsシヨツトキーダイオードのｎ因子と熱処理
温度との関係をを示す図、第２図乃至第５図はそ
れぞれ本発明の一実施例としてのGaAs集積回路
装置の製造工程を示す半導体装置の断面図であ
る。 １…GaAs基板、２…ノーマルオフFET領域、
３…ノーマルオンFET領域、４…Siイオン、６
…M1-x（GaAs）x合金、７…ゲートパターン、８
…ソース、ドレインコンタクト領域。
GaAsシヨツトキーダイオードのｎ因子と熱処理
温度との関係をを示す図、第２図乃至第５図はそ
れぞれ本発明の一実施例としてのGaAs集積回路
装置の製造工程を示す半導体装置の断面図であ
る。 １…GaAs基板、２…ノーマルオフFET領域、
３…ノーマルオンFET領域、４…Siイオン、６
…M1-x（GaAs）x合金、７…ゲートパターン、８
…ソース、ドレインコンタクト領域。
Claims (1)
- 【特許請求の範囲】 １ −化合物半導体基板上に、該−族化
合物半導体基板を成す−族化合物半導体と、
前記−Ｖ族化合物半導体の固溶度が比較的小さ
い高融点金属とからなり、前記−Ｖ族化合物半
導体の組成比が0.1以下である高融点金属合金を
被着する第１の工程と、 前記−Ｖ族化合物半導体基板上に被着した高
融点金属合金の形状を加工する第２の工程と、 前記加工された高融点金属合金をマスクとして
前記−Ｖ族化合物半導体基板に所望不純物イオ
ンを注入した後、熱処理を行つて前記イオンを活
性化し、高濃度不純物層を形成する第２の工程
と、を含み、 前記第１の工程で形成した高融点金属合金中の
−Ｖ族化合物半導体の組成比は、前記第３の工
程で熱処理を行つた後もほぼ維持されることを特
徴とする半導体装置の製造方法。 ２ 上記半導体装置はシヨツトキーゲート形電界
効果トランジスタ構造であることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18128484A JPS6158274A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18128484A JPS6158274A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158274A JPS6158274A (ja) | 1986-03-25 |
| JPH0354851B2 true JPH0354851B2 (ja) | 1991-08-21 |
Family
ID=16097998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18128484A Granted JPS6158274A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158274A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4956308A (en) * | 1987-01-20 | 1990-09-11 | Itt Corporation | Method of making self-aligned field-effect transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120380A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas fet |
| JPS57120379A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas fet |
| JPS57120378A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of semiconductor device |
-
1984
- 1984-08-28 JP JP18128484A patent/JPS6158274A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120380A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas fet |
| JPS57120379A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas fet |
| JPS57120378A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6158274A (ja) | 1986-03-25 |
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