JPH03774B2 - - Google Patents
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- JPH03774B2 JPH03774B2 JP61104693A JP10469386A JPH03774B2 JP H03774 B2 JPH03774 B2 JP H03774B2 JP 61104693 A JP61104693 A JP 61104693A JP 10469386 A JP10469386 A JP 10469386A JP H03774 B2 JPH03774 B2 JP H03774B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/14—Schottky barrier contacts
Description
【発明の詳細な説明】
［発明の目的］
（発明の技術分野）
本発明は、GaAs MESFET（Metal−
Semiconductor FET、シヨツトキーゲート電界
効果トランジスタ）の製造方法に関するもので、
特にチヤネル活性層及びゲート電極を、原子層レ
ベルで制御、堆積したMES FETの製造方法に係
るものである。
Semiconductor FET、シヨツトキーゲート電界
効果トランジスタ）の製造方法に関するもので、
特にチヤネル活性層及びゲート電極を、原子層レ
ベルで制御、堆積したMES FETの製造方法に係
るものである。
（従来技術）
GaAs MES FETは結晶中の電子移動度がSiよ
り大きく、高速動作を要求される高周波素子とし
て或いは論理回路用ICの能動素子として広く利
用されているが、更に改良された製造方法が求め
られている。
り大きく、高速動作を要求される高周波素子とし
て或いは論理回路用ICの能動素子として広く利
用されているが、更に改良された製造方法が求め
られている。
GaAs MES FETの製造方法としては種々の
ものが知られているが、そのうち本発明者等が提
案した特願昭60−212201号に示されている製造方
法の要旨について、第７図ａ，ｂ及びｃを参照し
て説明する。
ものが知られているが、そのうち本発明者等が提
案した特願昭60−212201号に示されている製造方
法の要旨について、第７図ａ，ｂ及びｃを参照し
て説明する。
半絶縁性GaAs基板１の上に、シヨツトキーゲ
ート電極となるべき第１の金属膜２を全面に蒸着
する。次に第１の金属膜２を透過して、不純物を
基板１内に選択的にイオン注入し、チヤネル活性
層となるべきイオン注入領域３を形成する（第７
図ａ参照）。次に第１の金属膜上に第２の金属膜
を形成し、第２の金属膜を選択的にエツチングし
てゲート電極上部４を形成する。次にこのゲート
電極上部４をマスクとして、第１の金属膜２を透
して基板１内のソース及びドレインの高濃度層形
成領域に不純物を注入し、２つのN+イオン注入
領域５を形成する（第７図ｂ参照）。次に絶縁膜
（図示なし）を全面に被着させ、この絶縁膜と第
１の金属膜及びゲート電極上部４を保護膜とし
て、アニールを施し、前記各イオン注入領域の活
性化と結晶回復を行い、各イオン注入領域をそれ
ぞれチヤネル活性層６、ソースＮ型高濃度層７及
びドレインＮ型高濃度層８に形成する。その後、
ゲート電極９、ソース電極１０及びドレイン電極
１１を設け素子形成工程を終了する（第７図ｃ参
照）。
ート電極となるべき第１の金属膜２を全面に蒸着
する。次に第１の金属膜２を透過して、不純物を
基板１内に選択的にイオン注入し、チヤネル活性
層となるべきイオン注入領域３を形成する（第７
図ａ参照）。次に第１の金属膜上に第２の金属膜
を形成し、第２の金属膜を選択的にエツチングし
てゲート電極上部４を形成する。次にこのゲート
電極上部４をマスクとして、第１の金属膜２を透
して基板１内のソース及びドレインの高濃度層形
成領域に不純物を注入し、２つのN+イオン注入
領域５を形成する（第７図ｂ参照）。次に絶縁膜
（図示なし）を全面に被着させ、この絶縁膜と第
１の金属膜及びゲート電極上部４を保護膜とし
て、アニールを施し、前記各イオン注入領域の活
性化と結晶回復を行い、各イオン注入領域をそれ
ぞれチヤネル活性層６、ソースＮ型高濃度層７及
びドレインＮ型高濃度層８に形成する。その後、
ゲート電極９、ソース電極１０及びドレイン電極
１１を設け素子形成工程を終了する（第７図ｃ参
照）。
この製造方法では、チヤネル活性層の表面が全
工程中第１の金属膜によって被覆されているた
め、酸化や有害イオン等によって汚染劣化される
ことがなく、シヨツトキー特性やFET特性の安
定した素子が得られる。又第１の金属膜を透して
イオン注入が行われるので、従来に比しチヤネリ
ング等の影響が少なく又基板表面近くにキヤリア
分布の高濃度の領域が形成され、高く且つ均一な
相互コンダクタンス特性のFETが得られる等の
利点があった。
工程中第１の金属膜によって被覆されているた
め、酸化や有害イオン等によって汚染劣化される
ことがなく、シヨツトキー特性やFET特性の安
定した素子が得られる。又第１の金属膜を透して
イオン注入が行われるので、従来に比しチヤネリ
ング等の影響が少なく又基板表面近くにキヤリア
分布の高濃度の領域が形成され、高く且つ均一な
相互コンダクタンス特性のFETが得られる等の
利点があった。
この製造方法において、半絶縁性のGaAs基板
に注入されたSiイオンは、アニールによって活性
化され、有効なドナーイオンになるが、高融点メ
タル系列のシヨツトキーメタルのシヨツトキーバ
リヤ特性を維持する範囲内の高温度（約800〜850
℃）でアニールしても、せいぜい注入イオンの活
性化率が50〜80％と悪く、活性化されないSiイオ
ンによって、チヤネル活性層の電子の移動度は阻
害される。これはGaAs MES FETの相互コン
ダクタンスgnを低下させ、高速度を損う大きな
要因となっている。
に注入されたSiイオンは、アニールによって活性
化され、有効なドナーイオンになるが、高融点メ
タル系列のシヨツトキーメタルのシヨツトキーバ
リヤ特性を維持する範囲内の高温度（約800〜850
℃）でアニールしても、せいぜい注入イオンの活
性化率が50〜80％と悪く、活性化されないSiイオ
ンによって、チヤネル活性層の電子の移動度は阻
害される。これはGaAs MES FETの相互コン
ダクタンスgnを低下させ、高速度を損う大きな
要因となっている。
又一般に結晶基板に注入された不純物イオンの
基板内の分布は、LSS理論に基づいた分布を有す
るとされている。しかし実際にはチヤネリング等
の効果により分布が変化している。これはGaAs
MES FETの基板にも当てはまり、ミクロ的にみ
た場合、ウエーハ内の不純物イオンの分布にバラ
ツキがある。更にGaAsのような２元素の基板に
打ち込まれたSiイオンの挙動は、すべてドナーに
なるとは限らず複雑な動きをする。即ちイオン注
入によってチヤネル活性層を形成する場合、チヤ
ネル活性層の厚さと不純物濃度分布を常に設計値
通りに制御することが難しい。
基板内の分布は、LSS理論に基づいた分布を有す
るとされている。しかし実際にはチヤネリング等
の効果により分布が変化している。これはGaAs
MES FETの基板にも当てはまり、ミクロ的にみ
た場合、ウエーハ内の不純物イオンの分布にバラ
ツキがある。更にGaAsのような２元素の基板に
打ち込まれたSiイオンの挙動は、すべてドナーに
なるとは限らず複雑な動きをする。即ちイオン注
入によってチヤネル活性層を形成する場合、チヤ
ネル活性層の厚さと不純物濃度分布を常に設計値
通りに制御することが難しい。
（発明が解決しようとする問題点）
GaAs MES FETの従来の製造方法（特願昭
60−212201号）により、シヨツトキーバリヤ特性
の安定化等種々の特性改善がなされたが、MES
FETの諸特性の向上に対するニーズは極めて大
きい。特にMES FETは、高速動作を要求される
素子として多く用いられるため、その動作速度特
性の高速化は重要である。又論理ICの高速能動
素子としての利用が増大しているが、この場合に
はGaAs MES FET回路におけるダイナミツク
レンジ（ハイレベルとローレベルとの電圧差、論
理振幅）が小さいので、しきい値電圧Vth
（Threshold voltage）特性の制御については極
めてきびしく、ウエーハ間或いはウエーハ内で
Vthは±（50〜100）ｍＶ以内に制御することが要
求される。即ち、GaAs MES FETにおいては、
動作速度特性としきい値電圧Vthの制御性との向
上は重要な問題であり、そのニーズも大きい。
60−212201号）により、シヨツトキーバリヤ特性
の安定化等種々の特性改善がなされたが、MES
FETの諸特性の向上に対するニーズは極めて大
きい。特にMES FETは、高速動作を要求される
素子として多く用いられるため、その動作速度特
性の高速化は重要である。又論理ICの高速能動
素子としての利用が増大しているが、この場合に
はGaAs MES FET回路におけるダイナミツク
レンジ（ハイレベルとローレベルとの電圧差、論
理振幅）が小さいので、しきい値電圧Vth
（Threshold voltage）特性の制御については極
めてきびしく、ウエーハ間或いはウエーハ内で
Vthは±（50〜100）ｍＶ以内に制御することが要
求される。即ち、GaAs MES FETにおいては、
動作速度特性としきい値電圧Vthの制御性との向
上は重要な問題であり、そのニーズも大きい。
前記の従来の製造方法では、チヤネル活性層は
半絶縁性GaAs基板に不純物をイオン注入するこ
とにより形成されるが、注入された不純物イオン
の活性化率が低く、このためGaAs結晶の特徴で
ある大きい電子移動度が阻害され、高速動作を損
なう要因となっている。又Vthの極めて厳しい要
求に対して、現在のイオン打ち込み技術では、前
記のようにチヤネル活性層の厚さと不純物濃度分
布の制御に不安定さが残り、前記要求を十分満た
せないという問題がある。
半絶縁性GaAs基板に不純物をイオン注入するこ
とにより形成されるが、注入された不純物イオン
の活性化率が低く、このためGaAs結晶の特徴で
ある大きい電子移動度が阻害され、高速動作を損
なう要因となっている。又Vthの極めて厳しい要
求に対して、現在のイオン打ち込み技術では、前
記のようにチヤネル活性層の厚さと不純物濃度分
布の制御に不安定さが残り、前記要求を十分満た
せないという問題がある。
本発明は、GaAs MES FETの前記従来の製
造方法のうち良い点は継承し、チヤネル活性層の
注入イオンの活性化率の低さ及び活性層の不安定
性を改善し、GaAs MES FETの動作速度の向
上とVth制御の要求を満たすことのできるGaAs
MES FETの製造方法を提供することを目的とす
る。
造方法のうち良い点は継承し、チヤネル活性層の
注入イオンの活性化率の低さ及び活性層の不安定
性を改善し、GaAs MES FETの動作速度の向
上とVth制御の要求を満たすことのできるGaAs
MES FETの製造方法を提供することを目的とす
る。
［発明の構成］
（問題点を解決する手段）
本発明のMES FETの製造方法は次の４つの工
程を含むものである。
程を含むものである。
(a1) 第１の工程は、原子層レベルで制御する結
晶成長技術により、半絶縁性GaAs基板上に、
一導電型（通常はＮ型が多いので以下Ｎ型とす
る）のGaAsエピタキシヤル層を形成する工程
である。このエピタキシヤル層の一部はチヤネ
ル活性層となる。
晶成長技術により、半絶縁性GaAs基板上に、
一導電型（通常はＮ型が多いので以下Ｎ型とす
る）のGaAsエピタキシヤル層を形成する工程
である。このエピタキシヤル層の一部はチヤネ
ル活性層となる。
分子線エピタキシー（Molecular Beam
Epitaxy、以下MBEという）や、有機金属化
合物を用いる分子線エピタキシヤル法
（Metalorganic Molecular Beam Epitaxy、
以下MO―MBEという）や、有機金属化合物
を用いる化学気相成長法（Metalorganic
chemical Vapor Deposition、以下MO―
CVDという）による最近の結晶成長技術は、
原子面或いは分子面を一枚ずつ重ねる技術と呼
ばれることもあるが、本発明における原子層レ
ベルで制御する結晶技術は、これ等の方法によ
るもので、膜厚を数原子層以内の単位で制御で
きる技術であり、成長速度測定等により確認で
きるものである。
Epitaxy、以下MBEという）や、有機金属化
合物を用いる分子線エピタキシヤル法
（Metalorganic Molecular Beam Epitaxy、
以下MO―MBEという）や、有機金属化合物
を用いる化学気相成長法（Metalorganic
chemical Vapor Deposition、以下MO―
CVDという）による最近の結晶成長技術は、
原子面或いは分子面を一枚ずつ重ねる技術と呼
ばれることもあるが、本発明における原子層レ
ベルで制御する結晶技術は、これ等の方法によ
るもので、膜厚を数原子層以内の単位で制御で
きる技術であり、成長速度測定等により確認で
きるものである。
(b1) 第２の工程は、Ｎ型GaAsエピタキシヤル
層の表面全域にわたって第１の金属膜を積層す
る工程である。この工程は、（a1）項記載の技
術と同様の技術（装置を含む）を利用し且つ
（a1）項記載の工程に連続して行われる。又こ
の第１の金属膜の一部はシヨツトキーゲート電
極となる。
層の表面全域にわたって第１の金属膜を積層す
る工程である。この工程は、（a1）項記載の技
術と同様の技術（装置を含む）を利用し且つ
（a1）項記載の工程に連続して行われる。又こ
の第１の金属膜の一部はシヨツトキーゲート電
極となる。
(c1) 第３の工程は、Ｎ型高濃度不純物を、第１
の金属膜を透過して、ソース及びドレインのＮ
型高濃度層形成領域に選択的にイオン注入する
ソース・ドレインのイオン注入工程である。
の金属膜を透過して、ソース及びドレインのＮ
型高濃度層形成領域に選択的にイオン注入する
ソース・ドレインのイオン注入工程である。
(d1) 第４の工程は、前記イオン注入後の活性化
アニールを施す活性化アニール工程である。
アニールを施す活性化アニール工程である。
この工程は、第１の金属膜或いは第１の金属
膜とその他の膜（例えば第２の金属膜、絶縁
膜）から成る複合積層膜を前記エピタキシヤル
層に被着した状態で行われる。
膜とその他の膜（例えば第２の金属膜、絶縁
膜）から成る複合積層膜を前記エピタキシヤル
層に被着した状態で行われる。
（作用）
本発明のMES FETのチヤネル活性層（Ｎ型
GaAsエピタキシヤル層）は、原子層レベルで結
晶成長が制御されるので、その層厚と不純物濃度
分布は高い精度で形成され、常に一定なチヤネル
活性層が得られる。
GaAsエピタキシヤル層）は、原子層レベルで結
晶成長が制御されるので、その層厚と不純物濃度
分布は高い精度で形成され、常に一定なチヤネル
活性層が得られる。
このチヤネル活性層にシヨツトキーゲート電極
（第１の金属膜）を被着するのに、同様の原子層
レベルで制御する結晶成長技術を利用して超高真
空中で引き続いて行うので、ゲート電極と活性層
とのシヨツトキー界面には、酸化膜やその他の有
害不純物は実質的に介在せず、格子欠陥に基づく
不安定な界面準位も極めて少なく、常に安定した
シヨツトキーバリヤが得られる。
（第１の金属膜）を被着するのに、同様の原子層
レベルで制御する結晶成長技術を利用して超高真
空中で引き続いて行うので、ゲート電極と活性層
とのシヨツトキー界面には、酸化膜やその他の有
害不純物は実質的に介在せず、格子欠陥に基づく
不安定な界面準位も極めて少なく、常に安定した
シヨツトキーバリヤが得られる。
ソース及びドレインのＮ型高濃度層形成領域へ
のイオン注入は第１の金属膜を透して行われるの
で、第１の金属膜はイオン注入時の基板汚染防止
用の保護膜としての作用を有する。又一般にイオ
ン注入において、注入イオン分布の高濃度領域
は、注入面よりやや内側になるので、第１の金属
膜を透したイオン注入では、Ｎ型高濃度層形成領
域の表面近傍に高濃度領域が形成され、結果とし
てソース抵抗及びドレイン抵抗は低減する。
のイオン注入は第１の金属膜を透して行われるの
で、第１の金属膜はイオン注入時の基板汚染防止
用の保護膜としての作用を有する。又一般にイオ
ン注入において、注入イオン分布の高濃度領域
は、注入面よりやや内側になるので、第１の金属
膜を透したイオン注入では、Ｎ型高濃度層形成領
域の表面近傍に高濃度領域が形成され、結果とし
てソース抵抗及びドレイン抵抗は低減する。
イオン注入後の活性化アニール工程は少なくと
も第１の金属膜を被着したまま行われるので、ア
ニール工程での前記エピタキシヤル層からのAs
イオン抜け防止に極めて大きな効果がある。
も第１の金属膜を被着したまま行われるので、ア
ニール工程での前記エピタキシヤル層からのAs
イオン抜け防止に極めて大きな効果がある。
［実施例］
GaAs MES FETのチヤネル活性層は1000Å
以下で薄いので層厚の変化はしきい値電圧Vthに
直接影響する。GaAs MESFETのデイジタル回
路におけるダイナミツクレンジ（論理振幅）は小
さいので、素子間におけるしきい値電圧Vthのバ
ラツキも±（50〜100）ｍＶと極めて狭い許容範囲
が要求されている。この要求を制御性よく満たす
ためには、第１にチヤネル活性層の不純物濃度の
分布及びその層厚を常に一定で均一にすること、
第２にチヤネル活性層とゲート電極との界面のシ
ヨツトキーバリヤ特性を安定化させることの２つ
の点が特に重要である。
以下で薄いので層厚の変化はしきい値電圧Vthに
直接影響する。GaAs MESFETのデイジタル回
路におけるダイナミツクレンジ（論理振幅）は小
さいので、素子間におけるしきい値電圧Vthのバ
ラツキも±（50〜100）ｍＶと極めて狭い許容範囲
が要求されている。この要求を制御性よく満たす
ためには、第１にチヤネル活性層の不純物濃度の
分布及びその層厚を常に一定で均一にすること、
第２にチヤネル活性層とゲート電極との界面のシ
ヨツトキーバリヤ特性を安定化させることの２つ
の点が特に重要である。
このため原子層レベルで結晶成長を制御できる
MBE、MO―MBE、又はMO―CVDのような結
晶成長の方法によりチヤネル活性層を形成する。
この方法は前記第１の点を達成するには最適の方
法である。第２の界面のシヨツトキーバリヤ特性
を安定させるためには、前記のようにMBE等の
方法で形成した汚染されないチヤネル活性層表面
に、これと同じ技術を用いて引き続きシヨツトキ
ーメタルを積み重ねることが最良の方法である。
以下に本発明の実施例を図面を参照して説明す
る。第１図ａ，ｂ，ｃは本発明のGaAs MES
FETの製造方法の主な工程を説明するための素
子の断面図である。まず比抵抗+7［Ωcm］以上を
有する半絶縁性のGaAs基板２１上にMBE、MO
―MBE或いはMO―CVDの結晶成長装置を用い
て厚さ1000Å以下のＮ型GaAsエピタキシヤル層
２３を原子面を１枚づつ重ねる技術で形成する。
ドナー濃度は、Ｎ型GaAsエピタキシヤル層２３
の厚さとしきい値電圧Vthの目標値から決められ
るが、1015ないし1018atoms／cm2の範囲内に設定
される。
MBE、MO―MBE、又はMO―CVDのような結
晶成長の方法によりチヤネル活性層を形成する。
この方法は前記第１の点を達成するには最適の方
法である。第２の界面のシヨツトキーバリヤ特性
を安定させるためには、前記のようにMBE等の
方法で形成した汚染されないチヤネル活性層表面
に、これと同じ技術を用いて引き続きシヨツトキ
ーメタルを積み重ねることが最良の方法である。
以下に本発明の実施例を図面を参照して説明す
る。第１図ａ，ｂ，ｃは本発明のGaAs MES
FETの製造方法の主な工程を説明するための素
子の断面図である。まず比抵抗+7［Ωcm］以上を
有する半絶縁性のGaAs基板２１上にMBE、MO
―MBE或いはMO―CVDの結晶成長装置を用い
て厚さ1000Å以下のＮ型GaAsエピタキシヤル層
２３を原子面を１枚づつ重ねる技術で形成する。
ドナー濃度は、Ｎ型GaAsエピタキシヤル層２３
の厚さとしきい値電圧Vthの目標値から決められ
るが、1015ないし1018atoms／cm2の範囲内に設定
される。
つづいて同装置により連続的に第１の金属膜２
２を前記エピタキシヤル層２３の表面全域に厚さ
1000Å以下に被着する。金属膜としては例えばタ
ングステンシリサイド（WSix）或いはタングス
テンナイトライド（WNx）のような高融点メタ
ル系列の化合物を用いる。この第１の金属膜の一
部分が後工程でシヨツトキーゲート電極となる。
又後のソース・ドレインのイオン注入工程及びそ
の活性化アニール工程は、第１の金属膜を透過及
び被着したまま行われる。第１の金属膜の膜厚
は、前記イオン注入工程を安易にするため1000Å
以下とする。1000Å以下のどの膜厚を選択するか
は、被着した第１の金属間が後の工程における反
応性イオンエツチング（以下RIEと略記する）の
ストツパーとなり又前記活性化アニール時のAs
イオン抜け防止の保護膜となり得る膜厚を用い
る。勿論、膜厚が十分均一化され、ピンホール等
が発生していない膜厚とすることが重要である
（第１図ａ参照）。
２を前記エピタキシヤル層２３の表面全域に厚さ
1000Å以下に被着する。金属膜としては例えばタ
ングステンシリサイド（WSix）或いはタングス
テンナイトライド（WNx）のような高融点メタ
ル系列の化合物を用いる。この第１の金属膜の一
部分が後工程でシヨツトキーゲート電極となる。
又後のソース・ドレインのイオン注入工程及びそ
の活性化アニール工程は、第１の金属膜を透過及
び被着したまま行われる。第１の金属膜の膜厚
は、前記イオン注入工程を安易にするため1000Å
以下とする。1000Å以下のどの膜厚を選択するか
は、被着した第１の金属間が後の工程における反
応性イオンエツチング（以下RIEと略記する）の
ストツパーとなり又前記活性化アニール時のAs
イオン抜け防止の保護膜となり得る膜厚を用い
る。勿論、膜厚が十分均一化され、ピンホール等
が発生していない膜厚とすることが重要である
（第１図ａ参照）。
次に第１図ｂに示すように、第１の金属膜２２
のゲート電極となる部分にレジストパターン２９
を形成し、これをマスクとしてＮ型の高濃度不順
物を、第１の金属膜２２を透過して、ソース及び
ドレインのＮ型高濃度形成領域２５に、選択的に
イオン注入をする。
のゲート電極となる部分にレジストパターン２９
を形成し、これをマスクとしてＮ型の高濃度不順
物を、第１の金属膜２２を透過して、ソース及び
ドレインのＮ型高濃度形成領域２５に、選択的に
イオン注入をする。
次に第１の金属膜を被着した状態で、これを保
護膜として800℃前後の温度でアニールし、注入
イオンの活性化と結晶回復を行う。これによりソ
ース及びドレインのＮ型高濃度層２７及び２８が
形成され又チヤネル活性層２６の長さが決められ
る。なおアニールはキヤツプレスアニール、キヤ
ツプアニール或いはランプアニール等により行
う。
護膜として800℃前後の温度でアニールし、注入
イオンの活性化と結晶回復を行う。これによりソ
ース及びドレインのＮ型高濃度層２７及び２８が
形成され又チヤネル活性層２６の長さが決められ
る。なおアニールはキヤツプレスアニール、キヤ
ツプアニール或いはランプアニール等により行
う。
次に第１の金属膜のゲート電極となる部分にレ
ジスト等のマスクをつけ、RIE等の装置を用い第
１の金属膜のその他の部分をエツチングしてゲー
ト電極２２を形成する。その後公知の方法によ
り、ソース及びドレインのＮ型高濃度層２７及び
２８とオーミツク接触をするAuGe系列のオーミ
ツクメタルを被着し、ソース電極３０及びドレイ
ン電極３１を形成し（第１図ｃ参照）、配線工程
等を施してGaAs MES FET素子は完成する。
ジスト等のマスクをつけ、RIE等の装置を用い第
１の金属膜のその他の部分をエツチングしてゲー
ト電極２２を形成する。その後公知の方法によ
り、ソース及びドレインのＮ型高濃度層２７及び
２８とオーミツク接触をするAuGe系列のオーミ
ツクメタルを被着し、ソース電極３０及びドレイ
ン電極３１を形成し（第１図ｃ参照）、配線工程
等を施してGaAs MES FET素子は完成する。
GaAsICの場合は各MES FETの素子間分離工
程が必要であるが、これは第２図に示すように
GaAs基板を深さ0.2μｍ程度エツチング除去する
工程を導入し、分離溝３２を設ければよい。もし
必要ならば、この分離溝に絶縁物３３を埋め込ん
でもよい。
程が必要であるが、これは第２図に示すように
GaAs基板を深さ0.2μｍ程度エツチング除去する
工程を導入し、分離溝３２を設ければよい。もし
必要ならば、この分離溝に絶縁物３３を埋め込ん
でもよい。
MES FETではゲート電極のシート抵抗とゲー
ト電極容量との積に比例した信号の応答の遅延が
あるが、例えばゲート電極材料のWSix又はWNx
は比抵抗100ないし200μΩcmであり、より高速動
作が要求される場合には前記遅延を無視できなく
なる。特にゲート幅を大きくとり大電流を得よう
とするとゲート電極容量と共に遅延も増大し動作
速度が低下する。
ト電極容量との積に比例した信号の応答の遅延が
あるが、例えばゲート電極材料のWSix又はWNx
は比抵抗100ないし200μΩcmであり、より高速動
作が要求される場合には前記遅延を無視できなく
なる。特にゲート幅を大きくとり大電流を得よう
とするとゲート電極容量と共に遅延も増大し動作
速度が低下する。
そこで前記活性化アニール工程後において、第
１の金属膜のゲート電極となる部分のみに第２の
金属膜を増加し、ゲート電極のシート抵抗を低減
し動作速度を高める（実施態様第２項）。即ち第
３図ａに示すように、第１の金属膜２２の全面に
第２の金属膜２４を堆積する。次に同図ｂに示す
ように第１及び第２の金属膜を共にゲート加工す
る。この第２の金属膜は比抵抗が低いほどよい
が、AuGeオーミツク電極形成時の熱工程（400
〜450℃）でシヨツトキーゲート電極２２を突き
抜けないもの、例えばＷ、Mo、Tiのように高融
点メタルが良い。更にゲート電極のシート抵抗を
下げる必要のあるときは、シヨツトキーゲート電
極２２の上に、バリヤ効果の強いTi膜を介して、
PtやAuなどの金属膜を被着し、積層構造として
もよい。第２の金属膜は、必ずしも単層構造に限
らず、積層構造の場合も含まれる。
１の金属膜のゲート電極となる部分のみに第２の
金属膜を増加し、ゲート電極のシート抵抗を低減
し動作速度を高める（実施態様第２項）。即ち第
３図ａに示すように、第１の金属膜２２の全面に
第２の金属膜２４を堆積する。次に同図ｂに示す
ように第１及び第２の金属膜を共にゲート加工す
る。この第２の金属膜は比抵抗が低いほどよい
が、AuGeオーミツク電極形成時の熱工程（400
〜450℃）でシヨツトキーゲート電極２２を突き
抜けないもの、例えばＷ、Mo、Tiのように高融
点メタルが良い。更にゲート電極のシート抵抗を
下げる必要のあるときは、シヨツトキーゲート電
極２２の上に、バリヤ効果の強いTi膜を介して、
PtやAuなどの金属膜を被着し、積層構造として
もよい。第２の金属膜は、必ずしも単層構造に限
らず、積層構造の場合も含まれる。
次に第２の金属メタルとして、Ｗ、Mo、Tiな
どを用いると高温（800〜850℃）のアニールにも
耐え得るから、前記ソース・ドレインのイオン注
入工程を行い、次に第１の金属膜の表面全域に前
記第２の金属膜を積層した後、第１の金属膜と第
２の金属膜を被着した状態で活性化アニール工程
を行う方法もよい（実施態様第３項）。これは活
性化アニールの際の保護膜としてAsイオン抜け
の防止効果が強くなるからである。しかしアニー
ルの際、第１の金属膜と第２の金属膜とを積み重
ねて厚い膜になると、アニール時の膜にかかるス
トレス（応力）のため膜が剥がれる危険性や、大
きなストレスによるしきい値電圧Vthの変動をも
たらす悪い影響も働く。以上述べた３つの実施例
では、いずれもソース及びドレインの高濃度層と
ゲート領域にはマスク合わせによる余裕が必要で
ある。
どを用いると高温（800〜850℃）のアニールにも
耐え得るから、前記ソース・ドレインのイオン注
入工程を行い、次に第１の金属膜の表面全域に前
記第２の金属膜を積層した後、第１の金属膜と第
２の金属膜を被着した状態で活性化アニール工程
を行う方法もよい（実施態様第３項）。これは活
性化アニールの際の保護膜としてAsイオン抜け
の防止効果が強くなるからである。しかしアニー
ルの際、第１の金属膜と第２の金属膜とを積み重
ねて厚い膜になると、アニール時の膜にかかるス
トレス（応力）のため膜が剥がれる危険性や、大
きなストレスによるしきい値電圧Vthの変動をも
たらす悪い影響も働く。以上述べた３つの実施例
では、いずれもソース及びドレインの高濃度層と
ゲート領域にはマスク合わせによる余裕が必要で
ある。
そこで第１の金属膜を積層する工程を行い、次
に第２の金属膜を積み重ねた後、第１の金属膜の
ゲート電極となる部分に積層された第２の金属膜
のみ残し、第２の金属膜のその他の部分をRIE法
でエツチングする。その後ソース・ドレインのイ
オン注入を行い、次に活性化アニールを行う（実
施態様第４項）。この際、第２の金属膜は第１の
金属膜とRIEの選択性のあるものが良い。例えば
Moなどを用いる。この方法ではゲート電極のシ
ート抵抗を減少し、アニール時のチヤネル活性層
からのAsイオン抜けの防止効果も良く、且つ第
１の金属膜に積層される第２の金属膜もゲート領
域のみとなり、アニールの際のストレスも軽減さ
れ、最も望ましい方法である。
に第２の金属膜を積み重ねた後、第１の金属膜の
ゲート電極となる部分に積層された第２の金属膜
のみ残し、第２の金属膜のその他の部分をRIE法
でエツチングする。その後ソース・ドレインのイ
オン注入を行い、次に活性化アニールを行う（実
施態様第４項）。この際、第２の金属膜は第１の
金属膜とRIEの選択性のあるものが良い。例えば
Moなどを用いる。この方法ではゲート電極のシ
ート抵抗を減少し、アニール時のチヤネル活性層
からのAsイオン抜けの防止効果も良く、且つ第
１の金属膜に積層される第２の金属膜もゲート領
域のみとなり、アニールの際のストレスも軽減さ
れ、最も望ましい方法である。
第４図及び第５図にこの方法の実施例を示す。
第４図は特許請求の範囲第５項記載の実施態様
を説明するものである。第１、第２の金属膜を積
層し、次にレジスト２９をマスクとし第２の金属
膜のゲート電極となる部分を残して、第２の金属
膜のその他の部分をRIEによりエツチングする。
その後第４図に示すように第２の金属膜２４とレ
ジスト膜２９とから成る積層膜をマスクとしてソ
ース・ドレインの高濃度層形成領域２５のイオン
注入を行う。
を説明するものである。第１、第２の金属膜を積
層し、次にレジスト２９をマスクとし第２の金属
膜のゲート電極となる部分を残して、第２の金属
膜のその他の部分をRIEによりエツチングする。
その後第４図に示すように第２の金属膜２４とレ
ジスト膜２９とから成る積層膜をマスクとしてソ
ース・ドレインの高濃度層形成領域２５のイオン
注入を行う。
第５図は特許請求の範囲第６項記載の実施態様
を説明するものである。第１及び第２の金属膜２
２及び２４を積層した後、更にその上に絶縁膜例
えばプラズマCVDによるシリコン窒化膜或いは
CVDによるシリコン酸化膜を堆積する。まず
RIEにより、ゲート電極上の絶縁膜３４を残し
て、その他の部分の絶縁膜をエツチングする。次
にレジストを除去した後に、今度は絶縁膜３４を
マスクにして、RIEのガスを変えて第２の金属膜
をゲート加工する。この後、第５図に示すように
第２の金属膜２４と絶縁膜３４とから成る積層膜
をマスクとして、ソース・ドレインの高濃度層形
成領域２５のイオン注入を行う。
を説明するものである。第１及び第２の金属膜２
２及び２４を積層した後、更にその上に絶縁膜例
えばプラズマCVDによるシリコン窒化膜或いは
CVDによるシリコン酸化膜を堆積する。まず
RIEにより、ゲート電極上の絶縁膜３４を残し
て、その他の部分の絶縁膜をエツチングする。次
にレジストを除去した後に、今度は絶縁膜３４を
マスクにして、RIEのガスを変えて第２の金属膜
をゲート加工する。この後、第５図に示すように
第２の金属膜２４と絶縁膜３４とから成る積層膜
をマスクとして、ソース・ドレインの高濃度層形
成領域２５のイオン注入を行う。
第４図及び第５図に示す方法のうちいずれを選
ぶかは、前記RIE加工において、第２の金属膜の
物質によるレジスト、絶縁膜等の選択性から使い
分ける。第４図及び第５図に示す方法は、共にソ
ース・ドレインのＮ型高濃度層がゲート電極に対
してセルフアラメントに形成される。これは相互
コンダクタンスgnの増大をもたらし、高速動作
に、より一層の効果を生じる。
ぶかは、前記RIE加工において、第２の金属膜の
物質によるレジスト、絶縁膜等の選択性から使い
分ける。第４図及び第５図に示す方法は、共にソ
ース・ドレインのＮ型高濃度層がゲート電極に対
してセルフアラメントに形成される。これは相互
コンダクタンスgnの増大をもたらし、高速動作
に、より一層の効果を生じる。
以上述べた本発明の製造方法における活性化ア
ニール工程は、金属膜をアニールの保護膜とし
て、アルシンガス雰囲気で実施するいわゆるキヤ
ツプレスアニールがとられる（実施態様第７項）。
この際、金属膜の保護膜効果が最も期待できる。
又この方法は工程的に簡便である。しかし一方で
はアルシンガス使用のための危険性が高い。
ニール工程は、金属膜をアニールの保護膜とし
て、アルシンガス雰囲気で実施するいわゆるキヤ
ツプレスアニールがとられる（実施態様第７項）。
この際、金属膜の保護膜効果が最も期待できる。
又この方法は工程的に簡便である。しかし一方で
はアルシンガス使用のための危険性が高い。
このため第６図に示すように、更にAsイオン
抜けを防止するリンを含む二酸化シリコン膜、砒
素を含む二酸化シリコン膜或いはリンと砒素の両
方を含む二酸化シリコン膜、又はリンや砒素を含
まないシリコン窒化膜を保護膜３５として金属膜
上に更に積み重ねてアニールする、いわゆるキヤ
ツプアニールがとられる（実施態様第８項）。
抜けを防止するリンを含む二酸化シリコン膜、砒
素を含む二酸化シリコン膜或いはリンと砒素の両
方を含む二酸化シリコン膜、又はリンや砒素を含
まないシリコン窒化膜を保護膜３５として金属膜
上に更に積み重ねてアニールする、いわゆるキヤ
ツプアニールがとられる（実施態様第８項）。
（発明の効果）
本発明のGaAs MES FETの製造方法におい
ては、チヤネル活性層が原子層レベルで制御する
結晶成長技術により形成される。これにより、従
来のGaAs基板にイオン注入して活性層を形成す
る場合の結晶破壊や注入イオンの低活性化率に起
因する電子移動度の低下は無くなり、又注入イオ
ンのチヤネリング等の効果による分布の変動或い
は注入されたSiイオンの複雑な動き等によって生
ずるチヤネル活性層の厚さと不純物濃度分布の不
安定性は大幅に改善される。本発明の製造方法に
よればチヤネル活性層の厚さと不純物濃度は常に
一定値に制御され、不純物はすべてドナーとなる
ので、結果的に素子の相互コンダクタンスgnを
従来に比し増大させ、更に高速性を引き出すこと
ができる。
ては、チヤネル活性層が原子層レベルで制御する
結晶成長技術により形成される。これにより、従
来のGaAs基板にイオン注入して活性層を形成す
る場合の結晶破壊や注入イオンの低活性化率に起
因する電子移動度の低下は無くなり、又注入イオ
ンのチヤネリング等の効果による分布の変動或い
は注入されたSiイオンの複雑な動き等によって生
ずるチヤネル活性層の厚さと不純物濃度分布の不
安定性は大幅に改善される。本発明の製造方法に
よればチヤネル活性層の厚さと不純物濃度は常に
一定値に制御され、不純物はすべてドナーとなる
ので、結果的に素子の相互コンダクタンスgnを
従来に比し増大させ、更に高速性を引き出すこと
ができる。
又本発明の製造方法においては、チヤネル活性
層とゲート電極の金属膜は連続して超高真空度の
中で形成されるので、その界面には汚染等の異物
質は実質的に介在せず、不安定な界面準位も大幅
に減少し、常に安定した特性のシヨツトキーバリ
ヤが得られる。これは、常に一定なチヤネル活性
層と共に、素子間のしきい値電圧Vthのバラツキ
を±数十ｍＶの範囲内に制御することを可能にし
た。
層とゲート電極の金属膜は連続して超高真空度の
中で形成されるので、その界面には汚染等の異物
質は実質的に介在せず、不安定な界面準位も大幅
に減少し、常に安定した特性のシヨツトキーバリ
ヤが得られる。これは、常に一定なチヤネル活性
層と共に、素子間のしきい値電圧Vthのバラツキ
を±数十ｍＶの範囲内に制御することを可能にし
た。
又第１の金属膜をソース・ドレインの高濃度層
形成のイオン注入に保護膜として使用し、イオン
注入からの汚染を防止し、更にこの膜を被着した
ままアニール工程を行いAsイオン抜けを防止す
るのは従来技術のよい点を継承したものである。
形成のイオン注入に保護膜として使用し、イオン
注入からの汚染を防止し、更にこの膜を被着した
ままアニール工程を行いAsイオン抜けを防止す
るのは従来技術のよい点を継承したものである。
以上のことからVthの制御性を十分に上げるこ
とができ、且つGaAs MES FETの高速性がよ
り確保できる。
とができ、且つGaAs MES FETの高速性がよ
り確保できる。
第１図は本発明のGaAs MES FETの製造方
法の主要な製造工程を示す断面図、第２図は本発
明における素子分離の方法の一例を示す断面図、
第３図は本発明の実施態様の製造工程を示す断面
図、第４図、第５図及び第６図は本発明のその他
の実施態様を説明するための製造工程の断面図、
第７図は従来のGaAs MES FETの主要な製造
工程を示す断面図である。 ２１……半絶縁性GaAs基板、２２……第１の
金属膜（ゲート電極）、２３……一導電型（Ｎ型）
GaAsエピタキシヤル層、２４……第２の金属
膜、２５……ソース及びドレインの高濃度層形成
領域、２６……チヤネル活性層、２７……ソース
Ｎ型高濃度層、２８……ドレインＮ型高濃度層、
２９……レジスト膜、３４……絶縁膜、３５……
保護膜。
法の主要な製造工程を示す断面図、第２図は本発
明における素子分離の方法の一例を示す断面図、
第３図は本発明の実施態様の製造工程を示す断面
図、第４図、第５図及び第６図は本発明のその他
の実施態様を説明するための製造工程の断面図、
第７図は従来のGaAs MES FETの主要な製造
工程を示す断面図である。 ２１……半絶縁性GaAs基板、２２……第１の
金属膜（ゲート電極）、２３……一導電型（Ｎ型）
GaAsエピタキシヤル層、２４……第２の金属
膜、２５……ソース及びドレインの高濃度層形成
領域、２６……チヤネル活性層、２７……ソース
Ｎ型高濃度層、２８……ドレインＮ型高濃度層、
２９……レジスト膜、３４……絶縁膜、３５……
保護膜。
Claims (1)
- 【特許請求の範囲】 １ (a) 原子層レベルで制御する結晶成長技術に
より、半絶縁性GaAs基板上に、チヤネル活性
層となる部分を含む一導電型のGaAsエピタキ
シヤル層を形成する工程と、 (b) 前記原子層レベルで制御する結晶成長技術を
用い、引き続いて、前記GaAsエピタキシヤル
層の表面全域にわたつて、シヨツトキーゲート
電極となる部分を含む第１の金属膜を積層する
工程と、 (c) 前記第１の金属膜を透過して、高濃度の一導
電型不純物を、選択的にソース及びドレインの
高濃度層形成領域にイオン注入するソース・ド
レインのイオン注入工程と (d) 少なくとも前記第１の金属膜を、前記エピタ
キシヤル層に被着した状態で、前記イオン注入
後に施される活性化アニール工程と、を具備す
るMES FETの製造方法。 ２ 前記活性化アニール工程後において、第１の
金属膜の前記ゲート電極となる部分のみに、第２
の金属膜を積層する工程を追加した特許請求の範
囲第１項記載のMES FETの製造方法。 ３ 前記ソース・ドレインのイオン注入工程を行
い、次に第１の金属膜の表面全域に第２の金属膜
を積層した後、第１の金属膜と第２の金属膜を被
着した状態で前記活性化アニール工程を行う特許
請求の範囲第１項記載のMES FETの製造方法。 ４ 前記第１の金属膜を積層する工程と、前記ソ
ース・ドレインのイオン注入工程との間の工程
に、第１の金属膜のゲート電極となる部分のみに
第２の金属膜を積層する工程を含む特許請求の範
囲第１項記載のMES FETの製造方法。 ５ 前記ソース・ドレインのイオン注入工程にお
いて、第１の金属膜のゲート電極となる部分のみ
に積層された第２の金属膜と、この第２の金属膜
上に更に積層されたレジスト膜とから成る積層膜
をマスクとして、ソース及びドレインの高濃度層
形成領域のイオン注入を、ゲート電極に対しセル
フアライメントに行う特許請求の範囲第４項記載
のMES FETの製造方法。 ６ 前記ソース・ドレインのイオン注入工程にお
いて、第１の金属膜のゲート電極となる部分のみ
に積層された第２の金属膜と、この第２の金属膜
上に更に積層された絶縁膜とから成る積層膜をマ
スクとして、ソース及びドレインの高濃度層形成
領域のイオン注入を、ゲート電極に対しセルフア
ライメントに行う特許請求の範囲第４項記載の
MES FETの製造方法。 ７ 前記活性化アニール工程が、アルシンガス雰
囲気の中でアニールするキヤツプレスアニール工
程である特許請求の範囲第１項ないし第６項のい
ずれか１項に記載のMES FETの製造方法。 ８ 前記活性化アニール工程が、この工程前にリ
ンイオンと砒素イオンのうち少なくとも１つのイ
オンを含むシリコン酸化膜又はこれらイオンを含
まないシリコン窒化膜を、少なくとも第１の金属
膜を被着した基板上に形成した後、これらの酸化
膜を保護膜としてアニールするキヤツプアニール
工程である特許請求の範囲第１項ないし第６項の
いずれか１項に記載のMES FETの製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP61104693A JPS62262466A (ja) | 1986-05-09 | 1986-05-09 | Ｍｅｓ ｆｅｔの製造方法 |
| EP87106532A EP0244840B1 (en) | 1986-05-09 | 1987-05-06 | Method of manufacturing mes fet |
| DE8787106532T DE3784761T2 (de) | 1986-05-09 | 1987-05-06 | Verfahren zur herstellung eines mesfets. |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104693A JPS62262466A (ja) | 1986-05-09 | 1986-05-09 | Ｍｅｓ ｆｅｔの製造方法 |
Publications (2)
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