JPS63202951A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JPS63202951A JPS63202951A JP3449487A JP3449487A JPS63202951A JP S63202951 A JPS63202951 A JP S63202951A JP 3449487 A JP3449487 A JP 3449487A JP 3449487 A JP3449487 A JP 3449487A JP S63202951 A JPS63202951 A JP S63202951A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、化合物半導体装置に係わり、特に受動素子を
高融点金属の窒化物で形成する装置に関する。
高融点金属の窒化物で形成する装置に関する。
（従来の技術）。
近年、化合物半導体、特に電子移動度がシリコン（Ｓｌ
）に比べ数倍高速のＧａＡｓを母材として高速動作を図
った装置が考えられている。この様な装置の能動素子と
してはショットキゲート電界効果トランジスタ（ＭＥＳ
ＦＥＴ）が用いられ、そのドレイン電極（ＡｕＧｅ／Ｎ
ｉ）上にＴａ金属層を介してタンタル酸化膜を抵抗とし
て設け、更にチタン、白金、金等のしかしながら、タン
タル酸化膜は、酸素雰囲気中でタンタルをスパッタして
得られるが、抵抗体として作用する範囲において酸素分
圧に対する抵抗値の変化が極めて大きい。
）に比べ数倍高速のＧａＡｓを母材として高速動作を図
った装置が考えられている。この様な装置の能動素子と
してはショットキゲート電界効果トランジスタ（ＭＥＳ
ＦＥＴ）が用いられ、そのドレイン電極（ＡｕＧｅ／Ｎ
ｉ）上にＴａ金属層を介してタンタル酸化膜を抵抗とし
て設け、更にチタン、白金、金等のしかしながら、タン
タル酸化膜は、酸素雰囲気中でタンタルをスパッタして
得られるが、抵抗体として作用する範囲において酸素分
圧に対する抵抗値の変化が極めて大きい。
従って、この様な抵抗体は、インバータの負荷素子とし
て用いた場合、その抵抗値が一定に得難い事がらパ１”
、１１０”の出力のマージンが変化し易いという問題が
あった。
て用いた場合、その抵抗値が一定に得難い事がらパ１”
、１１０”の出力のマージンが変化し易いという問題が
あった。
（発明が解決しようとする問題点）
即ち、タンタル酸化膜を抵抗に用いた従来のインバータ
回路は、出力マージンがばらつき易いという問題がある
。
回路は、出力マージンがばらつき易いという問題がある
。
本発明は上記事情に鑑みて為されたものでありインバー
タの出力特性にばらつきが生じ難い化合物半導体装置を
得る事を目的とする。
タの出力特性にばらつきが生じ難い化合物半導体装置を
得る事を目的とする。
（問題点を解決するための手段）
上記目的を達成するために本発明は、半絶縁性の化合物
半導体基板上に設けるインバータの抵抗薄膜を高融点金
属の窒化物で構成したことを特徴とする化合物半導体装
置を提供する。
半導体基板上に設けるインバータの抵抗薄膜を高融点金
属の窒化物で構成したことを特徴とする化合物半導体装
置を提供する。
率を示したものである。成膜後８００℃１５分の熱外こ
とか出来、マージンの変動を押えることができる。
とか出来、マージンの変動を押えることができる。
（実 施 例）
以下本発明の詳細を図示の実施例を用いて説明する。
第１図（ａ）〜（ｆ）は、第１の実施例として、化合物
半導体のうちＧａＡｓを母材とし、Ｎチャネルのショッ
トキゲート電界効果トランジスタ（ＭＥＳＦＥＴ）の成
したインバータ回路の工程断面図を示す。
半導体のうちＧａＡｓを母材とし、Ｎチャネルのショッ
トキゲート電界効果トランジスタ（ＭＥＳＦＥＴ）の成
したインバータ回路の工程断面図を示す。
第１図（ａ）に示す如く、半絶縁性のＧａＡｓ基板１１
にＳｉイオンを加速電圧５０ＫｅＶ、ドーズ量２Ｘ１０
”■−２程度イオン注入し、８５０℃の温度で１５分間
熱により、ＣＦ４ をエツチングガスとして反応性イオ
ンエツチング（ＲＩＥ）を行い、第１図（ｂ）に示す如
く、ＭＥＳＦＥＴのゲート電極１３ａと、薄膜抵抗１．
３ｂを形成する。しかる後、第１図（ｃ）に示す如くレ
ジスト１４を設け、このレジスト１４と、ゲート電極１
３ａをマスクとして基板１１全面に、Ｓｉイオンを加速
電圧１８０ＫｅＶ、ドーズｆｔ ｓ ｘ ｔｏ１３Ｃ！
Ｉ＋−２程度イオン注入を行い、ゲート電極１３ａにセ
ルファラインされた高濃度イオン注入層を形成し、基板
】１の両面に例えばＣＶＤ法を用いてＰＳＧ膜１膜製５
第１図（ｄ）に示す如く形成して、８００℃で３０分間
の熱処理を行い、ソース領域１６、ドレイン領域１７を
形成する。その後このＰＳＧ膜をエツチング除去した後
、全面にＡｕＧｅ合金膜を真空蒸着で形成しパターニン
グしてソース、ドレイン領域上にオーミック電極１８．
１９を形成し、第１図（ｅ）に示す如く全面を例えばＳ
ｉＯ□膜２０で覆う。しかる後、反応性イオンエツチン
グでスルーホールを開口する。さらに第１図（ｆ）に示
す如く、Ｔｉ ／ Ｐｔ ／ Ａｕよりなる配線金属２
１を形成する。
にＳｉイオンを加速電圧５０ＫｅＶ、ドーズ量２Ｘ１０
”■−２程度イオン注入し、８５０℃の温度で１５分間
熱により、ＣＦ４ をエツチングガスとして反応性イオ
ンエツチング（ＲＩＥ）を行い、第１図（ｂ）に示す如
く、ＭＥＳＦＥＴのゲート電極１３ａと、薄膜抵抗１．
３ｂを形成する。しかる後、第１図（ｃ）に示す如くレ
ジスト１４を設け、このレジスト１４と、ゲート電極１
３ａをマスクとして基板１１全面に、Ｓｉイオンを加速
電圧１８０ＫｅＶ、ドーズｆｔ ｓ ｘ ｔｏ１３Ｃ！
Ｉ＋−２程度イオン注入を行い、ゲート電極１３ａにセ
ルファラインされた高濃度イオン注入層を形成し、基板
】１の両面に例えばＣＶＤ法を用いてＰＳＧ膜１膜製５
第１図（ｄ）に示す如く形成して、８００℃で３０分間
の熱処理を行い、ソース領域１６、ドレイン領域１７を
形成する。その後このＰＳＧ膜をエツチング除去した後
、全面にＡｕＧｅ合金膜を真空蒸着で形成しパターニン
グしてソース、ドレイン領域上にオーミック電極１８．
１９を形成し、第１図（ｅ）に示す如く全面を例えばＳ
ｉＯ□膜２０で覆う。しかる後、反応性イオンエツチン
グでスルーホールを開口する。さらに第１図（ｆ）に示
す如く、Ｔｉ ／ Ｐｔ ／ Ａｕよりなる配線金属２
１を形成する。
第２図は第１図の等価回路を示す。ＭＥＳＦＥＴのドレ
イン１７に抵抗薄膜１３ｂを接続し電源電圧２２をかけ
動作させる。入力端子はゲート電極１３ａ、 出力端子
はドレイン電極１７に接続する。ソース電極１６は接地
させる。
イン１７に抵抗薄膜１３ｂを接続し電源電圧２２をかけ
動作させる。入力端子はゲート電極１３ａ、 出力端子
はドレイン電極１７に接続する。ソース電極１６は接地
させる。
電源電圧０．７Ｖ、ドライバーＦＥＴの飽和電流が０．
５ｍＡ程度流れることを考え負荷抵抗の値は１４００Ω
とした。
５ｍＡ程度流れることを考え負荷抵抗の値は１４００Ω
とした。
第４図はスパッタリング法を用いてＧａＡｓ基板上に窒
化タングステン薄膜を形成する装置を示し、タングステ
ンのターゲット４１とカソード４２間にＤＣ電圧４８を
かけて放電させる。電流値は０．８Ａである。
化タングステン薄膜を形成する装置を示し、タングステ
ンのターゲット４１とカソード４２間にＤＣ電圧４８を
かけて放電させる。電流値は０．８Ａである。
圧力容器４７中には全圧が３ｍＴｏｒｒとなるようにＡ
ｒガス４４、窒素ガス（Ｎ２）４５を流し椀状のウェハ
固定装置４６にウェハ４３を取り付はスパッタ堆積した
。
ｒガス４４、窒素ガス（Ｎ２）４５を流し椀状のウェハ
固定装置４６にウェハ４３を取り付はスパッタ堆積した
。
第１図に示した実施例ではＮ２分圧９０％で窒化タング
ステン膜をスパッタ形成した。
ステン膜をスパッタ形成した。
この工程でＥ／Ｒゲート回路を形成した場合、ＭＥＳＦ
ＥＴのグー１〜電極と抵抗薄膜が同一工程で形成される
ため、抵抗体を別に作る場合の一連の工程を省略でき、
装置形成工程の簡略化が図れる。
ＥＴのグー１〜電極と抵抗薄膜が同一工程で形成される
ため、抵抗体を別に作る場合の一連の工程を省略でき、
装置形成工程の簡略化が図れる。
第５図（ａ）は形成した窒化タングステン膜、（ｂ）は
これに８００℃の熱処理を行なった試料の深さ方向の組
成分布をＡＥＳ（Ａｕｇｅｒ Ｅｌ、ｅｃｔｒｏｎ ５
ｃｏｐｙ）によって測定したものである。熱処理を行な
っても基板との間で相互拡散がなく、従って基板との反
応による抵抗値の変化はない事が判る。
これに８００℃の熱処理を行なった試料の深さ方向の組
成分布をＡＥＳ（Ａｕｇｅｒ Ｅｌ、ｅｃｔｒｏｎ ５
ｃｏｐｙ）によって測定したものである。熱処理を行な
っても基板との間で相互拡散がなく、従って基板との反
応による抵抗値の変化はない事が判る。
次に第６図を用いて、第２の実施例を示す。
第６図（ａ）に示す如く、半絶縁性ＧａＡｓ基板６１上
に、例えばＳｉイオンを加速電圧５０ＫｅＶ、ドーズ量
２Ｘ１０ｃｙｎ−”程度イオン注入し、イオン注入Ｊ１
６２ａを形成する。その後スパッタリング法によりＮ２
ガ成する。こぶな鳩のうち、 図示しないマスクにより
、ＣＦ４をエツチングガスとして反応性イオンエツチン
グを行い、第６図（ｂ）に示す如く、ＭＥＳＦＥＴのゲ
ート電極６３ｂを形成する。さらに、この全面を厚さ１
０００人のＳｉＯ□のマス素置い、その上にレジスト６
５ａを形成し基板６１まで抵抗形成領域に入庫に第６図
（ｃ）に示す如く形成する。このレジスト膜をリフトオ
フ法で除去し、抵抗薄膜６６ｂが形成される。さらに、
この全面にレジスト６５ｂを設はパターニングし、例え
ばＳｉイオンを加速電圧１８０ ＫｅＶ、ドーズ量３
Ｘ １０” ａｎ−”程度イオン注入し、第６図（ｄ）
に示す如く、イオン注入領域６７ａ。
に、例えばＳｉイオンを加速電圧５０ＫｅＶ、ドーズ量
２Ｘ１０ｃｙｎ−”程度イオン注入し、イオン注入Ｊ１
６２ａを形成する。その後スパッタリング法によりＮ２
ガ成する。こぶな鳩のうち、 図示しないマスクにより
、ＣＦ４をエツチングガスとして反応性イオンエツチン
グを行い、第６図（ｂ）に示す如く、ＭＥＳＦＥＴのゲ
ート電極６３ｂを形成する。さらに、この全面を厚さ１
０００人のＳｉＯ□のマス素置い、その上にレジスト６
５ａを形成し基板６１まで抵抗形成領域に入庫に第６図
（ｃ）に示す如く形成する。このレジスト膜をリフトオ
フ法で除去し、抵抗薄膜６６ｂが形成される。さらに、
この全面にレジスト６５ｂを設はパターニングし、例え
ばＳｉイオンを加速電圧１８０ ＫｅＶ、ドーズ量３
Ｘ １０” ａｎ−”程度イオン注入し、第６図（ｄ）
に示す如く、イオン注入領域６７ａ。
６８ａを形成する。
次に、基板全面を第６図（ｅ）に示す如く例えばアニー
ルキャップ膜としてＰＳＧ膜６９で覆い、８５０℃で１
５分間の熱処理を行い、ＭＥＳＦＥＴのソース領域６７
ｂ、 ドレイン領域６８ｂ、Ｎ型動作層６２ｂを形成す
＝７− る。しかる後ＰＳＧ膜を除去し、５ｉｎ２マスク６４ａ
のソース、ドレイン領域上を開口して開口部に、ＡｕＧ
ｅからなるソース電極７０、ドレイン電極７１を第６図
（ｆ）に示す如く設ける。さらに全面を５ｉｎ２の絶縁
層６４ｂで覆い、この上層に設けたレジストをマス゛り
として異方性エツチングを行いスルーホールを設ける。
ルキャップ膜としてＰＳＧ膜６９で覆い、８５０℃で１
５分間の熱処理を行い、ＭＥＳＦＥＴのソース領域６７
ｂ、 ドレイン領域６８ｂ、Ｎ型動作層６２ｂを形成す
＝７− る。しかる後ＰＳＧ膜を除去し、５ｉｎ２マスク６４ａ
のソース、ドレイン領域上を開口して開口部に、ＡｕＧ
ｅからなるソース電極７０、ドレイン電極７１を第６図
（ｆ）に示す如く設ける。さらに全面を５ｉｎ２の絶縁
層６４ｂで覆い、この上層に設けたレジストをマス゛り
として異方性エツチングを行いスルーホールを設ける。
その後、ドレイン電極７１と抵抗薄膜６５を接続する例
えばＴｉ／Ｐｔ／Ａｕよりなる配線金属７２を第６図（
ｇ）に示す如く設ける。
えばＴｉ／Ｐｔ／Ａｕよりなる配線金属７２を第６図（
ｇ）に示す如く設ける。
抵抗の他端の引出し配線も先の実施例同様この工程で形
成される。
成される。
以上の構成により、第１の実施例と同様の効果をうる。
さらに一般的にはゲートの動作速度は、ゲートに流れる
電流によってゲートの出力容量を充放電する速度で決定
されるが、電極が導体に近いためにゲートに充電される
電圧の過渡特性の時定数は小さく、従って動作速度の速
いＥ／Ｒゲート回路を構成できる。
電流によってゲートの出力容量を充放電する速度で決定
されるが、電極が導体に近いためにゲートに充電される
電圧の過渡特性の時定数は小さく、従って動作速度の速
いＥ／Ｒゲート回路を構成できる。
又、以上の実施例ではＧａＡｓを基板として用いたが、
他の化合物半導体を基板として用いてもよい！又、ゲー
ト電極、抵抗薄膜として窒化タングステンに代えて窒化
モリブデン、窒化タンタルを使用してもよい。更に基板
表面に抵抗薄膜を形成するもの以外に、所望によりドレ
イン電極上に上記材料により抵抗薄膜を形成し、更にそ
の上に電極を設けて負荷抵抗とするものにも適用し得る
。
他の化合物半導体を基板として用いてもよい！又、ゲー
ト電極、抵抗薄膜として窒化タングステンに代えて窒化
モリブデン、窒化タンタルを使用してもよい。更に基板
表面に抵抗薄膜を形成するもの以外に、所望によりドレ
イン電極上に上記材料により抵抗薄膜を形成し、更にそ
の上に電極を設けて負荷抵抗とするものにも適用し得る
。
本発明の構成により、インバータの出力マージンにばら
つきが少ない化合物半導体装置を提供できる。
つきが少ない化合物半導体装置を提供できる。
第１図は本発明の第１の実施例を示す図、第２図はその
等価回路図、第３図は窒化タングステンの抵抗率のとる
範囲を示す図、第４図は窒化タングステンの抵抗薄膜を
形成する装置を示す図、第５図は熱処理前後の抵抗体と
基板との境界面を示す図、第６図は第２図の実施例であ
るＥ／Ｒゲート回路の形成工程を示す断面図である。 ２０・・・絶縁層、 ２１・・・金属配線。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 ０ ｆｏ ２＆ ：？ρ ＱＯ５０４θ ７Ｄ
８θ ９ρ ｆρθＰＮ２／ ＣＰｔｖｚｆＰｍ−） 第３図 （ａ） 又ぺ一ン夕１〕〉ブＢ弓−ｒ龜１ （ｍｉｎ）（ｂ
） 第５図 （ａ） １１開昭６３−２０２９５１（６） （ｂ） ６５２へ 、 双８１１１、
等価回路図、第３図は窒化タングステンの抵抗率のとる
範囲を示す図、第４図は窒化タングステンの抵抗薄膜を
形成する装置を示す図、第５図は熱処理前後の抵抗体と
基板との境界面を示す図、第６図は第２図の実施例であ
るＥ／Ｒゲート回路の形成工程を示す断面図である。 ２０・・・絶縁層、 ２１・・・金属配線。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 ０ ｆｏ ２＆ ：？ρ ＱＯ５０４θ ７Ｄ
８θ ９ρ ｆρθＰＮ２／ ＣＰｔｖｚｆＰｍ−） 第３図 （ａ） 又ぺ一ン夕１〕〉ブＢ弓−ｒ龜１ （ｍｉｎ）（ｂ
） 第５図 （ａ） １１開昭６３−２０２９５１（６） （ｂ） ６５２へ 、 双８１１１、
Claims (1)
- 【特許請求の範囲】 （１）半絶縁性の化合物半導体基板と、この化合物半導
体基板の一主面に形成されたゲート、ソース、ドレイン
を有する電界効果トランジスタと、前記ドレインに一端
部が電気的に接続され、前記化合物半導体基板上に形成
された高融点金属の窒化物からなる抵抗素子とを備え、
前記ソースと抵抗素子の他端部との間に電位差を与え、
前記ゲートを入力、前記ドレインと抵抗素子との接続部
を出力とする事を特徴とする化合物半導体装置。 （２）前記高融点金属の窒化物は、窒化タングステン、
窒化モリブデン、窒化タンタルから選ばれたものである
ことを特徴とする特許請求の範囲第１項記載の化合物半
導体装置。（３）前記化合物半導体はＧａＡｓであるこ
とを特徴とする特許請求の範囲第１項記載の化合物半導
体装置。 （４）前記抵抗素子は、化合物半導体基板表面に被着し
て設けられた高融点金属の窒化物薄膜から成ることを特
徴とする特許請求の範囲第１項記載の化合物半導体装置
。 （５）前記抵抗薄膜とゲートは同一元素で構成されるこ
とを特徴とする特許請求の範囲第１項記載の化合物半導
体装置。 （６）前記抵抗薄膜の材料の抵抗値がゲート材料の抵抗
値に比べ高いことを特徴とする特許請求の範囲第５項記
載の化合物半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034494A JP2601814B2 (ja) | 1987-02-19 | 1987-02-19 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034494A JP2601814B2 (ja) | 1987-02-19 | 1987-02-19 | 化合物半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPS63202951A true JPS63202951A (ja) | 1988-08-22 |
| JP2601814B2 JP2601814B2 (ja) | 1997-04-16 |
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ID=12415799
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|---|---|---|---|
| JP62034494A Expired - Fee Related JP2601814B2 (ja) | 1987-02-19 | 1987-02-19 | 化合物半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2601814B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440174A (en) * | 1992-10-20 | 1995-08-08 | Matsushita Electric Industrial Co., Ltd. | Plurality of passive elements in a semiconductor integrated circuit and semiconductor integrated circuit in which passive elements are arranged |
| JPH098063A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積装置の製造方法 |
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|---|---|---|---|---|
| WO2014155959A1 (ja) * | 2013-03-27 | 2014-10-02 | パナソニック株式会社 | パワー半導体素子 |
Citations (2)
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|---|---|---|---|---|
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-
1987
- 1987-02-19 JP JP62034494A patent/JP2601814B2/ja not_active Expired - Fee Related
Patent Citations (2)
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|---|---|---|---|---|
| JPS6094757A (ja) * | 1983-10-20 | 1985-05-27 | Fujitsu Ltd | 抵抗体 |
| JPS6233476A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440174A (en) * | 1992-10-20 | 1995-08-08 | Matsushita Electric Industrial Co., Ltd. | Plurality of passive elements in a semiconductor integrated circuit and semiconductor integrated circuit in which passive elements are arranged |
| JPH098063A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積装置の製造方法 |
| WO2013021822A1 (ja) * | 2011-08-05 | 2013-02-14 | シャープ株式会社 | ＧａＮ系化合物半導体装置 |
| JP2013038180A (ja) * | 2011-08-05 | 2013-02-21 | Sharp Corp | ＧａＮ系化合物半導体装置 |
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| Publication number | Publication date |
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| JP2601814B2 (ja) | 1997-04-16 |
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