JPS6196771A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6196771A JPS6196771A JP21775284A JP21775284A JPS6196771A JP S6196771 A JPS6196771 A JP S6196771A JP 21775284 A JP21775284 A JP 21775284A JP 21775284 A JP21775284 A JP 21775284A JP S6196771 A JPS6196771 A JP S6196771A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特に高融点金
属系材料をショットキーゲート電極として用いる化合物
半導体装置の製造方法に関する。
属系材料をショットキーゲート電極として用いる化合物
半導体装置の製造方法に関する。
（従来技術とその問題点）
化合物半導体、！ｌＣヒ化ガリウム（ＧａＡａ ）を用
いたショットキー障壁型電界効果トランジスタ（ＭＥＳ
ＦＥＴ＞は、高速動作が可能でおり、マイクロ波用増幅
器として用いられており、また近年高速集積回路用素子
として各所で研究試作がなされている。以下、このＧａ
Ａｓ ＭＥＳＦＥＴｔ例にとり説明する。
いたショットキー障壁型電界効果トランジスタ（ＭＥＳ
ＦＥＴ＞は、高速動作が可能でおり、マイクロ波用増幅
器として用いられており、また近年高速集積回路用素子
として各所で研究試作がなされている。以下、このＧａ
Ａｓ ＭＥＳＦＥＴｔ例にとり説明する。
第２図は従来より周知のＧａＡａ ＭＥＳＦＥＴの断面
図であり、１はゲート電極、＆３はソース及びドレイン
電極、４は動作層、５は動作層と同一導電量を有する高
濃度ソース−ドレイン層（以下ｎ＋層という）、６は半
絶縁性基板である。本構造では、例えば１９８１年発行
のアイイーデーエム拳テクニカル・ダイジェスト（ＩＥ
ＤＭ ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ ）の８０ペー
ジに示されているように、ゲート電極とソース及びドレ
イン電極間にｎ＋層を形成しているため、寄生抵抗の低
減化が可能であシ、相互コンダクタンスの増大をもたら
し、ＦＥＴ及びその集積回路の性能向上につながる。
図であり、１はゲート電極、＆３はソース及びドレイン
電極、４は動作層、５は動作層と同一導電量を有する高
濃度ソース−ドレイン層（以下ｎ＋層という）、６は半
絶縁性基板である。本構造では、例えば１９８１年発行
のアイイーデーエム拳テクニカル・ダイジェスト（ＩＥ
ＤＭ ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ ）の８０ペー
ジに示されているように、ゲート電極とソース及びドレ
イン電極間にｎ＋層を形成しているため、寄生抵抗の低
減化が可能であシ、相互コンダクタンスの増大をもたら
し、ＦＥＴ及びその集積回路の性能向上につながる。
ｎ＋層の形成には、ｎ＋層の膜厚及び濃度め制御性に秀
れたイオン注入法が用いられている。すなわちゲート電
極１をマスクとしてｎ＋層形成のための不純物を注入し
、例えばシリコン酸化膜（ＳｔＯ□）で全面を覆い、８
００℃程度で熱処理することによシ注入不純物の電気的
活性化を行なわしめる。
れたイオン注入法が用いられている。すなわちゲート電
極１をマスクとしてｎ＋層形成のための不純物を注入し
、例えばシリコン酸化膜（ＳｔＯ□）で全面を覆い、８
００℃程度で熱処理することによシ注入不純物の電気的
活性化を行なわしめる。
したがって、所望のＦＥＴ特性を得るためには、ゲート
電極とＧａＡｓとの界面特性が、熱処理後においても安
定であることが必須の条件でちゃ、ゲートに極材料とし
て現在高融点金属系材料が用いられている。すなわち、
高融点金属及びそれらの混合物もしくはそれらの化合物
等である。そして、これらは一般にスパッタ法で形成さ
れる。その方法は例えばタングステン（Ｗ）を例にとる
と、Ｗターゲットを一方の電極とし、他方の接地電極上
に基板を置き、これらで形成される試料室を真空排気後
、アルゴン（Ａｒ）ガスを導入しこれら電極間に高周波
電力を印加することによりプラズマを生じさせ、Ａｒイ
オン衝撃によυスパッタされたＷを基板上に堆積させる
ものである。導入するＡｒガスの圧力としては、残留ガ
スのＷ膜中への混入を防止する目的から、Ａｒガス圧が
低いほど、すなわち高真空はど望ましいが、一方低すぎ
ると放電維持が困難となることから、ＩＰａ程度が用い
られる。
電極とＧａＡｓとの界面特性が、熱処理後においても安
定であることが必須の条件でちゃ、ゲートに極材料とし
て現在高融点金属系材料が用いられている。すなわち、
高融点金属及びそれらの混合物もしくはそれらの化合物
等である。そして、これらは一般にスパッタ法で形成さ
れる。その方法は例えばタングステン（Ｗ）を例にとる
と、Ｗターゲットを一方の電極とし、他方の接地電極上
に基板を置き、これらで形成される試料室を真空排気後
、アルゴン（Ａｒ）ガスを導入しこれら電極間に高周波
電力を印加することによりプラズマを生じさせ、Ａｒイ
オン衝撃によυスパッタされたＷを基板上に堆積させる
ものである。導入するＡｒガスの圧力としては、残留ガ
スのＷ膜中への混入を防止する目的から、Ａｒガス圧が
低いほど、すなわち高真空はど望ましいが、一方低すぎ
ると放電維持が困難となることから、ＩＰａ程度が用い
られる。
また、スパッタにおいては高周波電力（パワー）も重要
なパラメータである。本発明者らがＷ形成時のパワーと
そのＷを用いて製造されたＦＥＴのゲート逆方向耐圧を
調べたところ、第３図に示すようにゲート耐圧はパワー
が低い方が高い結果が得られた。したがってパワーを低
く設定した方が望ましく、また通常の安定なＦＥＴ動作
に対しては、ゲート耐圧は６ｖ以上必要であるから、パ
ワーとしてはＩＷ／ｙ以下にする必要があることがわか
る。しかしながら、パワーをＩＷ／、１以下と低くした
場合、Ｗの堆積速度は遅くなり、所望の膜厚のＷ膜を形
成するための所要時間は長く、生産性に問題が生じる。
なパラメータである。本発明者らがＷ形成時のパワーと
そのＷを用いて製造されたＦＥＴのゲート逆方向耐圧を
調べたところ、第３図に示すようにゲート耐圧はパワー
が低い方が高い結果が得られた。したがってパワーを低
く設定した方が望ましく、また通常の安定なＦＥＴ動作
に対しては、ゲート耐圧は６ｖ以上必要であるから、パ
ワーとしてはＩＷ／ｙ以下にする必要があることがわか
る。しかしながら、パワーをＩＷ／、１以下と低くした
場合、Ｗの堆積速度は遅くなり、所望の膜厚のＷ膜を形
成するための所要時間は長く、生産性に問題が生じる。
（発明の目的）
本発明は、以上の点を考慮し、高融点金属系ゲート電極
膜の形成時間の短縮を図り、しがもＦＥＴのゲート耐圧
の低下を回避した新規な半導体装置の製造方法を提供す
るものである。
膜の形成時間の短縮を図り、しがもＦＥＴのゲート耐圧
の低下を回避した新規な半導体装置の製造方法を提供す
るものである。
（発明の構成）
本発明の半導体装置の製造方法は、高融点金属系薄膜を
ゲート電極として用いる化合物半導体電界効果トランジ
スタを含む半導体装置の製造方法において、基板表面に
設けられた動作層上に、高融点金属系ターゲットによる
スパッタ法を用い、スパッタ電力密度をＩＷ／、、Ｉ以
下の条件で下層の前記高融点金属系薄膜を形成する工程
と、ひき続きスパッタ電力密度をＩＷ／７よシ大きい値
に上昇せしめた状態で連続的に上層の前記高融点金属系
薄膜を形成する工程と、２層構造よシなる前記高融点金
属系薄膜をゲート電極として加工し、該ゲート電極をマ
スクとして動作層と同一導電量を有する不純物を高濃度
にイオン注入し、熱処理することによシ、高濃度ソース
及びドレイン層を形成する工程とを含むことを特徴とし
て構成される。
ゲート電極として用いる化合物半導体電界効果トランジ
スタを含む半導体装置の製造方法において、基板表面に
設けられた動作層上に、高融点金属系ターゲットによる
スパッタ法を用い、スパッタ電力密度をＩＷ／、、Ｉ以
下の条件で下層の前記高融点金属系薄膜を形成する工程
と、ひき続きスパッタ電力密度をＩＷ／７よシ大きい値
に上昇せしめた状態で連続的に上層の前記高融点金属系
薄膜を形成する工程と、２層構造よシなる前記高融点金
属系薄膜をゲート電極として加工し、該ゲート電極をマ
スクとして動作層と同一導電量を有する不純物を高濃度
にイオン注入し、熱処理することによシ、高濃度ソース
及びドレイン層を形成する工程とを含むことを特徴とし
て構成される。
（作用）
本発明は高融点金属系膜をスパッタ法によシ形成する際
、まず低いパワーで被着した後、引き続きパワーを上昇
させ高いパワーで被着することを特徴とする。この場合
ＦＥＴのゲート耐圧は、従来の低いパワーだけで被着し
、製造したＦＥＴの特性とほぼ同等の値を有し、しかも
その後高いパワーで被着させることによシ、高融点金属
系膜形成時間の短縮を図ったものである。
、まず低いパワーで被着した後、引き続きパワーを上昇
させ高いパワーで被着することを特徴とする。この場合
ＦＥＴのゲート耐圧は、従来の低いパワーだけで被着し
、製造したＦＥＴの特性とほぼ同等の値を有し、しかも
その後高いパワーで被着させることによシ、高融点金属
系膜形成時間の短縮を図ったものである。
（実施例）
以下、本発明の実施例について図面を参照して詳細に説
明する。第１図ｆａｔ〜ｆｃｌは本発明の一実施例を説
明するためのＧａＡｓ ＭＥＳＦＥＴの製造工程を順を
追って示した素子断面図である。
明する。第１図ｆａｔ〜ｆｃｌは本発明の一実施例を説
明するためのＧａＡｓ ＭＥＳＦＥＴの製造工程を順を
追って示した素子断面図である。
まず、第１図（ａｌに示すように、半絶縁性ＧａＡｓ基
板６を用意し、レジスト膜（図示せず）をマスクとして
Ｓｉイオンを５０ＫｅＶ 、 １．２ Ｘ １０１２ｃ
ｔｔｔ ”の条件で選択的にイオン注入した後、レジス
ト膜を除去し、ＣＶＤ装置を用いて５ｉ０２膜（図示せ
ず）１ｃＧａＡｓ基板６上全面に０．２μｍの膜厚で形
成し、水素雰囲気中で８００℃、２０分間のアニールを
行い、動作層４を形成した。次にこのＳｉＯ□膜を希フ
ッ懺でエツチング除去した後、試料をスパッタ装置内に
挿入した。Ｗターゲラ）ｆ用いＡｒ圧をＩＰａに設定し
た後パワー密度Ｉ Ｗ／−において１１００ｎの膜厚の
Ｗ膜を被着し、引き続きパワー密度３Ｗ／、（に上昇せ
しめ、連続して４００℃ｍの膜厚のＷ膜を被着した。
板６を用意し、レジスト膜（図示せず）をマスクとして
Ｓｉイオンを５０ＫｅＶ 、 １．２ Ｘ １０１２ｃ
ｔｔｔ ”の条件で選択的にイオン注入した後、レジス
ト膜を除去し、ＣＶＤ装置を用いて５ｉ０２膜（図示せ
ず）１ｃＧａＡｓ基板６上全面に０．２μｍの膜厚で形
成し、水素雰囲気中で８００℃、２０分間のアニールを
行い、動作層４を形成した。次にこのＳｉＯ□膜を希フ
ッ懺でエツチング除去した後、試料をスパッタ装置内に
挿入した。Ｗターゲラ）ｆ用いＡｒ圧をＩＰａに設定し
た後パワー密度Ｉ Ｗ／−において１１００ｎの膜厚の
Ｗ膜を被着し、引き続きパワー密度３Ｗ／、（に上昇せ
しめ、連続して４００℃ｍの膜厚のＷ膜を被着した。
次に、第１図（ｂ）に示すように、Ｗ膜上にホトレｉ
シスト（図示せず）ｔ−パターン化して形成
し、該レジストパターンをマスクにＷ膜’ｋＣＦ、ガス
を用いたドライエツチング法によシ除去し、さらにレジ
ストパターンを除去することにより、ゲート電極１を形
成する。
シスト（図示せず）ｔ−パターン化して形成
し、該レジストパターンをマスクにＷ膜’ｋＣＦ、ガス
を用いたドライエツチング法によシ除去し、さらにレジ
ストパターンを除去することにより、ゲート電極１を形
成する。
次に、第１図（Ｃ１に示すように、ゲート領域、ソース
領域、ドレイン領域以外の領域をレジスト膜（図示せず
）で覆い、このレジスト膜及びゲート電極１ｔｌ−マス
クとしてＳｉイオンを８０ ＫｅＶ 、 ３Ｘ １０１
３ａｎ ”の条件で注入し、次いでレジスト膜を除去し
た後、再び５ｉ０２膜を全面に形成し、８００℃、２０
分のアニールを行うことによｐ 、ｎ ＋層５を形成し
た。
領域、ドレイン領域以外の領域をレジスト膜（図示せず
）で覆い、このレジスト膜及びゲート電極１ｔｌ−マス
クとしてＳｉイオンを８０ ＫｅＶ 、 ３Ｘ １０１
３ａｎ ”の条件で注入し、次いでレジスト膜を除去し
た後、再び５ｉ０２膜を全面に形成し、８００℃、２０
分のアニールを行うことによｐ 、ｎ ＋層５を形成し
た。
最後にノー・ス、ドレイン電極が必要とされる領域以外
の領域をレジスト膜（図示せず）で覆い、Ａ ｕ Ｇ
ｅ ／ Ｎ ｉを真空蒸着した後、このレジスト膜を除
去し、４００℃のアロイを行うことにより、ソース、ド
レイン電極２．３’ｅ形成し、ＧａＡｓ ＭＥＳＦＥＴ
の製造を完了した。
の領域をレジスト膜（図示せず）で覆い、Ａ ｕ Ｇ
ｅ ／ Ｎ ｉを真空蒸着した後、このレジスト膜を除
去し、４００℃のアロイを行うことにより、ソース、ド
レイン電極２．３’ｅ形成し、ＧａＡｓ ＭＥＳＦＥＴ
の製造を完了した。
以上の製造方法によって得られた複層のＷ膜を有するＧ
ａＡｓ ＭＥＳＦＥＴと従来のスパッタのパワー密度が
ＩＷ／、１のみで形成した単層のＷ膜を用いて製造した
ＧａＡｓ ＭＥＳＦＥＴの２種類をそれぞれ２０個づつ
選び、ゲート耐圧を測定した結果、両者ともゲート耐圧
は約６．５ｖの値を有し、しかも本実飽例ではＷ膜形成
時間が従来の約１／３となった。
ａＡｓ ＭＥＳＦＥＴと従来のスパッタのパワー密度が
ＩＷ／、１のみで形成した単層のＷ膜を用いて製造した
ＧａＡｓ ＭＥＳＦＥＴの２種類をそれぞれ２０個づつ
選び、ゲート耐圧を測定した結果、両者ともゲート耐圧
は約６．５ｖの値を有し、しかも本実飽例ではＷ膜形成
時間が従来の約１／３となった。
なお、以上の実施例においては、高融点金属材料として
Ｗを用いた場合について示したが、他の高融点金属及び
その混合物もしくはそれらの化合物に対しても本発明の
方法は適用できる。
Ｗを用いた場合について示したが、他の高融点金属及び
その混合物もしくはそれらの化合物に対しても本発明の
方法は適用できる。
（発明の効果）
以上詳細に説明したとおり、本発明によれば、ショット
キーゲート電極の逆方向耐圧の低下を回避すると共に高
、融点金属系ゲート電極膜の形成時間を短縮できる半導
体装置の製造方法が得られる。
キーゲート電極の逆方向耐圧の低下を回避すると共に高
、融点金属系ゲート電極膜の形成時間を短縮できる半導
体装置の製造方法が得られる。
第１図（ａｌ〜（Ｃ１は本発明の一実施例を説明するた
めのＧａＡｓ ＭＥＳＦＥＴの製造工程を示す素子断面
図、第２図は従来のＧａＡｓ ＭＥＳＦＥＴの素子断面
図、第３図はＷ膜形成時のスパッタのパワー密度とその
Ｗ膜を用いて製造されたＦＥＴのゲート逆方向耐圧の関
係を示す図である。 １・・・・・・ゲート電極、ａ３・・・・・・ソース、
ドレイン電極、４・・・・・・Ｇ ａ Ａ ｓ動作層、
５・・・・・・高濃度ソース。 ドレイン層（ｎ＋層）、６・・・・・・半絶縁性Ｇ ａ
Ａ ３基板、１１・・・・・・下層Ｗ膜、１２・・・
用上層Ｗ膜。 茅 ｌ 聞 茅２Ｗに ２ミ／″１′□７りｅｒａワノ＼’、７４”／ｌ （ｗ
／ｃｅｔｌ ）革 ３ 田
めのＧａＡｓ ＭＥＳＦＥＴの製造工程を示す素子断面
図、第２図は従来のＧａＡｓ ＭＥＳＦＥＴの素子断面
図、第３図はＷ膜形成時のスパッタのパワー密度とその
Ｗ膜を用いて製造されたＦＥＴのゲート逆方向耐圧の関
係を示す図である。 １・・・・・・ゲート電極、ａ３・・・・・・ソース、
ドレイン電極、４・・・・・・Ｇ ａ Ａ ｓ動作層、
５・・・・・・高濃度ソース。 ドレイン層（ｎ＋層）、６・・・・・・半絶縁性Ｇ ａ
Ａ ３基板、１１・・・・・・下層Ｗ膜、１２・・・
用上層Ｗ膜。 茅 ｌ 聞 茅２Ｗに ２ミ／″１′□７りｅｒａワノ＼’、７４”／ｌ （ｗ
／ｃｅｔｌ ）革 ３ 田
Claims (1)
- 高融点金属系薄膜をゲート電極として用いる化合物半導
体電界効果トランジスタを含む半導体装置の製造方法に
おいて、基板表面に設けられた動作層上に高融点金属系
ターゲットによるスパッタ法を用い、スパッタ電力密度
を１Ｗ／ｃｍ＾３以下の条件で下層の前記高融点金属系
薄膜を形成する工程と、ひき続きスパッタ電力密度を１
Ｗ／ｃｍ＾３より大きい値に上昇せしめた状態で連続的
に上層の前記高融点金属系薄膜を形成する工程と、２層
構造よりなる前記高融点金属系薄膜をゲート電極として
加工し、該ゲート電極をマスクとして動作層と同一導電
量を有する不純物を高濃度にイオン注入し、熱処理する
ことにより、高濃度ソース及びドレイン層を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21775284A JPS6196771A (ja) | 1984-10-17 | 1984-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21775284A JPS6196771A (ja) | 1984-10-17 | 1984-10-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196771A true JPS6196771A (ja) | 1986-05-15 |
Family
ID=16709191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21775284A Pending JPS6196771A (ja) | 1984-10-17 | 1984-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133127A (en) * | 1997-12-19 | 2000-10-17 | Nec Corporation | Method for manufacturing a semiconductor device |
-
1984
- 1984-10-17 JP JP21775284A patent/JPS6196771A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133127A (en) * | 1997-12-19 | 2000-10-17 | Nec Corporation | Method for manufacturing a semiconductor device |
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