JPH0235463B2 - - Google Patents
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- JPH0235463B2 JPH0235463B2 JP56036984A JP3698481A JPH0235463B2 JP H0235463 B2 JPH0235463 B2 JP H0235463B2 JP 56036984 A JP56036984 A JP 56036984A JP 3698481 A JP3698481 A JP 3698481A JP H0235463 B2 JPH0235463 B2 JP H0235463B2
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- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 25
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 20
- 238000000137 annealing Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 239000011651 chromium Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 239000010955 niobium Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052758 niobium Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005243 fluidization Methods 0.000 claims description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 2
- 150000002739 metals Chemical class 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 2
- 230000007261 regionalization Effects 0.000 claims description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 238000013459 approach Methods 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000001681 protective effect Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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Description
【発明の詳細な説明】
本発明は、シヨツトキ障壁ゲート電界効果トラ
ンジスタ（MESFET）特にGaAsMESFETの製
造方法に関する。
ンジスタ（MESFET）特にGaAsMESFETの製
造方法に関する。
GaAs等−化合物半導体は、電子速度がSi
に較べてはるかに大きいところから、マイクロ波
帯の素子に適しており、例えばGaAsMESFET
はマイクロ波増幅素子として広範囲に用いられて
いる。かかるGaAsMESFET論理集積回路等に
まで応用範囲を広げるためには、第１図に示すよ
うな、プレーナ型であり、かつ直列抵抗を低減す
るために、ソース・ドレイン領域にn+領域１３，
１４が設けられた構造であることが望ましい。な
お１１は高抵抗基板、１２はｎ型チヤンネル層、
１５はゲートシヨツトキ電極、１６はソース電
極、１７はドレイン電極である。ここでGaAsへ
の選択拡散の難しいこと、および量産性を考慮す
るとn+領域１３，１４は選択イオン注入で形成
することが一般的である。またGaAs本来の高速
性を十分発揮させるためには、ゲート長LGは小
さく（例えば0.5μｍ）、かつn+領域１３とゲート
１５との間隔LSGもごく微小（例えば0.5μｍ以下）
である必要がある。なぜならばGaAs表面には表
面空乏層が存在し、LSGが大きいと抵抗が大きく
なるからである。しかしながら従来かかる構造の
MESFETは、まずイオン注入およびアニールに
よつて、n+領域１３および１４を形成した後、
通常のマスク合せによつてゲート電極１５を形成
していたため、LSGを微小距離に保つことは非常
に困難であつた。したがつて、ゲート電極１５は
n+領域１３，１４に対してセルフアライメント
で形成される必要がある。
に較べてはるかに大きいところから、マイクロ波
帯の素子に適しており、例えばGaAsMESFET
はマイクロ波増幅素子として広範囲に用いられて
いる。かかるGaAsMESFET論理集積回路等に
まで応用範囲を広げるためには、第１図に示すよ
うな、プレーナ型であり、かつ直列抵抗を低減す
るために、ソース・ドレイン領域にn+領域１３，
１４が設けられた構造であることが望ましい。な
お１１は高抵抗基板、１２はｎ型チヤンネル層、
１５はゲートシヨツトキ電極、１６はソース電
極、１７はドレイン電極である。ここでGaAsへ
の選択拡散の難しいこと、および量産性を考慮す
るとn+領域１３，１４は選択イオン注入で形成
することが一般的である。またGaAs本来の高速
性を十分発揮させるためには、ゲート長LGは小
さく（例えば0.5μｍ）、かつn+領域１３とゲート
１５との間隔LSGもごく微小（例えば0.5μｍ以下）
である必要がある。なぜならばGaAs表面には表
面空乏層が存在し、LSGが大きいと抵抗が大きく
なるからである。しかしながら従来かかる構造の
MESFETは、まずイオン注入およびアニールに
よつて、n+領域１３および１４を形成した後、
通常のマスク合せによつてゲート電極１５を形成
していたため、LSGを微小距離に保つことは非常
に困難であつた。したがつて、ゲート電極１５は
n+領域１３，１４に対してセルフアライメント
で形成される必要がある。
セルフアライメントの方法の一つは、Siの
MOS型FETでよく行われるように、第２図のご
とく、耐熱性のあるゲート電極１５を形成し、該
ゲート電極１５をマスクにして、ソースおよびド
レイン領域のイオン注入を行い、ゲート１５を被
着したままでアニールを行つてn+領域１３およ
び１４を形成することが考えられる。しかしなが
ら、この方法では、ゲート電極１５がMOS型で
はなく、シヨツトキ型であるので、n+領域１３
および１４と接するためにゲート耐圧が著しく低
下する欠点がある。特に、ゲート電極１５を完全
矩形断面に形成することは困難で通常は台形にな
ること、およびアニールによる拡散があることに
より、n+領域１３，１４はゲート電極１５の下
まで形成され、ゲート耐圧の一層の低下および寄
生容量の増大をもたらす。
MOS型FETでよく行われるように、第２図のご
とく、耐熱性のあるゲート電極１５を形成し、該
ゲート電極１５をマスクにして、ソースおよびド
レイン領域のイオン注入を行い、ゲート１５を被
着したままでアニールを行つてn+領域１３およ
び１４を形成することが考えられる。しかしなが
ら、この方法では、ゲート電極１５がMOS型で
はなく、シヨツトキ型であるので、n+領域１３
および１４と接するためにゲート耐圧が著しく低
下する欠点がある。特に、ゲート電極１５を完全
矩形断面に形成することは困難で通常は台形にな
ること、およびアニールによる拡散があることに
より、n+領域１３，１４はゲート電極１５の下
まで形成され、ゲート耐圧の一層の低下および寄
生容量の増大をもたらす。
また特開昭54−25171には、本願明細書の第３
図に示すように、シヨツトキゲート金属３１およ
びその上のレジスト３２を選択イオン注入のマス
クとしてn+領域１３および１４を形成し（第３
図ａ）、その後ゲート金属（Al）をサイドエツチ
ングしてゲート金属１５をn+領域１３，１４か
ら離す（第３図ｂ）工程が示されている。しかし
ながら、かかる工程はレジストを被着したままア
ニールを行うことになり、レジストの耐熱性の非
常に低いこと、およびアニール時の問題、特にゲ
ート金属の耐熱性の問題が解決、言及されていな
いことにより、実際上は実現しえない方法であ
る。すなわちGaAsへのドナー不純物のイオン注
入においては、アニールは通常800℃以上の温度
で行われるため、レジストを被着したままアニー
ルは行えないし、ゲート金属の選定にあたつて
は、かかる高温でもGaAsと反応しないものを見
出すことが極めて重要である。
図に示すように、シヨツトキゲート金属３１およ
びその上のレジスト３２を選択イオン注入のマス
クとしてn+領域１３および１４を形成し（第３
図ａ）、その後ゲート金属（Al）をサイドエツチ
ングしてゲート金属１５をn+領域１３，１４か
ら離す（第３図ｂ）工程が示されている。しかし
ながら、かかる工程はレジストを被着したままア
ニールを行うことになり、レジストの耐熱性の非
常に低いこと、およびアニール時の問題、特にゲ
ート金属の耐熱性の問題が解決、言及されていな
いことにより、実際上は実現しえない方法であ
る。すなわちGaAsへのドナー不純物のイオン注
入においては、アニールは通常800℃以上の温度
で行われるため、レジストを被着したままアニー
ルは行えないし、ゲート金属の選定にあたつて
は、かかる高温でもGaAsと反応しないものを見
出すことが極めて重要である。
本発明の目的は、アニール時のゲート金属の耐
熱性、金属とGaAsの反応の問題、シヨツトキイ
特性の劣化やGaAsと金属の接着性の問題を解決
し特性の良い電界効果トランジスタの製造方法を
提供することにある。
熱性、金属とGaAsの反応の問題、シヨツトキイ
特性の劣化やGaAsと金属の接着性の問題を解決
し特性の良い電界効果トランジスタの製造方法を
提供することにある。
本発明は、GaAsMESFETの製造において、
以上述べた従来技術上の問題を解決し、イオン注
入を用いてソースおよびドレインのn+領域をセ
ルフアライメントで形成する方法を提供するもの
である。
以上述べた従来技術上の問題を解決し、イオン注
入を用いてソースおよびドレインのn+領域をセ
ルフアライメントで形成する方法を提供するもの
である。
第４図にもとづいて本発明の製法を記述すれば
高抵抗GaAs基板１１上に形成されたｎ型チヤン
ネル層１２上にニオブ（Nb）、タンタル（Ta）、
モリブデン（Mo）およびタングステン（Ｗ）か
ら選ばれた一種の金属あるいはこれらの合金、な
いしはこれらの金属あるいは合金中に、チタン
（Ti）、クロム（Cr）、ジルコニウム（Zr）および
ハフニウム（Hf）から選ばれた一つないしそれ
以上の種類の金属を20at％以下の割合で含んだ合
金で成る膜４１を被着する（第４図ａ）。次いで
金属膜４１上にソースおよびドレイン領域を開口
するレジストパターン４２を形成する（第４図
ｂ）。レジストパターン４２をマスクにして金属
膜４１をエツチングし、さらにサイドエツチング
を行つてレジストパターン４２より寸法の小さい
ゲート電極１５を形成する（第４図ｃ）。次いで
レジストパターン４２をマスクにして、ドナー不
純物のイオン４３をソースおよびドレイン領域４
４，４５に注入する（第４図ｄ）。レジストパタ
ーン４２を除去し（第４図ｅ）、アニール時の表
面保護膜４６を被着し、アニールを行つて注入イ
オンを活性化し、n+領域１３および１４を形成
する（第４図ｆ）。最後に、表面保護膜を除去し、
ソース電極１６およびドレイン電極１７を形成す
る（第４図ｇ）工程で成る。なお上記のアニール
において保護膜を用いないアニールの場合には表
面保護膜４６の被着工程は不要である。
高抵抗GaAs基板１１上に形成されたｎ型チヤン
ネル層１２上にニオブ（Nb）、タンタル（Ta）、
モリブデン（Mo）およびタングステン（Ｗ）か
ら選ばれた一種の金属あるいはこれらの合金、な
いしはこれらの金属あるいは合金中に、チタン
（Ti）、クロム（Cr）、ジルコニウム（Zr）および
ハフニウム（Hf）から選ばれた一つないしそれ
以上の種類の金属を20at％以下の割合で含んだ合
金で成る膜４１を被着する（第４図ａ）。次いで
金属膜４１上にソースおよびドレイン領域を開口
するレジストパターン４２を形成する（第４図
ｂ）。レジストパターン４２をマスクにして金属
膜４１をエツチングし、さらにサイドエツチング
を行つてレジストパターン４２より寸法の小さい
ゲート電極１５を形成する（第４図ｃ）。次いで
レジストパターン４２をマスクにして、ドナー不
純物のイオン４３をソースおよびドレイン領域４
４，４５に注入する（第４図ｄ）。レジストパタ
ーン４２を除去し（第４図ｅ）、アニール時の表
面保護膜４６を被着し、アニールを行つて注入イ
オンを活性化し、n+領域１３および１４を形成
する（第４図ｆ）。最後に、表面保護膜を除去し、
ソース電極１６およびドレイン電極１７を形成す
る（第４図ｇ）工程で成る。なお上記のアニール
において保護膜を用いないアニールの場合には表
面保護膜４６の被着工程は不要である。
本発明においては、高ドース注入域を活性化す
るに足る高温でのアニールを行つてもGaAsと反
応せず、かつシヨツトキ特性の損われない金属で
もつて、被注入領域より小さい寸法にセルフアラ
イメントでゲート電極をあらかじめ形成しておく
ので、アニールによるn+領域活性化後、そのゲ
ートをそのまま利用することができるため、改良
された構造のMESFETが容易なプロセス、特に
セルフアライメントで形成できる。シヨツトキゲ
ートをなす金属膜４１に用いられる主たる金属群
Nb、Ta、MoおよびＷは、GaAsにおいてn+層
を形成できるに足るような、例えば800℃、20分
間程度のアニールを行つてもGaAsと反応せずか
つシヨツトキ特性の損われない条件で選ばれたも
のであり、Ti、Cr、ZrおよびHfの従たる金属群
およびその含有範囲は、上記条件を満たす範囲で
GaAsとの接着性を改善する目的で選ばれたもの
である。またレジスト４２の厚さは、注入イオン
を充分阻止しうる厚さに選ばれるので、レジスト
下部では高濃度注入による変質は起こらず、容易
にはく離することができる。本発明の他の効果
は、ゲート金属４１のサイドエツチングをプラズ
マエツチングで行う場合には、その際受けたラテ
イエイシヨンダメージをアニールによつて消滅で
きることである。またゲート電極１５上にオーバ
ーハング状となつたレジストパターン４２を除去
したのち、アニール用保護膜を被着するので、表
面カバレツヂの良い保護膜を形成できる。
るに足る高温でのアニールを行つてもGaAsと反
応せず、かつシヨツトキ特性の損われない金属で
もつて、被注入領域より小さい寸法にセルフアラ
イメントでゲート電極をあらかじめ形成しておく
ので、アニールによるn+領域活性化後、そのゲ
ートをそのまま利用することができるため、改良
された構造のMESFETが容易なプロセス、特に
セルフアライメントで形成できる。シヨツトキゲ
ートをなす金属膜４１に用いられる主たる金属群
Nb、Ta、MoおよびＷは、GaAsにおいてn+層
を形成できるに足るような、例えば800℃、20分
間程度のアニールを行つてもGaAsと反応せずか
つシヨツトキ特性の損われない条件で選ばれたも
のであり、Ti、Cr、ZrおよびHfの従たる金属群
およびその含有範囲は、上記条件を満たす範囲で
GaAsとの接着性を改善する目的で選ばれたもの
である。またレジスト４２の厚さは、注入イオン
を充分阻止しうる厚さに選ばれるので、レジスト
下部では高濃度注入による変質は起こらず、容易
にはく離することができる。本発明の他の効果
は、ゲート金属４１のサイドエツチングをプラズ
マエツチングで行う場合には、その際受けたラテ
イエイシヨンダメージをアニールによつて消滅で
きることである。またゲート電極１５上にオーバ
ーハング状となつたレジストパターン４２を除去
したのち、アニール用保護膜を被着するので、表
面カバレツヂの良い保護膜を形成できる。
以上述べた工程において、レジストパターン４
２は、ほぼ矩形断面をもつように形成されてお
り、したがつてレジストパターン通りにn+領域
が形成される場合について説明した。ここでレジ
ストパターン形成時のポストベーク温度をレジス
トの流動化開始温度より高くすれば、第５図ａの
ごとく断面が円形（一部）となり、注入イオン量
および注入深さがゲートに近ずくにつれて小さく
なる状態で注入領域をゲートに近接させうるの
で、ゲート近傍のGaAs表面空乏層を減小でき、
ゲート耐圧を大きく低下させることなく、ソース
抵抗をより効果的に減小できる。なおこの工程の
場合、第４図ｂを第５図ａに、第４図ｄを第５図
ｂに代えれば前後の工程は第４図と同等である。
２は、ほぼ矩形断面をもつように形成されてお
り、したがつてレジストパターン通りにn+領域
が形成される場合について説明した。ここでレジ
ストパターン形成時のポストベーク温度をレジス
トの流動化開始温度より高くすれば、第５図ａの
ごとく断面が円形（一部）となり、注入イオン量
および注入深さがゲートに近ずくにつれて小さく
なる状態で注入領域をゲートに近接させうるの
で、ゲート近傍のGaAs表面空乏層を減小でき、
ゲート耐圧を大きく低下させることなく、ソース
抵抗をより効果的に減小できる。なおこの工程の
場合、第４図ｂを第５図ａに、第４図ｄを第５図
ｂに代えれば前後の工程は第４図と同等である。
次に本発明の具体例について説明する。高抵抗
GaAs基板上に5μｍの厚さに高純度バツフア層さ
らにキヤリア密度２×1017cm-3、厚さ0.15μｍのｎ
型チヤンネル層を成長させたGaAsウエハーを用
い、ｎ層表面上に0.5μｍの厚さにＷを蒸着する。
厚さ1.5μｍの厚さにAZ1350Jレジストを塗布し、
ソースードレイン間1.4μｍを残して、ソースおよ
びドレイン領域を開口したパターンを形成する。
平行平板型のプラズマエツチングによつてＷをエ
ツチングし、さらに円筒型のプラズマエツチング
によつて0.2μｍサイドエツチングを行う。ドナー
イオンとしてSi+を100KeVで１×1014cm-240KeV
で７×1013cm-2注入し、レジストを除去して、
0.2μｍの厚さにSiO2の表面保護膜を形成する。
N2中800℃20分間アニールを行つてn+領域を活性
化した後、ソースおよびドレイン電極部のSiO2
膜を除去し通常の方法でAuGe／Niのソースおよ
びドレインオーム性電極を形成する。以上によつ
てゲート長LG約1μｍ、ゲートn+領域間約0.2μｍ、
n+領域のピークキヤリア密度約１×1018cm-3、厚
さ約0.3μｍの高性能微細構造MESFETが形成さ
れる。なおAZレジストは120℃位から流動化が始
まるからレジストのポストベークを例えば150℃
で行えば、第５図のような状態が実現できる。
GaAs基板上に5μｍの厚さに高純度バツフア層さ
らにキヤリア密度２×1017cm-3、厚さ0.15μｍのｎ
型チヤンネル層を成長させたGaAsウエハーを用
い、ｎ層表面上に0.5μｍの厚さにＷを蒸着する。
厚さ1.5μｍの厚さにAZ1350Jレジストを塗布し、
ソースードレイン間1.4μｍを残して、ソースおよ
びドレイン領域を開口したパターンを形成する。
平行平板型のプラズマエツチングによつてＷをエ
ツチングし、さらに円筒型のプラズマエツチング
によつて0.2μｍサイドエツチングを行う。ドナー
イオンとしてSi+を100KeVで１×1014cm-240KeV
で７×1013cm-2注入し、レジストを除去して、
0.2μｍの厚さにSiO2の表面保護膜を形成する。
N2中800℃20分間アニールを行つてn+領域を活性
化した後、ソースおよびドレイン電極部のSiO2
膜を除去し通常の方法でAuGe／Niのソースおよ
びドレインオーム性電極を形成する。以上によつ
てゲート長LG約1μｍ、ゲートn+領域間約0.2μｍ、
n+領域のピークキヤリア密度約１×1018cm-3、厚
さ約0.3μｍの高性能微細構造MESFETが形成さ
れる。なおAZレジストは120℃位から流動化が始
まるからレジストのポストベークを例えば150℃
で行えば、第５図のような状態が実現できる。
第１図は論理集積回路等に応用できる改良され
た構造のGaAsMESFETの構造を示す図である。
第２図および第３図ａ，ｂはセルフアライメント
でゲートに対してn+領域を形成する従来考えら
れた方法を説明する図である。第４図ａ〜ｇおよ
び第５図ａ，ｂは本発明の製造方法を説明する図
である。ここで１１は高抵抗基板、１２はｎ型チ
ヤンネル層、１３および１４はイオン注入および
アニールによつて形成されたソースおよびドレイ
ン領域のn+領域、１５はゲート電極、１６はソ
ース電極、１７はドレイン電極である。また３１
は金属膜、３２はレジストである。４１は高耐熱
性の金属膜、４２はレジストパターン、４３は注
入されるイオン、４４および４５はソースおよび
ドレイン領域のイオン注入された領域（活性化
前）、４６は表面保護膜を示す。
た構造のGaAsMESFETの構造を示す図である。
第２図および第３図ａ，ｂはセルフアライメント
でゲートに対してn+領域を形成する従来考えら
れた方法を説明する図である。第４図ａ〜ｇおよ
び第５図ａ，ｂは本発明の製造方法を説明する図
である。ここで１１は高抵抗基板、１２はｎ型チ
ヤンネル層、１３および１４はイオン注入および
アニールによつて形成されたソースおよびドレイ
ン領域のn+領域、１５はゲート電極、１６はソ
ース電極、１７はドレイン電極である。また３１
は金属膜、３２はレジストである。４１は高耐熱
性の金属膜、４２はレジストパターン、４３は注
入されるイオン、４４および４５はソースおよび
ドレイン領域のイオン注入された領域（活性化
前）、４６は表面保護膜を示す。
Claims (1)
- 【特許請求の範囲】 １ 高抵抗GaAs基板上に形成されたｎ型チヤン
ネル層上にニオブ（Nb）、タンタル（Ta）モリ
ブデン（Mo）およびタングステン（Ｗ）から選
ばれた一種の金属あるいはこれらの合金、ないし
はこれらの金属あるいは合金中に、チタン
（Ti）、クロム（Cr）、ジルコニウム（Zr）および
ハフニウム（Hf）から選ばれた一つないしそれ
以上の種類を20at％以下の割合で含んだ合金で成
る金属膜を被着し、該金属膜上にソースおよびド
レイン領域を開口するレジストパターンを形成し
た後、該レジストパターンをマスクとして前記金
属膜をエツチングし、さらにサイドエツチングを
行つてレジストマスクより寸法の小さいゲート電
極を形成し、次いで前記レジストパターンをマス
クとしてドナー不純物のイオンをソースおよびド
レイン領域に注入した後、該レジストパターンを
除去し、アニールを行つて注入イオンを活性化し
てソースおよびドレイン領域にn+領域を形成し、
その後ソースおよびドレイン電極を形成する工程
で成るシヨツトキ障壁ゲート電界効果トランジス
タの製造方法。 ２ レジストパターン形成時のポストベーキング
温度をレジスト流動化開始温度より高くして断面
を円形の一部と成し、注入イオン量および注入深
さをゲートに近づくにつれて小さくすることを特
徴とする特許請求の範囲第１項記載のシヨツトキ
障壁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3698481A JPS57152167A (en) | 1981-03-13 | 1981-03-13 | Manufacture of schottky barrier gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3698481A JPS57152167A (en) | 1981-03-13 | 1981-03-13 | Manufacture of schottky barrier gate field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152167A JPS57152167A (en) | 1982-09-20 |
| JPH0235463B2 true JPH0235463B2 (ja) | 1990-08-10 |
Family
ID=12485009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3698481A Granted JPS57152167A (en) | 1981-03-13 | 1981-03-13 | Manufacture of schottky barrier gate field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57152167A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024065A (ja) * | 1983-07-20 | 1985-02-06 | Agency Of Ind Science & Technol | 電界効果トランジスタの製造方法 |
| JPS6024064A (ja) * | 1983-07-20 | 1985-02-06 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| EP0220605B1 (en) * | 1985-10-21 | 1990-12-12 | Itt Industries, Inc. | Method of making self-aligned gaas digital integrated circuits |
| JP2550412B2 (ja) * | 1989-05-15 | 1996-11-06 | ローム株式会社 | 電界効果トランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012985A (ja) * | 1973-06-01 | 1975-02-10 |
-
1981
- 1981-03-13 JP JP3698481A patent/JPS57152167A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012985A (ja) * | 1973-06-01 | 1975-02-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152167A (en) | 1982-09-20 |
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