JP2550013B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
Description
【発明の詳細な説明】 本発明はショットキーゲート電界効果トランジスタ
（MESFET）に係り、特に超高速のコンピュータや通信回
路に好適な高性能FETを提供することにある。
（MESFET）に係り、特に超高速のコンピュータや通信回
路に好適な高性能FETを提供することにある。
［発明の背景］ 第１図に従来の高性能FETの断面図を示す。このFETで
は半絶縁性GaAs基板１の表面部に形成されたチャネル層
２の上に形成したゲート電極３とｎ＋ソース／ドレイン
領域4,4′とが自己整合されており、寄生抵抗が低減さ
れることにより高性能化が達成されている。5,6はそれ
ぞれソース／ドレイン電極である。
は半絶縁性GaAs基板１の表面部に形成されたチャネル層
２の上に形成したゲート電極３とｎ＋ソース／ドレイン
領域4,4′とが自己整合されており、寄生抵抗が低減さ
れることにより高性能化が達成されている。5,6はそれ
ぞれソース／ドレイン電極である。
しかしながら、従来構造のFETでは、第２図に示すよ
うに、ゲート長７が１μｍ以下になると、ゲート長が短
くなるにしたがってしきい電圧値が負側にずれるという
現象がある。これはMESFETの短ゲート効果と称してお
り、原因としてはｎ＋ソース／ドレイン領域の接近によ
って、チャネル層２の下の基板側に電子が注入され、基
板を通してソース5,ドレイン６間に電流が流れるためと
考えられている。また、この現象が顕著になると、ピン
チオフするに必要なゲート電圧が増加し、FETの性能劣
化を生じる。
うに、ゲート長７が１μｍ以下になると、ゲート長が短
くなるにしたがってしきい電圧値が負側にずれるという
現象がある。これはMESFETの短ゲート効果と称してお
り、原因としてはｎ＋ソース／ドレイン領域の接近によ
って、チャネル層２の下の基板側に電子が注入され、基
板を通してソース5,ドレイン６間に電流が流れるためと
考えられている。また、この現象が顕著になると、ピン
チオフするに必要なゲート電圧が増加し、FETの性能劣
化を生じる。
これを防ぐ方法としては、特開昭57−211783号や昭59
年度電子通信学会予稿集248に提案されているように、F
ETの下部にチャネルストッパとしてｐ型層８を設け（第
４図）、基板１への電流の廻り込みを防ぐ方法が考えら
れ、短ゲート効果が著しく低減されることが報告されて
いる。
年度電子通信学会予稿集248に提案されているように、F
ETの下部にチャネルストッパとしてｐ型層８を設け（第
４図）、基板１への電流の廻り込みを防ぐ方法が考えら
れ、短ゲート効果が著しく低減されることが報告されて
いる。
このFETの主な作製手順は以下のとうりである。ま
ず、ｎ＋ソース／ドレイン領域用4,4′及びチャネル層
用のｎ型不純物たとえばSiイオンを注入した後、約800
℃のアニールを行って導電層を形成してから、ｐ型層８
形成を行う。ｐ型不純物としては、MgやBeが用いられて
いるが、これらは活性化温度が低いとともに、拡散係数
が大きいために、700℃前後でアニールを行う必要があ
り、ｎ型不純物のアニールの後にｐ型層を形成するわけ
である。
ず、ｎ＋ソース／ドレイン領域用4,4′及びチャネル層
用のｎ型不純物たとえばSiイオンを注入した後、約800
℃のアニールを行って導電層を形成してから、ｐ型層８
形成を行う。ｐ型不純物としては、MgやBeが用いられて
いるが、これらは活性化温度が低いとともに、拡散係数
が大きいために、700℃前後でアニールを行う必要があ
り、ｎ型不純物のアニールの後にｐ型層を形成するわけ
である。
しかしながらこの制約のために、ゲート電極とｎ＋ソ
ース／ドレイン層との自己整合は困難となる。すなわ
ち、上記の自己整合は一般に耐熱金属ゲートをマスクと
してｎ＋層用の不純物注入を行うことによってなされて
おり、ｎ＋層形成時にはすでにゲート電極が形成されて
おり、第４図に示すゲート電極の下にｐ型層の形成され
た構造のFETを自己整合によって形成することは困難で
ある。
ース／ドレイン層との自己整合は困難となる。すなわ
ち、上記の自己整合は一般に耐熱金属ゲートをマスクと
してｎ＋層用の不純物注入を行うことによってなされて
おり、ｎ＋層形成時にはすでにゲート電極が形成されて
おり、第４図に示すゲート電極の下にｐ型層の形成され
た構造のFETを自己整合によって形成することは困難で
ある。
［発明の目的］ 本発明の目的は、短ゲート効果が小さく高性能の、ｐ
型層埋込層を有する自己整合FETを提供することを目的
とする。
型層埋込層を有する自己整合FETを提供することを目的
とする。
［発明の概要］ 上記目的は、ｎ型ソース、ドレイン領域のｎ型チャネ
ルに近い側の領域（高抵抗領域）の抵抗値をチャネルか
ら遠い側の領域の抵抗値より大きくすること、および、
ソース、ドレイン領域、およびチャネルとから成る領域
の中のソース、ドレイン領域のみと半絶縁性半導体基板
との間に、耐熱金属ゲートをマスクとしたイオン注入に
より自己整合的に形成したｐ型層（ｐ型埋込層）を設け
ることにより達成できる。
ルに近い側の領域（高抵抗領域）の抵抗値をチャネルか
ら遠い側の領域の抵抗値より大きくすること、および、
ソース、ドレイン領域、およびチャネルとから成る領域
の中のソース、ドレイン領域のみと半絶縁性半導体基板
との間に、耐熱金属ゲートをマスクとしたイオン注入に
より自己整合的に形成したｐ型層（ｐ型埋込層）を設け
ることにより達成できる。
上記高抵抗領域を設けることにより、高抵抗領域と半
絶縁性半導体基板との間の電界強度が減少する。その結
果、ソース領域から半絶縁性半導体基板へのキャリアの
注入が減少し、上記ｐ型埋込層のみを有する場合よりも
さらに短ゲート効果を小さくできる。また、ｐ型埋込層
の形状を上記の如くなしたので、ソース、ドレイン領域
と耐熱金属ゲートとの自己整合が可能となる。
絶縁性半導体基板との間の電界強度が減少する。その結
果、ソース領域から半絶縁性半導体基板へのキャリアの
注入が減少し、上記ｐ型埋込層のみを有する場合よりも
さらに短ゲート効果を小さくできる。また、ｐ型埋込層
の形状を上記の如くなしたので、ソース、ドレイン領域
と耐熱金属ゲートとの自己整合が可能となる。
［発明の実施例］ 以下、本発明の実施例を第３図（ａ）乃至第３図
（ｅ）により説明する。本実施例は半絶縁性GaAs基板上
に形成した自己整合型MESFETに本発明を適用した例であ
るが、基板としとはGaAsに限らず、InP,InGaAsやGaAlA
s,InGaAsP等の化合物半導体やSiGe等の半導体を用いて
もよい。
（ｅ）により説明する。本実施例は半絶縁性GaAs基板上
に形成した自己整合型MESFETに本発明を適用した例であ
るが、基板としとはGaAsに限らず、InP,InGaAsやGaAlA
s,InGaAsP等の化合物半導体やSiGe等の半導体を用いて
もよい。
第３図（ａ）乃至第３図（ｅ）は、本実施例の素子の
作製プロセスと完成時の断面構造を示す。本実施例の素
子作製にあたっては、まず第３図（ａ）に示すように、
フォトレジスト膜10のパターンをマスクとしてイオン注
入を行い、半絶縁性GaAs基板１上にチャネル２を形成す
る。注入イオンとしてはSi＋を使用し、注入エネルギー
は30KeV、ドース量はノーマリオフ型の場合2.5×1012cm
-2、ノーマリオン型の場合5.5×1012cm-2である。10はF
ETの領域外をマスクするためのホトレジスト膜である。
このイオン打込み層２は、この後アニールによって活性
化する。アニールは通常行われている条件（800℃,15
分）でよい。雰囲気はAsH3ガスとH2ガスの混合ガスとす
る。
作製プロセスと完成時の断面構造を示す。本実施例の素
子作製にあたっては、まず第３図（ａ）に示すように、
フォトレジスト膜10のパターンをマスクとしてイオン注
入を行い、半絶縁性GaAs基板１上にチャネル２を形成す
る。注入イオンとしてはSi＋を使用し、注入エネルギー
は30KeV、ドース量はノーマリオフ型の場合2.5×1012cm
-2、ノーマリオン型の場合5.5×1012cm-2である。10はF
ETの領域外をマスクするためのホトレジスト膜である。
このイオン打込み層２は、この後アニールによって活性
化する。アニールは通常行われている条件（800℃,15
分）でよい。雰囲気はAsH3ガスとH2ガスの混合ガスとす
る。
次に、ホトレジストパターン18,18′をマスクとして
第１ソース／ドレイン領域19,19′用のイオン注入を行
う。従ってこの領域19,19′はゲートは電極とは自己整
合されていないが、ゲート電極のない状態でアニールが
可能であるため、高温でのアニールができ、低抵抗の領
域が形成可能となる。注入イオンをSi＋とし、100KeV,2
×1013cm-2の注入を行った場合、800℃、15分のアニー
ルで130Ω／□という低いシート抵抗が得られる（第３
図（ｂ））。但し、ゲート電極とは、マスクアライナの
みで位置合わせを行うため、合わせ精度の裕度を見てゲ
ート電極との間隔を取る必要があり、1/10縮小投影露光
装置を用いた場合、約１μｍ離す必要がある。電子ビー
ム露光装置を利用するとゲート長0.5μｍとして約0.5μ
ｍずつ離すことは容易である。この方法を採用すること
は任意である。
第１ソース／ドレイン領域19,19′用のイオン注入を行
う。従ってこの領域19,19′はゲートは電極とは自己整
合されていないが、ゲート電極のない状態でアニールが
可能であるため、高温でのアニールができ、低抵抗の領
域が形成可能となる。注入イオンをSi＋とし、100KeV,2
×1013cm-2の注入を行った場合、800℃、15分のアニー
ルで130Ω／□という低いシート抵抗が得られる（第３
図（ｂ））。但し、ゲート電極とは、マスクアライナの
みで位置合わせを行うため、合わせ精度の裕度を見てゲ
ート電極との間隔を取る必要があり、1/10縮小投影露光
装置を用いた場合、約１μｍ離す必要がある。電子ビー
ム露光装置を利用するとゲート長0.5μｍとして約0.5μ
ｍずつ離すことは容易である。この方法を採用すること
は任意である。
次に、上記のチャネル層上に、ホトリソグラフィプロ
セスを用いて耐熱金属ゲート11を形成する（第３図
（ｃ））。耐熱金属ゲート11にはCVD（熱分解化学蒸
着）で形成したWSi合金膜を用い、ホトレジストのパタ
ーン（図示せず）をマスクとして反応性ドライエッチン
グによってゲート電極を形成する。WSiのエッチングに
はNF3ガスを使用する。耐熱金属ゲートとしては上記の
材料以外に、スパッタWSi,CVD−W,スパッタW,MoSi,TiW
等を使用してもよい。
セスを用いて耐熱金属ゲート11を形成する（第３図
（ｃ））。耐熱金属ゲート11にはCVD（熱分解化学蒸
着）で形成したWSi合金膜を用い、ホトレジストのパタ
ーン（図示せず）をマスクとして反応性ドライエッチン
グによってゲート電極を形成する。WSiのエッチングに
はNF3ガスを使用する。耐熱金属ゲートとしては上記の
材料以外に、スパッタWSi,CVD−W,スパッタW,MoSi,TiW
等を使用してもよい。
次に、新たにイオン注入用のホトレジストマスク10′
を形成し、これとゲート電極をマスクとして第２ソース
／ドレイン領域20,20′用のイオン注入を行うイオン注
入条件は、Si＋,60KeV,8×1012cm-2である。またアニー
ル条件は第一実施例と同様750℃,20分であり、これによ
って400〜500Ω／□のシート抵抗でかつ、浅いソース／
ドレイン領域が得られる。
を形成し、これとゲート電極をマスクとして第２ソース
／ドレイン領域20,20′用のイオン注入を行うイオン注
入条件は、Si＋,60KeV,8×1012cm-2である。またアニー
ル条件は第一実施例と同様750℃,20分であり、これによ
って400〜500Ω／□のシート抵抗でかつ、浅いソース／
ドレイン領域が得られる。
次に、ｐ型層16,16′（第３図（ｄ））を不純物イオ
ン17注入により形成する。不純物イオンとしてはBeを使
用し、注入条件は60KeV,2×1018cm-2である。この時の
注入層の中心深さは約0.16μｍである。また、このドー
ズ量の場合、ｐ層は空乏化されるので容量は半絶縁性の
GaAs基板と比べて、実質的に増加しない。このイオン注
入の後700℃,20分の条件でアニールを行う。このアニー
ルは、AIN等の保護膜を使用するかAsH3，ガス雰囲気中
で行う。また、フラッシュランプなどを使用した。高温
（950〜100℃）短時間（５〜30秒）のアニールで活性化
してもよい。また、ｐ型層形成用の不純物イオンとして
は、MgやＣを用いてもよく、同様のアニールによってｐ
型層形成が可能である。
ン17注入により形成する。不純物イオンとしてはBeを使
用し、注入条件は60KeV,2×1018cm-2である。この時の
注入層の中心深さは約0.16μｍである。また、このドー
ズ量の場合、ｐ層は空乏化されるので容量は半絶縁性の
GaAs基板と比べて、実質的に増加しない。このイオン注
入の後700℃,20分の条件でアニールを行う。このアニー
ルは、AIN等の保護膜を使用するかAsH3，ガス雰囲気中
で行う。また、フラッシュランプなどを使用した。高温
（950〜100℃）短時間（５〜30秒）のアニールで活性化
してもよい。また、ｐ型層形成用の不純物イオンとして
は、MgやＣを用いてもよく、同様のアニールによってｐ
型層形成が可能である。
最後に、ソース／ドレイン領域上に通常のリフトオフ
プロセスによってソース／ドレイン電極5,6を形成を経
てFETを完成する（第３図（ｅ））。
プロセスによってソース／ドレイン電極5,6を形成を経
てFETを完成する（第３図（ｅ））。
本実施例によれば、第３図（ｅ）に示すようにソース
／ドレイン領域を低抵抗領域19,19′と高抵抗領域20,2
0′の２段階に形成し、短ゲート効果を押えるとともに
ゲート耐圧を高めている。
／ドレイン領域を低抵抗領域19,19′と高抵抗領域20,2
0′の２段階に形成し、短ゲート効果を押えるとともに
ゲート耐圧を高めている。
また、ｎ＋ソース／ドレイン領域19,19′を取り囲む
形にｐ型層16,16′を形成でき、ソース領域から基板１
へのキャリアの注入を防ぐことができるため、より短ゲ
ート効果の小さいFETの形成が可能となる。
形にｐ型層16,16′を形成でき、ソース領域から基板１
へのキャリアの注入を防ぐことができるため、より短ゲ
ート効果の小さいFETの形成が可能となる。
さらには、ｎ型チャネル及びｎ＋型ソース／ドレイン
領域用の活性化アニールの後に、ｐ型層のアニールが可
能なため、この層のみの活性化に必要な低温のアニール
が可能であり、アニール時のｐ型層の拡散が押えられる
ため、しきい電圧の制御性のよい安定したプロセスでFE
Tを形成できる。
領域用の活性化アニールの後に、ｐ型層のアニールが可
能なため、この層のみの活性化に必要な低温のアニール
が可能であり、アニール時のｐ型層の拡散が押えられる
ため、しきい電圧の制御性のよい安定したプロセスでFE
Tを形成できる。
［発明の効果］ 以上、実施例を用いて説明して来たように、本発明に
よれば、耐熱ゲート金属を用いてゲート電極とソース／
ドレイン領域との自己整合されたFETにおいて、短ゲー
ト効果の小さい高性能のFET作製が可能となる。
よれば、耐熱ゲート金属を用いてゲート電極とソース／
ドレイン領域との自己整合されたFETにおいて、短ゲー
ト効果の小さい高性能のFET作製が可能となる。
第１図は従来の自己整合型FETの断面図である。第２図
は従来の自己整合型FETの短ゲート効果を説明する図で
ある。第３図（ａ）乃至第３図（ｅ）は本発明の実施例
のFETの作製手順を示す断面図である。第４図は従来の
ゲート電極の下にｐ型埋込層の形成された構造のFETの
断面図である。 １……半導体基板、２……チャネル層、３……ゲート電
極、4/4′,19/19′,20/20′……ソース／ドレイン領
域、5,6……ソース／ドレイン電極、16/16′……ｐ型埋
込層。
は従来の自己整合型FETの短ゲート効果を説明する図で
ある。第３図（ａ）乃至第３図（ｅ）は本発明の実施例
のFETの作製手順を示す断面図である。第４図は従来の
ゲート電極の下にｐ型埋込層の形成された構造のFETの
断面図である。 １……半導体基板、２……チャネル層、３……ゲート電
極、4/4′,19/19′,20/20′……ソース／ドレイン領
域、5,6……ソース／ドレイン電極、16/16′……ｐ型埋
込層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅本 康成 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭59−72774（ＪＰ，Ａ) 特開 昭54−25171（ＪＰ，Ａ) 特開 昭58−148449（ＪＰ，Ａ) 特開 昭53−76676（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ｎ型ソース、ドレイン領域が耐熱金属ゲー
トに対し自己整合するように半絶縁性半導体基板上形成
されたｎチャネル電界効果トランジスタにおいて、上記
ソース、ドレイン領域はチャネルに近い側の領域とチャ
ネルから遠い側の領域とで抵抗値が異なっており、上記
チャネルに近い側の領域の抵抗値の方が上記チャネルか
ら遠い側の領域の抵抗値より大きく、上記ソース、ドレ
イン領域、および上記チャネルとから成る領域の中の上
記ソース、ドレイン領域のみと上記半絶縁性半導体基板
との間にｐ型層が形成されており、上記ｐ型層は耐熱金
属ゲートをマスクとしたイオン注入により自己整合的に
形成されたものであることを特徴とする電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222060A JP2550013B2 (ja) | 1984-10-24 | 1984-10-24 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222060A JP2550013B2 (ja) | 1984-10-24 | 1984-10-24 | 電界効果トランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27524891A Division JPH0513444A (ja) | 1991-10-23 | 1991-10-23 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61101080A JPS61101080A (ja) | 1986-05-19 |
| JP2550013B2 true JP2550013B2 (ja) | 1996-10-30 |
Family
ID=16776474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222060A Expired - Lifetime JP2550013B2 (ja) | 1984-10-24 | 1984-10-24 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550013B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793320B2 (ja) * | 1985-03-28 | 1995-10-09 | 株式会社東芝 | 電界効果トランジスタの製造方法 |
| JPH07123128B2 (ja) * | 1986-03-07 | 1995-12-25 | 株式会社東芝 | 電界効果型半導体装置及びその製造方法 |
| JP2688678B2 (ja) * | 1986-08-01 | 1997-12-10 | 本田技研工業 株式会社 | 電界効果トランジスタおよびその製造方法 |
| JPH081954B2 (ja) * | 1987-07-21 | 1996-01-10 | 三菱電機株式会社 | 半導体装置 |
| JPH10322147A (ja) * | 1996-10-04 | 1998-12-04 | Toshiba Corp | 高周波電力増幅器およびこれを用いた移動体通信装置 |
| JPH10256271A (ja) * | 1997-03-11 | 1998-09-25 | Toshiba Corp | 電界効果トランジスタおよび高周波電力増幅器 |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5425171A (en) * | 1977-07-27 | 1979-02-24 | Fujitsu Ltd | Manufacture of field effect semiconductor device |
| JPS58148449A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS5972774A (ja) * | 1982-10-19 | 1984-04-24 | Mitsubishi Electric Corp | ガリウム・ヒ素電界効果トランジスタ |
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-
1984
- 1984-10-24 JP JP59222060A patent/JP2550013B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61101080A (ja) | 1986-05-19 |
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