JP4004677B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4004677B2 JP4004677B2 JP05223899A JP5223899A JP4004677B2 JP 4004677 B2 JP4004677 B2 JP 4004677B2 JP 05223899 A JP05223899 A JP 05223899A JP 5223899 A JP5223899 A JP 5223899A JP 4004677 B2 JP4004677 B2 JP 4004677B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- channel
- mesfet
- type
- channel layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）回路の製作において、ＭＥＳＦＥＴと同一基板上で形成される耐ＥＳＤ（Electro Static Discharge）保護を目的としたＮＰＮ接合ダイオードの製造方法に関するものである。
【０００２】
【従来の技術】
図３は一般的なＮチャネルのＭＥＳＦＥＴである。半絶縁性ＧａＡｓ基板１にＮチャネル層２、ソース、ドレイン領域としてのＮ+層３を形成後、Ｎ+層３表面上にソース電極４、ドレイン電極５をオーミック接触させ、Ｎチャネル層２をリセスエッチングした後、ゲート電極６を形成する。
【０００３】
マイクロ波集積回路として使用されるＧａＡｓＭＥＳＦＥＴはショットキーゲートが外部からのＥＳＤで破壊されることが多く、ＥＳＤ破壊を防止するため保護ダイオードを接続する必要があった。この為、ＮＰＮ接合ダイオードを保護ダイオードとしてＭＥＳＦＥＴと同一基板上に形成し、ＥＳＤ耐量を上げる対策が行われている。
【０００４】
従来、ＭＥＳＦＥＴ回路の製作において、ＭＥＳＦＥＴと同一基板上でＭＥＳＦＥＴと一緒に保護ダイオードとして働くＮＰＮ接合ダイオードを製作する場合、例えば、図４のようにＮチャネル層２内をメサエッチング後、Ｚｎ等によるＰ拡散層８を形成したり、又は、図５のようにＭｇ等のＰ型不純物の高濃度イオン注入によりＮチャネル層２内に反転Ｐ注入層９を形成したりして、ＮＰＮ接合ダイオードを製作していた。（例えば、特開昭６２−１４５８７６号公報）
【０００５】
【発明が解決しようとする課題】
しかし、上記のようなＮＰＮ接合ダイオードの製作法では、非常に高度な技術を必要としていた。即ち、図４に示すＺｎ等のＰ拡散では、温度制御が難しいので拡散深さがばらつき易く特性のバラツキが大きいという欠点を有していた。また、図５に示したＭｇ等のＰ型不純物の高濃度イオン注入では、活性化率が悪いため不活性部分が欠陥となり結晶品質を悪化させるという欠点を有していた。特にＰ拡散では、高温に耐える絶縁体マスクを必要とするため、形成に工数がかかりコストが高くなるという問題があった。本発明は上記問題点を解消し、ＭＥＳＦＥＴと同一基板上で非常に製作が容易なＮＰＮ接合ダイオードの製造方法を提供することにより、低コストでＥＳＤ耐圧の大きなＭＥＳＦＥＴ回路を実現することを目的とする。
【０００６】
【課題を解決するための手段】
半導体基板に離間して形成されたＮ+型ソース領域とＮ+型ドレイン領域、及び該Ｎ+型ソース領域と該Ｎ+型ドレイン領域間に形成されたＮチャネル領域の表面上にそれぞれ配置したソース電極、ドレイン電極、ゲート電極を備えたＮチャネルＭＥＳＦＥＴとともに、該半導体基板に離間して形成された２つのＮ+型半導体領域と、該２つのＮ+型半導体領域の表面上に形成されたオーミック電極と、該２つのＮ+型半導体領域間に形成されたＰ型半導体領域を備えたＮＰＮ接合ダイオードを同一の該半導体基板上に形成する半導体装置の製造方法において、半絶縁性ＧａＡｓ基板全体に深いＰ埋込層とより浅いＮチャネル層を順に形成する工程と、該半絶縁性ＧａＡｓ基板表面から該Ｐ埋込層より深くかつ離間した２つのＮ+層を形成する工程と、該２つのＮ+層表面上にそれぞれ該オーミック電極を形成する工程と、該オーミック電極を含む該半絶縁性ＧａＡｓ基板表面全体を被覆したフォトレジストをパターニングし、選択的に該オーミック電極間の該Ｎチャネル層表面と該Ｎチャネル層に接する該２つのＮ+層表面の一部を露出させる工程と、該Ｎチャネル層を完全に除去する工程を備え、該オーミック電極を含む該２つのＮ+層と該Ｐ埋込層から構成された該ＮＰＮ接合ダイオードを該ＮチャネルＭＥＳＦＥＴと同一の該半絶縁性ＧａＡｓ基板上に形成することを特徴とする半導体装置の製造方法を提供する。
【０００７】
【作用】
これにより、ＭＥＳＦＥＴと同一基板上で耐ＥＳＤ保護用ダイオードとしてのＮＰＮ接合ダイオードの制作が容易にでき、ＥＳＤ耐圧の大きなＭＥＳＦＥＴ回路の実現が可能になる。
【０００８】
【実施例】
本発明の実施例としてＮＰＮ接合ダイオードの製造方法を工程順に表した半導体チップの断面図を図１（ａ）〜（ｄ）に示す。尚、複数の図面にわたって同一または相当するものには同一の符号を付し、説明の重複を避けた。この場合、ＭＥＳＦＥＴ製作用基板としてＭＥＳＦＥＴの特性改善の為によく使用されるＰ埋込層とより浅いＮチャネル層を持つ基板を用いる。
【０００９】
図１（ａ）の様にＭＥＳＦＥＴ製作用基板は、まず半絶縁性ＧaＡｓ基板１表面全体にＭｇ等による深いＰイオン注入（例えば、注入エネルギー：１５０ｋｅＶ、ドーズ量：６Ｅ１１（６×１０11）ｃｍ-2、深さ：０．４μｍ程度）によりＰ埋込層１０を形成した後、ＳｉによりＰ埋込層１０よりも浅いＮイオン注入（例えば、注入エネルギー：９０ｋｅＶ、ドーズ量：５Ｅ１２ｃｍ-2、深さ：０．２μｍ程度）を行い、Ｎチャネル層２を形成することにより容易に製作される。Ｐ埋込層１０は、Ｎチャネル層２の注入プロファイルのダレを少なくし、トランジスタ特性における相互コンダクタンス（ｇｍ）を改善するために一般的に用いられる構造である。 本発明のＮＰＮ接合ダイオードは、上記のＰ埋込層１０とＮチャネル層２を持つＭＥＳＦＥＴ製作用基板を使用し以下の工程に従い製作する。
【００１０】
プラズマＣＶＤ法によりＮチャネル層２表面全体にＳｉＮを被覆後、フォトレジストによりパターニングし、Ｎ+層３に対応する部分のＳｉＮ表面を開口させる。そして、フォトレジストをマスクにし選択的にＳｉＮを通してＮ+イオン注入（例えば、注入エネルギー：２００ｋｅＶ、ドーズ量：４Ｅ１３ｃｍ-2、深さ：０．５μｍ程度）を行い、ソース、ドレイン領域としてＮ+層３を形成する。フォトレジスト除去後に注入ドーパントの活性化のために熱処理（アニール）を行い、その後ＳｉＮを除去する。（図１（ｂ））。
【００１１】
次に、ＭＥＳＦＥＴにおけるソース、ドレイン電極と同様にリフトオフ法によりＡｕＧｅ／Ｎｉ／Ａｕから成るオーミック電極７を形成し合金化処理（シンタ）を行う。そして、オーミック電極７を含む半絶縁性ＧａＡｓ基板１表面の全面にフォトレジスト１１を塗布後パターニングし、図１（ｃ）に示す様に、選択的にオーミック電極７間のＮチャネル層２およびＮチャネル層２に接するＮ+層３内側の領域を開口し露出させる。
【００１２】
次に、フォトレジスト１１をエッチングマスクとして利用し、リン酸、過酸化水素、水から成るエッチング液によるメサエッチングでＮチャネル層２を完全に除去し、Ｐ埋込層１０を残す。最後にフォトレジスト１１を有機溶剤で除去し、図１（ｄ）に示す様に二つのオーミック電極７間でＮ+層３とＰ埋込層１０から構成されるＮＰＮ接合ダイオードを完成させる。
【００１３】
上記のＭＥＳＦＥＴ製作用基板を用いて製作したＭＥＳＦＥＴの断面図を図２に示す。ＮＰＮ接合ダイオードの製作と同様に図１（ａ）〜（ｃ）の工程を行った後、ソース、ドレイン間のＮチャネル層２を目標のピンチオフ電圧を持つような適当な深さまでメサエッチングを行う。次に、Ｔｉ／Ｐｔ／Ａｕを蒸着しリフトオフ法によりＴｉ／Ｐｔ／Ａｕから成るゲート電極６を形成して完成させる。以上の様に製作することにより、同一基板上でＭＥＳＦＥＴとＮＰＮ接合ダイオードが容易に形成できる。
【００１４】
【発明の効果】
本発明は、Ｐ埋込層とＮチャネル層を持つＭＥＳＦＥＴ製作用基板を利用し、二つのオーミック電極間において、Ｎチャネル層を除去するためのメサエッチングのみで、ＮＰＮ接合ダイオードをＭＥＳＦＥＴと同一基板上に形成することが出来る。従って、Ｐ拡散やＰ高濃度イオン注入と比べると、製作が容易であり、低コスト化に有効である。また、Ｐ拡散やＰ高濃度イオン注入がＮチャネル層を反転させたＰ高濃度層を用いるのに対し、本発明では初期のイオン注入によるＰ埋込層をそのまま使用するので、結晶品質に優れており、特性も良好な耐ＥＳＤ用保護ダイオードとしてのＮＰＮ接合ダイオードが製作可能になる。
【図面の簡単な説明】
【図１】本発明によるＮＰＮ接合ダイオードの製造方法を工程順に表した断面図である。
【図２】Ｐ埋込層とＮチャネル層を持つ基板上に形成されたＭＥＳＦＥＴの断面図である。
【図３】ＮチャネルＭＥＳＦＥＴの断面図である。
【図４】従来例としてＰ拡散層を用いたＮＰＮ接合ダイオードの断面図である。
【図５】従来例としてＰ注入層を用いたＮＰＮ接合ダイオードの断面図である。
【符号の説明】
１．半絶縁性ＧａＡｓ基板
２．Ｎチャネル層
３．Ｎ+層
４．ソース電極
５．ドレイン電極
６．ゲート電極
７．オーミック電極
８．Ｐ拡散層
９．Ｐ注入層
１０．Ｐ埋込層
１１．フォトレジスト
【発明の属する技術分野】
本発明は、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）回路の製作において、ＭＥＳＦＥＴと同一基板上で形成される耐ＥＳＤ（Electro Static Discharge）保護を目的としたＮＰＮ接合ダイオードの製造方法に関するものである。
【０００２】
【従来の技術】
図３は一般的なＮチャネルのＭＥＳＦＥＴである。半絶縁性ＧａＡｓ基板１にＮチャネル層２、ソース、ドレイン領域としてのＮ+層３を形成後、Ｎ+層３表面上にソース電極４、ドレイン電極５をオーミック接触させ、Ｎチャネル層２をリセスエッチングした後、ゲート電極６を形成する。
【０００３】
マイクロ波集積回路として使用されるＧａＡｓＭＥＳＦＥＴはショットキーゲートが外部からのＥＳＤで破壊されることが多く、ＥＳＤ破壊を防止するため保護ダイオードを接続する必要があった。この為、ＮＰＮ接合ダイオードを保護ダイオードとしてＭＥＳＦＥＴと同一基板上に形成し、ＥＳＤ耐量を上げる対策が行われている。
【０００４】
従来、ＭＥＳＦＥＴ回路の製作において、ＭＥＳＦＥＴと同一基板上でＭＥＳＦＥＴと一緒に保護ダイオードとして働くＮＰＮ接合ダイオードを製作する場合、例えば、図４のようにＮチャネル層２内をメサエッチング後、Ｚｎ等によるＰ拡散層８を形成したり、又は、図５のようにＭｇ等のＰ型不純物の高濃度イオン注入によりＮチャネル層２内に反転Ｐ注入層９を形成したりして、ＮＰＮ接合ダイオードを製作していた。（例えば、特開昭６２−１４５８７６号公報）
【０００５】
【発明が解決しようとする課題】
しかし、上記のようなＮＰＮ接合ダイオードの製作法では、非常に高度な技術を必要としていた。即ち、図４に示すＺｎ等のＰ拡散では、温度制御が難しいので拡散深さがばらつき易く特性のバラツキが大きいという欠点を有していた。また、図５に示したＭｇ等のＰ型不純物の高濃度イオン注入では、活性化率が悪いため不活性部分が欠陥となり結晶品質を悪化させるという欠点を有していた。特にＰ拡散では、高温に耐える絶縁体マスクを必要とするため、形成に工数がかかりコストが高くなるという問題があった。本発明は上記問題点を解消し、ＭＥＳＦＥＴと同一基板上で非常に製作が容易なＮＰＮ接合ダイオードの製造方法を提供することにより、低コストでＥＳＤ耐圧の大きなＭＥＳＦＥＴ回路を実現することを目的とする。
【０００６】
【課題を解決するための手段】
半導体基板に離間して形成されたＮ+型ソース領域とＮ+型ドレイン領域、及び該Ｎ+型ソース領域と該Ｎ+型ドレイン領域間に形成されたＮチャネル領域の表面上にそれぞれ配置したソース電極、ドレイン電極、ゲート電極を備えたＮチャネルＭＥＳＦＥＴとともに、該半導体基板に離間して形成された２つのＮ+型半導体領域と、該２つのＮ+型半導体領域の表面上に形成されたオーミック電極と、該２つのＮ+型半導体領域間に形成されたＰ型半導体領域を備えたＮＰＮ接合ダイオードを同一の該半導体基板上に形成する半導体装置の製造方法において、半絶縁性ＧａＡｓ基板全体に深いＰ埋込層とより浅いＮチャネル層を順に形成する工程と、該半絶縁性ＧａＡｓ基板表面から該Ｐ埋込層より深くかつ離間した２つのＮ+層を形成する工程と、該２つのＮ+層表面上にそれぞれ該オーミック電極を形成する工程と、該オーミック電極を含む該半絶縁性ＧａＡｓ基板表面全体を被覆したフォトレジストをパターニングし、選択的に該オーミック電極間の該Ｎチャネル層表面と該Ｎチャネル層に接する該２つのＮ+層表面の一部を露出させる工程と、該Ｎチャネル層を完全に除去する工程を備え、該オーミック電極を含む該２つのＮ+層と該Ｐ埋込層から構成された該ＮＰＮ接合ダイオードを該ＮチャネルＭＥＳＦＥＴと同一の該半絶縁性ＧａＡｓ基板上に形成することを特徴とする半導体装置の製造方法を提供する。
【０００７】
【作用】
これにより、ＭＥＳＦＥＴと同一基板上で耐ＥＳＤ保護用ダイオードとしてのＮＰＮ接合ダイオードの制作が容易にでき、ＥＳＤ耐圧の大きなＭＥＳＦＥＴ回路の実現が可能になる。
【０００８】
【実施例】
本発明の実施例としてＮＰＮ接合ダイオードの製造方法を工程順に表した半導体チップの断面図を図１（ａ）〜（ｄ）に示す。尚、複数の図面にわたって同一または相当するものには同一の符号を付し、説明の重複を避けた。この場合、ＭＥＳＦＥＴ製作用基板としてＭＥＳＦＥＴの特性改善の為によく使用されるＰ埋込層とより浅いＮチャネル層を持つ基板を用いる。
【０００９】
図１（ａ）の様にＭＥＳＦＥＴ製作用基板は、まず半絶縁性ＧaＡｓ基板１表面全体にＭｇ等による深いＰイオン注入（例えば、注入エネルギー：１５０ｋｅＶ、ドーズ量：６Ｅ１１（６×１０11）ｃｍ-2、深さ：０．４μｍ程度）によりＰ埋込層１０を形成した後、ＳｉによりＰ埋込層１０よりも浅いＮイオン注入（例えば、注入エネルギー：９０ｋｅＶ、ドーズ量：５Ｅ１２ｃｍ-2、深さ：０．２μｍ程度）を行い、Ｎチャネル層２を形成することにより容易に製作される。Ｐ埋込層１０は、Ｎチャネル層２の注入プロファイルのダレを少なくし、トランジスタ特性における相互コンダクタンス（ｇｍ）を改善するために一般的に用いられる構造である。 本発明のＮＰＮ接合ダイオードは、上記のＰ埋込層１０とＮチャネル層２を持つＭＥＳＦＥＴ製作用基板を使用し以下の工程に従い製作する。
【００１０】
プラズマＣＶＤ法によりＮチャネル層２表面全体にＳｉＮを被覆後、フォトレジストによりパターニングし、Ｎ+層３に対応する部分のＳｉＮ表面を開口させる。そして、フォトレジストをマスクにし選択的にＳｉＮを通してＮ+イオン注入（例えば、注入エネルギー：２００ｋｅＶ、ドーズ量：４Ｅ１３ｃｍ-2、深さ：０．５μｍ程度）を行い、ソース、ドレイン領域としてＮ+層３を形成する。フォトレジスト除去後に注入ドーパントの活性化のために熱処理（アニール）を行い、その後ＳｉＮを除去する。（図１（ｂ））。
【００１１】
次に、ＭＥＳＦＥＴにおけるソース、ドレイン電極と同様にリフトオフ法によりＡｕＧｅ／Ｎｉ／Ａｕから成るオーミック電極７を形成し合金化処理（シンタ）を行う。そして、オーミック電極７を含む半絶縁性ＧａＡｓ基板１表面の全面にフォトレジスト１１を塗布後パターニングし、図１（ｃ）に示す様に、選択的にオーミック電極７間のＮチャネル層２およびＮチャネル層２に接するＮ+層３内側の領域を開口し露出させる。
【００１２】
次に、フォトレジスト１１をエッチングマスクとして利用し、リン酸、過酸化水素、水から成るエッチング液によるメサエッチングでＮチャネル層２を完全に除去し、Ｐ埋込層１０を残す。最後にフォトレジスト１１を有機溶剤で除去し、図１（ｄ）に示す様に二つのオーミック電極７間でＮ+層３とＰ埋込層１０から構成されるＮＰＮ接合ダイオードを完成させる。
【００１３】
上記のＭＥＳＦＥＴ製作用基板を用いて製作したＭＥＳＦＥＴの断面図を図２に示す。ＮＰＮ接合ダイオードの製作と同様に図１（ａ）〜（ｃ）の工程を行った後、ソース、ドレイン間のＮチャネル層２を目標のピンチオフ電圧を持つような適当な深さまでメサエッチングを行う。次に、Ｔｉ／Ｐｔ／Ａｕを蒸着しリフトオフ法によりＴｉ／Ｐｔ／Ａｕから成るゲート電極６を形成して完成させる。以上の様に製作することにより、同一基板上でＭＥＳＦＥＴとＮＰＮ接合ダイオードが容易に形成できる。
【００１４】
【発明の効果】
本発明は、Ｐ埋込層とＮチャネル層を持つＭＥＳＦＥＴ製作用基板を利用し、二つのオーミック電極間において、Ｎチャネル層を除去するためのメサエッチングのみで、ＮＰＮ接合ダイオードをＭＥＳＦＥＴと同一基板上に形成することが出来る。従って、Ｐ拡散やＰ高濃度イオン注入と比べると、製作が容易であり、低コスト化に有効である。また、Ｐ拡散やＰ高濃度イオン注入がＮチャネル層を反転させたＰ高濃度層を用いるのに対し、本発明では初期のイオン注入によるＰ埋込層をそのまま使用するので、結晶品質に優れており、特性も良好な耐ＥＳＤ用保護ダイオードとしてのＮＰＮ接合ダイオードが製作可能になる。
【図面の簡単な説明】
【図１】本発明によるＮＰＮ接合ダイオードの製造方法を工程順に表した断面図である。
【図２】Ｐ埋込層とＮチャネル層を持つ基板上に形成されたＭＥＳＦＥＴの断面図である。
【図３】ＮチャネルＭＥＳＦＥＴの断面図である。
【図４】従来例としてＰ拡散層を用いたＮＰＮ接合ダイオードの断面図である。
【図５】従来例としてＰ注入層を用いたＮＰＮ接合ダイオードの断面図である。
【符号の説明】
１．半絶縁性ＧａＡｓ基板
２．Ｎチャネル層
３．Ｎ+層
４．ソース電極
５．ドレイン電極
６．ゲート電極
７．オーミック電極
８．Ｐ拡散層
９．Ｐ注入層
１０．Ｐ埋込層
１１．フォトレジスト
Claims (1)
- 半導体基板に離間して形成されたＮ+型ソース領域とＮ+型ドレイン領域、及び該Ｎ+型ソース領域と該Ｎ+型ドレイン領域間に形成されたＮチャネル領域の表面上にそれぞれ配置したソース電極、ドレイン電極、ゲート電極を備えたＮチャネルＭＥＳＦＥＴとともに、該半導体基板に離間して形成された２つのＮ+型半導体領域と、該２つのＮ+型半導体領域の表面上に形成されたオーミック電極と、該２つのＮ+型半導体領域間に形成されたＰ型半導体領域を備えたＮＰＮ接合ダイオードを同一の該半導体基板上に形成する半導体装置の製造方法において、半絶縁性ＧａＡｓ基板全体に深いＰ埋込層とより浅いＮチャネル層を順に形成する工程と、該半絶縁性ＧａＡｓ基板表面から該Ｐ埋込層より深くかつ離間した２つのＮ+層を形成する工程と、該２つのＮ+層表面上にそれぞれ該オーミック電極を形成する工程と、該オーミック電極を含む該半絶縁性ＧａＡｓ基板表面全体を被覆したフォトレジストをパターニングし、選択的に該オーミック電極間の該Ｎチャネル層表面と該Ｎチャネル層に接する該２つのＮ+層表面の一部を露出させる工程と、該Ｎチャネル層を完全に除去する工程を備え、該オーミック電極を含む該２つのＮ+層と該Ｐ埋込層から構成された該ＮＰＮ接合ダイオードを該ＮチャネルＭＥＳＦＥＴと同一の該半絶縁性ＧａＡｓ基板上に形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05223899A JP4004677B2 (ja) | 1999-03-01 | 1999-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05223899A JP4004677B2 (ja) | 1999-03-01 | 1999-03-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252300A JP2000252300A (ja) | 2000-09-14 |
| JP4004677B2 true JP4004677B2 (ja) | 2007-11-07 |
Family
ID=12909152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05223899A Expired - Fee Related JP4004677B2 (ja) | 1999-03-01 | 1999-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4004677B2 (ja) |
-
1999
- 1999-03-01 JP JP05223899A patent/JP4004677B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000252300A (ja) | 2000-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920002090B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| US4636822A (en) | GaAs short channel lightly doped drain MESFET structure and fabrication | |
| JPH01133375A (ja) | 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法 | |
| US4905061A (en) | Schottky gate field effect transistor | |
| US7485514B2 (en) | Method for fabricating a MESFET | |
| US5877047A (en) | Lateral gate, vertical drift region transistor | |
| JPH0235462B2 (ja) | ||
| US4712291A (en) | Process of fabricating TiW/Si self-aligned gate for GaAs MESFETs | |
| JP2550013B2 (ja) | 電界効果トランジスタ | |
| JP4004677B2 (ja) | 半導体装置の製造方法 | |
| JP3186298B2 (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPH0543291B2 (ja) | ||
| JPS61187277A (ja) | 電界効果トランジスタの製造方法 | |
| KR910006751B1 (ko) | 반도체 집적회로장치 및 그의 제조방법 | |
| JP2762919B2 (ja) | 半導体素子 | |
| JPH0737905A (ja) | 半導体装置の製造方法 | |
| JPH06260510A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| KR100244002B1 (ko) | 화합물 반도체 장치의 제조 방법 | |
| JPS61163662A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02119265A (ja) | 化合物半導体装置 | |
| JPS59195874A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0513444A (ja) | 電界効果トランジスタ | |
| JPS61265870A (ja) | 電界効果トランジスタの製造方法 | |
| JPH06275654A (ja) | 電界効果トランジスタおよび製造方法 | |
| JP2004111573A (ja) | 半導体装置、及び同半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050307 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070807 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070814 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070822 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |