JPH06260510A - 電界効果型トランジスタおよびその製造方法 - Google Patents
電界効果型トランジスタおよびその製造方法Info
- Publication number
- JPH06260510A JPH06260510A JP4545993A JP4545993A JPH06260510A JP H06260510 A JPH06260510 A JP H06260510A JP 4545993 A JP4545993 A JP 4545993A JP 4545993 A JP4545993 A JP 4545993A JP H06260510 A JPH06260510 A JP H06260510A
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- JP
- Japan
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- gate
- metal pattern
- pattern
- drain
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Abstract
(57)【要約】
【目的】 本発明は、歩留りの高い大電力用電界効果型
トランジスタおよびその製造方法を提供することを目的
とする。 【構成】 活性層（２）上にゲート金属パターン（３）
および１以上のダミーゲート金属パターン（４）からな
る金属パターン列を並設し、金属パターン列の側壁およ
び金属パターン間を絶縁膜（５）で覆ってゲートパター
ン（６）を形成している。さらに、ゲートパターン
（６）を挟んでこれと自己整合的にソースおよびドレイ
ン用オーミック低抵抗領域（７、８）を形成し、これら
のソースおよびドレイン用オーミック低抵抗領域（７、
８）に接触させてソース電極（１０）およびドレイン電
極（１１）を配置している。
トランジスタおよびその製造方法を提供することを目的
とする。 【構成】 活性層（２）上にゲート金属パターン（３）
および１以上のダミーゲート金属パターン（４）からな
る金属パターン列を並設し、金属パターン列の側壁およ
び金属パターン間を絶縁膜（５）で覆ってゲートパター
ン（６）を形成している。さらに、ゲートパターン
（６）を挟んでこれと自己整合的にソースおよびドレイ
ン用オーミック低抵抗領域（７、８）を形成し、これら
のソースおよびドレイン用オーミック低抵抗領域（７、
８）に接触させてソース電極（１０）およびドレイン電
極（１１）を配置している。
Description
【０００１】
【産業上の利用分野】本発明は電界効果型トランジス
タ、特にマイクロ波集積回路（ＭＩＣ：Microwave Inte
grated Circuits ）およびモノリシックマイクロ波集積
回路（ＭＭＩＣ：Microwave Monolithic Integrated Ci
rcuits）で使用される高周波かつ大振幅動作用の電界効
果型トランジスタおよびその製造方法に関する。
タ、特にマイクロ波集積回路（ＭＩＣ：Microwave Inte
grated Circuits ）およびモノリシックマイクロ波集積
回路（ＭＭＩＣ：Microwave Monolithic Integrated Ci
rcuits）で使用される高周波かつ大振幅動作用の電界効
果型トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】マイクロ波帯で高周波動作を目的とした
ＧａＡｓＭＭＩＣやＭＩＣは電界効果型トランジスタ等
の能動素子と抵抗、容量、インダクタンス等の受動素子
とを組合わせて形成される。ここで用いられる電界効果
型トランジタの動作周波数は数ＧＨｚ以上と非常に高い
ため、トランジスタ自体の高速性が要求され、高速性を
表すｆT （電流遮断周波数）を向上させる工夫がなされ
ている。具体的には、トランスコンダクタンスｇm を向
上させてゲート容量を低減するため、短ゲートにする
（通常１．０μｍ以下）、またソース抵抗を減らすた
め、ゲート電極と自己整合的にオーミック領域にイオン
注入し、それを活性化することで低抵抗領域を設けるな
どが行われる。
ＧａＡｓＭＭＩＣやＭＩＣは電界効果型トランジスタ等
の能動素子と抵抗、容量、インダクタンス等の受動素子
とを組合わせて形成される。ここで用いられる電界効果
型トランジタの動作周波数は数ＧＨｚ以上と非常に高い
ため、トランジスタ自体の高速性が要求され、高速性を
表すｆT （電流遮断周波数）を向上させる工夫がなされ
ている。具体的には、トランスコンダクタンスｇm を向
上させてゲート容量を低減するため、短ゲートにする
（通常１．０μｍ以下）、またソース抵抗を減らすた
め、ゲート電極と自己整合的にオーミック領域にイオン
注入し、それを活性化することで低抵抗領域を設けるな
どが行われる。
【０００３】しかし、ゲート電極と自己整合的に低抵抗
領域を設けるとドレイン耐圧が低下し（約５Ｖ）、大振
幅動作を行う大電力用電界効果型トランジスタには使用
することはできない。そこで、ゲート電極とイオン注入
で形成したドレイン側のｎ+領域との距離を離す（オフ
セットさせる）方法、つまりソース電極とドレイン電極
とをゲート電極に関して非対称に配置する方法が採られ
る。この方法によれば、ドレイン耐圧はゲート電極とド
レイン側のｎ+ 領域との距離にほぼ比例して向上する。
領域を設けるとドレイン耐圧が低下し（約５Ｖ）、大振
幅動作を行う大電力用電界効果型トランジスタには使用
することはできない。そこで、ゲート電極とイオン注入
で形成したドレイン側のｎ+領域との距離を離す（オフ
セットさせる）方法、つまりソース電極とドレイン電極
とをゲート電極に関して非対称に配置する方法が採られ
る。この方法によれば、ドレイン耐圧はゲート電極とド
レイン側のｎ+ 領域との距離にほぼ比例して向上する。
【０００４】
【発明が解決しようとする課題】ところで、通常の大電
力用電界効果型トランジスタは、エピタキシャル成長で
活性層や低抵抗層（オーミック電極接触層）などを形成
し、エッチングを利用してゲート領域をリセス構造（１
段リセス構造や２段リセス構造等）にすることが多い。
リセス構造では、ゲート電極は溝に埋め込まれるのでゲ
ート電極とドレイン側のｎ+ 層までの距離が長くなりド
レイン耐圧を向上させることができるからである。
力用電界効果型トランジスタは、エピタキシャル成長で
活性層や低抵抗層（オーミック電極接触層）などを形成
し、エッチングを利用してゲート領域をリセス構造（１
段リセス構造や２段リセス構造等）にすることが多い。
リセス構造では、ゲート電極は溝に埋め込まれるのでゲ
ート電極とドレイン側のｎ+ 層までの距離が長くなりド
レイン耐圧を向上させることができるからである。
【０００５】しかしながら、リセス構造にするとエッチ
ングのばらつきにより素子の均一性（Ｖｔｈの均一性）
が損なわれ、ＩＣ化したときの歩留りが低下してしまう
といった問題が生じた。
ングのばらつきにより素子の均一性（Ｖｔｈの均一性）
が損なわれ、ＩＣ化したときの歩留りが低下してしまう
といった問題が生じた。
【０００６】本発明は、このような問題を解決し、歩留
りの高い大電力用電界効果型トランジスタおよびその製
造方法を提供することを目的とする。
りの高い大電力用電界効果型トランジスタおよびその製
造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明の電界効果型トランジスタは、活性層上のゲ
ート電極領域にゲート金属パターンを形成し、かつこの
ドレイン側に隣接して１以上のダミーゲート金属パター
ンを形成した金属パターン列を並設し、金属パターン列
の側壁および金属パターン間を絶縁膜で被覆したゲート
パターンと、ゲートパターンを挟んでこれと自己整合的
に形成されたソースおよびドレイン用オーミック低抵抗
領域と、ソースおよびドレイン用オーミック低抵抗領域
に接触させて形成されたソースおよびドレイン電極とを
備え、ゲート金属パターンをゲート電極として機能させ
たことを特徴とする。
め、本発明の電界効果型トランジスタは、活性層上のゲ
ート電極領域にゲート金属パターンを形成し、かつこの
ドレイン側に隣接して１以上のダミーゲート金属パター
ンを形成した金属パターン列を並設し、金属パターン列
の側壁および金属パターン間を絶縁膜で被覆したゲート
パターンと、ゲートパターンを挟んでこれと自己整合的
に形成されたソースおよびドレイン用オーミック低抵抗
領域と、ソースおよびドレイン用オーミック低抵抗領域
に接触させて形成されたソースおよびドレイン電極とを
備え、ゲート金属パターンをゲート電極として機能させ
たことを特徴とする。
【０００８】また、本発明の電界効果型トランジスタの
製造方法は、半導体基板上に活性層を形成する第１の工
程と、活性層上のゲート電極領域にゲート金属パターン
を形成し、かつこのドレイン側に隣接して１以上のダミ
ーゲート金属パターンを形成して金属パターン列とする
第２の工程と、金属パターン列の側壁および金属パター
ン間に絶縁膜を形成してゲートパターンとする第３の工
程と、ゲートパターンを挟んで、このゲートパターンと
自己整合的にソースおよびドレイン用オーミック低抵抗
領域を形成する第４の工程と、ソースおよびドレイン用
オーミック低抵抗領域に接触させてソースおよびドレイ
ン電極を形成する第５の工程とを備え、ゲート金属パタ
ーンをゲート電極として機能させたことを特徴とする。
製造方法は、半導体基板上に活性層を形成する第１の工
程と、活性層上のゲート電極領域にゲート金属パターン
を形成し、かつこのドレイン側に隣接して１以上のダミ
ーゲート金属パターンを形成して金属パターン列とする
第２の工程と、金属パターン列の側壁および金属パター
ン間に絶縁膜を形成してゲートパターンとする第３の工
程と、ゲートパターンを挟んで、このゲートパターンと
自己整合的にソースおよびドレイン用オーミック低抵抗
領域を形成する第４の工程と、ソースおよびドレイン用
オーミック低抵抗領域に接触させてソースおよびドレイ
ン電極を形成する第５の工程とを備え、ゲート金属パタ
ーンをゲート電極として機能させたことを特徴とする。
【０００９】この場合、第２の工程で、金属パターン列
を形成した後に、これらの金属パターンを等方的にエッ
チングしてもよい。
を形成した後に、これらの金属パターンを等方的にエッ
チングしてもよい。
【００１０】
【作用】本発明によれば、ゲートパターンに対して自己
整合的にソース用オーミック低抵抗領域を形成すること
によりソース抵抗が低減される。また、ゲートパターン
に対して自己整合的にドレイン用オーミック低抵抗領域
を形成することによりゲート電極とドレイン用オーミッ
ク低抵抗領域とが精度良くオフセットされ、ドレイン耐
圧の向上およびドレインコンダクタンスの改善を図るこ
とができる。このため利得が向上する。
整合的にソース用オーミック低抵抗領域を形成すること
によりソース抵抗が低減される。また、ゲートパターン
に対して自己整合的にドレイン用オーミック低抵抗領域
を形成することによりゲート電極とドレイン用オーミッ
ク低抵抗領域とが精度良くオフセットされ、ドレイン耐
圧の向上およびドレインコンダクタンスの改善を図るこ
とができる。このため利得が向上する。
【００１１】このように、オーミック低抵抗領域はソー
ス用とドレイン用のどちらも自己整合的に形成されるの
で、素子性能の均一化が図れ、歩留りが向上する。
ス用とドレイン用のどちらも自己整合的に形成されるの
で、素子性能の均一化が図れ、歩留りが向上する。
【００１２】
【実施例】以下、本発明の一実施例について添付図面を
参照して説明する。
参照して説明する。
【００１３】図１および図２は、本実施例の電界効果ト
ランジスタの製造方法を示す工程断面図である。同図に
おいて、まず半絶縁性ＧａＡｓ基板１の上にＧａＡｓ活
性層２を形成する（図１（ａ））。この場合、ＧａＡｓ
基板１上にＧａＡｓ層を形成した後にＳｉイオンを注入
して活性層２としてもよく、ＧａＡｓ基板１上にＳｉイ
オンをドープしながらエピタキシャル成長させて活性層
２を形成してもよい。大電力用の電界効果型トランジス
タにする場合は、単位ゲート幅当たりの電流密度を大き
くするために活性層２を厚く形成する。例えば、エピタ
キシャル成長により活性層２を形成する場合は、８×１
０17ｃｍ-3のドーピング濃度で１０００オングストロー
ム程度の厚さとすれば、しきい値電圧Ｖthは−３Ｖとな
る。
ランジスタの製造方法を示す工程断面図である。同図に
おいて、まず半絶縁性ＧａＡｓ基板１の上にＧａＡｓ活
性層２を形成する（図１（ａ））。この場合、ＧａＡｓ
基板１上にＧａＡｓ層を形成した後にＳｉイオンを注入
して活性層２としてもよく、ＧａＡｓ基板１上にＳｉイ
オンをドープしながらエピタキシャル成長させて活性層
２を形成してもよい。大電力用の電界効果型トランジス
タにする場合は、単位ゲート幅当たりの電流密度を大き
くするために活性層２を厚く形成する。例えば、エピタ
キシャル成長により活性層２を形成する場合は、８×１
０17ｃｍ-3のドーピング濃度で１０００オングストロー
ム程度の厚さとすれば、しきい値電圧Ｖthは−３Ｖとな
る。
【００１４】次に、スパッタ法とフォトリソグラフィの
技術を用いて、活性層２上にゲート金属パターン３およ
びダミーゲート金属パターン４を同時に形成する（図１
（ｂ））。この時のゲート金属パターン３およびダミー
ゲート金属パターン４の金属としては、ＷＳｉもしくは
ＷＳｉＮ等の耐熱金属を用いる。ここで、ゲート金属パ
ターン３とダミーゲート金属パターン４の間隔は、０．
５μｍ程度とする。さらに、ゲート金属パターン３とダ
ミーゲート金属パターン４を短く加工するために、ＳＦ
6 などのガスを用いたＲＩＥ（Reactive Ion Etching）
法で等法的にエッチングしてもよい。ダミーゲート金属
パターン４のゲート長は、ドレイン側のオフセット量に
より決定される。本実施例では、ダミーゲート金属パタ
ーン４のゲート長は０．３μｍである。
技術を用いて、活性層２上にゲート金属パターン３およ
びダミーゲート金属パターン４を同時に形成する（図１
（ｂ））。この時のゲート金属パターン３およびダミー
ゲート金属パターン４の金属としては、ＷＳｉもしくは
ＷＳｉＮ等の耐熱金属を用いる。ここで、ゲート金属パ
ターン３とダミーゲート金属パターン４の間隔は、０．
５μｍ程度とする。さらに、ゲート金属パターン３とダ
ミーゲート金属パターン４を短く加工するために、ＳＦ
6 などのガスを用いたＲＩＥ（Reactive Ion Etching）
法で等法的にエッチングしてもよい。ダミーゲート金属
パターン４のゲート長は、ドレイン側のオフセット量に
より決定される。本実施例では、ダミーゲート金属パタ
ーン４のゲート長は０．３μｍである。
【００１５】その後、スパッタ法もしくはＥＣＲ−ＣＶ
Ｄ法等の方法でＳｉＮ膜等の絶縁膜５をウエハ全面に堆
積させる（約３０００オングストローム）（図１
（ｃ））。さらにＣＦ4 などのガスを用いたＲＩＥ法で
異方性エッチングを行い、ゲート金属パターン３とダミ
ーゲート金属パターン４の側壁および電極間を除いた領
域の絶縁膜５を除去して、ゲートパターン６を形成する
（図１（ｄ））。上述したようにゲート金属パターン３
とダミーゲート金属パターン４の間隔は、０．５μｍと
狭いので、このエッチングによってもゲート金属パター
ン３とダミーゲート金属パターン４間の絶縁膜５は除去
されずに残ることとなる。
Ｄ法等の方法でＳｉＮ膜等の絶縁膜５をウエハ全面に堆
積させる（約３０００オングストローム）（図１
（ｃ））。さらにＣＦ4 などのガスを用いたＲＩＥ法で
異方性エッチングを行い、ゲート金属パターン３とダミ
ーゲート金属パターン４の側壁および電極間を除いた領
域の絶縁膜５を除去して、ゲートパターン６を形成する
（図１（ｄ））。上述したようにゲート金属パターン３
とダミーゲート金属パターン４の間隔は、０．５μｍと
狭いので、このエッチングによってもゲート金属パター
ン３とダミーゲート金属パターン４間の絶縁膜５は除去
されずに残ることとなる。
【００１６】次に、ゲートパターン６をマスクとして、
Ｓｉイオンを注入することにより、ゲートパターン６と
自己整合的にソース側のオーミック低抵抗領域７、およ
びドレイン側のオーミック低抵抗領域８がそれぞれ形成
される（図２（ｅ））。このため、オーミック低抵抗領
域７、８は、ゲート金属パターン３の両側に配置され、
しかもゲート金属パターン３端とドレイン側のオーミッ
ク低抵抗領域８は１μｍ程度にオフセットされる。
Ｓｉイオンを注入することにより、ゲートパターン６と
自己整合的にソース側のオーミック低抵抗領域７、およ
びドレイン側のオーミック低抵抗領域８がそれぞれ形成
される（図２（ｅ））。このため、オーミック低抵抗領
域７、８は、ゲート金属パターン３の両側に配置され、
しかもゲート金属パターン３端とドレイン側のオーミッ
ク低抵抗領域８は１μｍ程度にオフセットされる。
【００１７】次いで、アニールによりＳｉイオンを活性
化させる。このアニールは、電気炉等で３０分程度約８
００℃に加熱して行う。
化させる。このアニールは、電気炉等で３０分程度約８
００℃に加熱して行う。
【００１８】次に、オーミック電極を形成するために、
まずフォトリソグラフィ技術を用いてレジストパターン
９を形成し、これをマスクとして、蒸着法によりオーミ
ック電極金属層（ここではＡｕＧｅ／Ｎｉの２層構造）
を堆積させ（図２（ｆ））、リフトオフする。その後、
４００℃で１分程度の熱処理を行い、合金化することに
より、それぞれソース電極１０、ドレイン電極１１とす
る（図２（ｇ））。
まずフォトリソグラフィ技術を用いてレジストパターン
９を形成し、これをマスクとして、蒸着法によりオーミ
ック電極金属層（ここではＡｕＧｅ／Ｎｉの２層構造）
を堆積させ（図２（ｆ））、リフトオフする。その後、
４００℃で１分程度の熱処理を行い、合金化することに
より、それぞれソース電極１０、ドレイン電極１１とす
る（図２（ｇ））。
【００１９】最後に、ゲート金属パターン３上にＡｕ等
の低抵抗金属からなる配線層１２を蒸着させることによ
り、ゲート金属パターン３はゲート金属として機能する
ようになる（図（ｈ））。
の低抵抗金属からなる配線層１２を蒸着させることによ
り、ゲート金属パターン３はゲート金属として機能する
ようになる（図（ｈ））。
【００２０】以上の工程を経て、電界効果型トランジス
タが完成する。
タが完成する。
【００２１】図３（ａ）（ｂ）は、複数のダミーゲート
金属パターン４を用いた本実施例の電界効果型トランジ
スタを示す断面図である。このように、ダミーゲート金
属パターン４の個数を増やすことにより、ゲート金属パ
ターン３端とドレイン側のオーミック低抵抗領域８の間
隔を所望の長さに調整できる。この調整によって、ドレ
イン耐圧の向上およびドレインコンダクタンスの改善を
図ることができる。
金属パターン４を用いた本実施例の電界効果型トランジ
スタを示す断面図である。このように、ダミーゲート金
属パターン４の個数を増やすことにより、ゲート金属パ
ターン３端とドレイン側のオーミック低抵抗領域８の間
隔を所望の長さに調整できる。この調整によって、ドレ
イン耐圧の向上およびドレインコンダクタンスの改善を
図ることができる。
【００２２】図３（ａ）は２つのダミーゲート金属パタ
ーン４（４ａ、４ｂ）を用いた例、図３（ｂ）は３つの
ダミーゲート金属パターン４（４ａ、４ｂ、４ｃ）を用
いた例である。ゲート金属パターン３とダミーゲート金
属パターン４の間隔、およびダミーゲート金属パターン
４同士の間隔は所望の間隔でよいが、エッチングによっ
ても絶縁膜５が除去されない程度の狭さ（例えば、０．
５μｍ）にする必要がある。また、各ダミーゲート金属
パターン４のゲート長もそれぞれ所望の長さでよい。
ーン４（４ａ、４ｂ）を用いた例、図３（ｂ）は３つの
ダミーゲート金属パターン４（４ａ、４ｂ、４ｃ）を用
いた例である。ゲート金属パターン３とダミーゲート金
属パターン４の間隔、およびダミーゲート金属パターン
４同士の間隔は所望の間隔でよいが、エッチングによっ
ても絶縁膜５が除去されない程度の狭さ（例えば、０．
５μｍ）にする必要がある。また、各ダミーゲート金属
パターン４のゲート長もそれぞれ所望の長さでよい。
【００２３】
【発明の効果】以上のように、本発明であれば、ゲート
パターンに対して自己整合的にソース用オーミック低抵
抗領域を形成してソース抵抗を低減させると共に、ドレ
イン用オーミック低抵抗領域を自己整合的にオフセット
させているので、ドレイン耐圧の向上およびドレインコ
ンダクタンスの改善を図ることができ、利得が向上す
る。
パターンに対して自己整合的にソース用オーミック低抵
抗領域を形成してソース抵抗を低減させると共に、ドレ
イン用オーミック低抵抗領域を自己整合的にオフセット
させているので、ドレイン耐圧の向上およびドレインコ
ンダクタンスの改善を図ることができ、利得が向上す
る。
【００２４】このように、オーミック低抵抗領域はソー
ス用とドレイン用のどちらも自己整合的に形成されるの
で、素子性能の均一化が図れ、歩留りが向上する。
ス用とドレイン用のどちらも自己整合的に形成されるの
で、素子性能の均一化が図れ、歩留りが向上する。
【００２５】したがって本発明を用いれば、ＭＩＣやＭ
ＭＩＣに使用される高周波かつ大振幅動作用として優れ
た電界効果トランジスタが容易に得られるといった効果
がある。
ＭＩＣに使用される高周波かつ大振幅動作用として優れ
た電界効果トランジスタが容易に得られるといった効果
がある。
【図１】本発明の一実施例を示す工程断面図（前半）で
ある。
ある。
【図２】本発明の一実施例を示す工程断面図（前半）で
ある。
ある。
【図３】複数のダミーゲート金属パターンを用いた例を
示す断面図である。
示す断面図である。
１…ＧａＡｓ基板、２…活性層、３…ゲート金属パター
ン、４…ダミーゲート金属パターン、５…絶縁膜、６…
ゲートパターン、７、８…オーミック低抵抗領域、９…
レジストパターン、１０…ソース電極、１１…ドレイン
電極、１２…配線層。
ン、４…ダミーゲート金属パターン、５…絶縁膜、６…
ゲートパターン、７、８…オーミック低抵抗領域、９…
レジストパターン、１０…ソース電極、１１…ドレイン
電極、１２…配線層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/804 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｗ
Claims (3)
- 【請求項１】 活性層上のゲート電極領域にゲート金属
パターンを形成し、かつこのドレイン側に隣接して１以
上のダミーゲート金属パターンを形成した金属パターン
列を並設し、前記金属パターン列の側壁および金属パタ
ーン間を絶縁膜で被覆したゲートパターンと、 前記ゲートパターンを挟んでこれと自己整合的に形成さ
れたソースおよびドレイン用オーミック低抵抗領域と、 前記ソースおよびドレイン用オーミック低抵抗領域に接
触させて形成されたソースおよびドレイン電極とを備
え、 前記ゲート金属パターンをゲート電極として機能させた
ことを特徴とする電界効果型トランジスタ。 - 【請求項２】 半導体基板上に活性層を形成する第１の
工程と、 前記活性層上のゲート電極領域にゲート金属パターンを
形成し、かつこのドレイン側に隣接して１以上のダミー
ゲート金属パターンを形成して金属パターン列とする第
２の工程と、 前記金属パターン列の側壁および金属パターン間に絶縁
膜を形成してゲートパターンとする第３の工程と、 前記ゲートパターンを挟んで、このゲートパターンと自
己整合的にソースおよびドレイン用オーミック低抵抗領
域を形成する第４の工程と、 前記ソースおよびドレイン用オーミック低抵抗領域に接
触させてソースおよびドレイン電極を形成する第５の工
程とを備え、 前記ゲート金属パターンをゲート電極として機能させた
ことを特徴とする電界効果型トランジスタの製造方法。 - 【請求項３】 前記第２の工程では、前記金属パターン
列を形成した後に、これらの金属パターンを等方的にエ
ッチングすることを特徴とする請求項２記載の電界効果
型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4545993A JPH06260510A (ja) | 1993-03-05 | 1993-03-05 | 電界効果型トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4545993A JPH06260510A (ja) | 1993-03-05 | 1993-03-05 | 電界効果型トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260510A true JPH06260510A (ja) | 1994-09-16 |
Family
ID=12719947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4545993A Pending JPH06260510A (ja) | 1993-03-05 | 1993-03-05 | 電界効果型トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260510A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862436A (en) * | 1987-03-11 | 1989-08-29 | Harilela Bob Limited | Watch with strap |
| KR100702029B1 (ko) * | 2005-09-22 | 2007-03-30 | 삼성전자주식회사 | 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그제조방법들 |
-
1993
- 1993-03-05 JP JP4545993A patent/JPH06260510A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862436A (en) * | 1987-03-11 | 1989-08-29 | Harilela Bob Limited | Watch with strap |
| KR100702029B1 (ko) * | 2005-09-22 | 2007-03-30 | 삼성전자주식회사 | 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그제조방법들 |
| US7696556B2 (en) | 2005-09-22 | 2010-04-13 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices including high-voltage MOS transistors with floated drain-side auxiliary gates and methods of fabricating the same |
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