JPH0883810A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH0883810A JPH0883810A JP6220161A JP22016194A JPH0883810A JP H0883810 A JPH0883810 A JP H0883810A JP 6220161 A JP6220161 A JP 6220161A JP 22016194 A JP22016194 A JP 22016194A JP H0883810 A JPH0883810 A JP H0883810A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
- H—ELECTRICITY
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
Abstract
(57)【要約】
【目的】 本発明は、高濃度層から基板側へのリーク電
流を抑制することのできる電界効果トランジスタおよび
その製造方法を提供することを目的とする。 【構成】 第１導電型の活性層（３）、高濃度層（７）
および中間濃度層（９，１１）の下には、それぞれ異な
る第２導電型の埋込み層（４，８，１０，１２）が形成
されており、活性層等（３，７，９，１１）と埋込み層
（４，８，１０，１２）の間に電位障壁が形成される。
このように活性層（３）、高濃度層（７）および中間濃
度層（９，１１）ごとに埋込み層（４，８，１０，１
２）が設けられているので、上層（３，７，９，１１）
と間に形成される電位障壁が十分な高さになるように、
埋込み層（４，８，１０，１２）ごとに濃度や厚みを調
整できる。このため、高濃度層（７）および中間濃度層
（９，１１）の下面から半導体基板内に流れるリーク電
流が電位障壁によって抑制され、短チャネル効果を有効
に抑制することができる。
流を抑制することのできる電界効果トランジスタおよび
その製造方法を提供することを目的とする。 【構成】 第１導電型の活性層（３）、高濃度層（７）
および中間濃度層（９，１１）の下には、それぞれ異な
る第２導電型の埋込み層（４，８，１０，１２）が形成
されており、活性層等（３，７，９，１１）と埋込み層
（４，８，１０，１２）の間に電位障壁が形成される。
このように活性層（３）、高濃度層（７）および中間濃
度層（９，１１）ごとに埋込み層（４，８，１０，１
２）が設けられているので、上層（３，７，９，１１）
と間に形成される電位障壁が十分な高さになるように、
埋込み層（４，８，１０，１２）ごとに濃度や厚みを調
整できる。このため、高濃度層（７）および中間濃度層
（９，１１）の下面から半導体基板内に流れるリーク電
流が電位障壁によって抑制され、短チャネル効果を有効
に抑制することができる。
Description
【０００１】
【産業上の利用分野】本発明は、高周波素子等に用いら
れるゲート長の短いＬＤＤ（Lightly DopedDrain)構造
の電界効果トランジスタおよびその製造方法に関する。
れるゲート長の短いＬＤＤ（Lightly DopedDrain)構造
の電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ等の化合物半導体を材料に用い
た電界効果トランジスタ（以下、ＦＥＴという）は、超
高速，高周波素子等として非常に有望なデバイスであ
る。このようなＦＥＴの高周波特性を向上させるため、
一般的にゲート長の短縮化が行われている。一方、ゲー
ト長の短縮化によって短チャネル効果が発生し、素子特
性は劣化する。この短チャネル効果は、ソースおよびド
レイン領域のｎ+ 層がゲート電極に対して自己整合的に
形成される構造を有するＦＥＴの場合に特に顕著に現
れ、ｎ+ 層からチャネル層の下へ流れ込むリーク電流が
主原因とされている。
た電界効果トランジスタ（以下、ＦＥＴという）は、超
高速，高周波素子等として非常に有望なデバイスであ
る。このようなＦＥＴの高周波特性を向上させるため、
一般的にゲート長の短縮化が行われている。一方、ゲー
ト長の短縮化によって短チャネル効果が発生し、素子特
性は劣化する。この短チャネル効果は、ソースおよびド
レイン領域のｎ+ 層がゲート電極に対して自己整合的に
形成される構造を有するＦＥＴの場合に特に顕著に現
れ、ｎ+ 層からチャネル層の下へ流れ込むリーク電流が
主原因とされている。
【０００３】このような短チャネル効果を抑制するため
に、図６に示す構造のＦＥＴが従来より考案されてい
る。このＦＥＴの特徴は、ｎ型チャネル層１０１とｎ+
層１０２との間に低濃度のｎ- 層１０３が形成されたＬ
ＤＤ構造が採用されている点と、ｎ型チャネル層１０１
の下にこのｎ型チャネル層１０１と反対の導電型を持つ
ｐ型埋込み層１０４が形成されている点である。ＬＤＤ
構造が採用されたＦＥＴであれば、ｎ型チャネル層１０
１近傍のｎ- 層１０３によってドレイン領域の端部に生
じる電界集中が緩和され、ｎ+ 層１０２からｎ型チャネ
ル層１０１の下へ流れ込むリーク電流が抑制される。ま
た、ｎ型チャネル層１０１の下にｐ型埋込み層１０４を
形成することによって、ｎ型チャネル層１０１とｐ型埋
込み層１０４との間に電位障壁が形成され、ｎ+ 層１０
２からｎ型チャネル層１０１の下へ流れ込むリーク電流
が抑制される。
に、図６に示す構造のＦＥＴが従来より考案されてい
る。このＦＥＴの特徴は、ｎ型チャネル層１０１とｎ+
層１０２との間に低濃度のｎ- 層１０３が形成されたＬ
ＤＤ構造が採用されている点と、ｎ型チャネル層１０１
の下にこのｎ型チャネル層１０１と反対の導電型を持つ
ｐ型埋込み層１０４が形成されている点である。ＬＤＤ
構造が採用されたＦＥＴであれば、ｎ型チャネル層１０
１近傍のｎ- 層１０３によってドレイン領域の端部に生
じる電界集中が緩和され、ｎ+ 層１０２からｎ型チャネ
ル層１０１の下へ流れ込むリーク電流が抑制される。ま
た、ｎ型チャネル層１０１の下にｐ型埋込み層１０４を
形成することによって、ｎ型チャネル層１０１とｐ型埋
込み層１０４との間に電位障壁が形成され、ｎ+ 層１０
２からｎ型チャネル層１０１の下へ流れ込むリーク電流
が抑制される。
【０００４】
【発明が解決しようとする課題】ところで、従来のＦＥ
Ｔでは、ｎ型チャネル層１０１の下に形成されるｐ型埋
込み層１０４の不純物濃度と厚さは、ｎ型チャネル層１
０１とこのｐ型埋込み層１０４とのｐｎ接触電位差によ
ってｐ型埋込み層１０４がちょうど空乏化する完全空乏
化条件がとられるが、ＦＥＴの寄生容量を増加させない
ために不純物濃度を小さく抑える必要がある。従って、
ｎ型チャネル層１０１とｐ型埋込み層１０４との間には
十分な電位障壁が形成されるが、ｎ+ 層１０２とｐ型埋
込み層１０４との間には十分な電位障壁が形成されず、
ｎ+ 層１０２から半導体基板中へのリーク電流を十分に
抑制できなかった。また、ｎ+ 層１０２とｐ型埋込み層
１０４との間に十分な電位障壁を形成するためには、ｐ
型埋込み層１０４の濃度を上げればよいが、ｐ型埋込み
層１０４の濃度を上げると、ｎ型チャネル層１０１とｐ
型埋込み層１０４の間に中性領域が残ってしまい、寄生
容量が増加する。寄生容量の増加は、ＦＥＴの高速化を
妨げる要因となり、さらにＦＥＴ特性の周波数分散とい
う問題を引き起こした。
Ｔでは、ｎ型チャネル層１０１の下に形成されるｐ型埋
込み層１０４の不純物濃度と厚さは、ｎ型チャネル層１
０１とこのｐ型埋込み層１０４とのｐｎ接触電位差によ
ってｐ型埋込み層１０４がちょうど空乏化する完全空乏
化条件がとられるが、ＦＥＴの寄生容量を増加させない
ために不純物濃度を小さく抑える必要がある。従って、
ｎ型チャネル層１０１とｐ型埋込み層１０４との間には
十分な電位障壁が形成されるが、ｎ+ 層１０２とｐ型埋
込み層１０４との間には十分な電位障壁が形成されず、
ｎ+ 層１０２から半導体基板中へのリーク電流を十分に
抑制できなかった。また、ｎ+ 層１０２とｐ型埋込み層
１０４との間に十分な電位障壁を形成するためには、ｐ
型埋込み層１０４の濃度を上げればよいが、ｐ型埋込み
層１０４の濃度を上げると、ｎ型チャネル層１０１とｐ
型埋込み層１０４の間に中性領域が残ってしまい、寄生
容量が増加する。寄生容量の増加は、ＦＥＴの高速化を
妨げる要因となり、さらにＦＥＴ特性の周波数分散とい
う問題を引き起こした。
【０００５】本発明は、このような問題を解決し、ｎ-
層１０３やｎ+ 層１０２などの高濃度層から基板側への
リーク電流を抑制することのできる電界効果トランジス
タおよびその製造方法を提供することを目的とする。
層１０３やｎ+ 層１０２などの高濃度層から基板側への
リーク電流を抑制することのできる電界効果トランジス
タおよびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の電界効果トランジスタは、ゲート電極にシ
ョットキ接触した第１導電型の活性層と、ソース・ドレ
イン電極にオーミック接触した不純物濃度の高い第１導
電型の高濃度層と、高濃度層と活性層との間に配置され
高濃度層よりも不純物濃度の低い少なくとも１以上の第
１導電型の中間濃度層とが半導体基板の上層部に形成さ
れたＬＤＤ構造を有しており、活性層下と高濃度層下と
少なくとも１以上の中間濃度層下には、それぞれ異なる
第２導電型の埋込み層が形成されている。
に、本発明の電界効果トランジスタは、ゲート電極にシ
ョットキ接触した第１導電型の活性層と、ソース・ドレ
イン電極にオーミック接触した不純物濃度の高い第１導
電型の高濃度層と、高濃度層と活性層との間に配置され
高濃度層よりも不純物濃度の低い少なくとも１以上の第
１導電型の中間濃度層とが半導体基板の上層部に形成さ
れたＬＤＤ構造を有しており、活性層下と高濃度層下と
少なくとも１以上の中間濃度層下には、それぞれ異なる
第２導電型の埋込み層が形成されている。
【０００７】ここで、埋込み層は活性層に近づくにつれ
て不純物濃度が低くなっていてもよく、埋込み層の下端
は活性層に近づくにつれて浅くなっていてもよい。さら
に、埋込み層はそれぞれ完全に空乏化していてもよい。
て不純物濃度が低くなっていてもよく、埋込み層の下端
は活性層に近づくにつれて浅くなっていてもよい。さら
に、埋込み層はそれぞれ完全に空乏化していてもよい。
【０００８】また、本発明の電界効果トランジスタの第
１の製造方法は、（ａ）半導体基板上に第２導電型の不
純物を添加して第１の埋込み層を形成すると共に、半導
体基板上にイオン注入を行い第１の埋込み層上に第１導
電型の活性層を形成する第１の工程と、（ｂ）半導体基
板上にダミーゲートを形成し、このダミーゲートをマス
クに第２導電型の不純物を添加して第２の埋込み層を形
成すると共に、ダミーゲートをマスクに第１導電型の不
純物を添加して第２の埋込み層上に高濃度層を形成する
第２の工程と、（ｃ）ダミーゲートの外形寸法を小さく
する第３の工程と、（ｄ）ダミーゲートをマスクに第２
導電型の不純物を添加して第３の埋込み層を形成すると
共に、ダミーゲートをマスクに高濃度層よりも不純物濃
度の低い第１導電型の不純物を添加して第３の埋込み層
上に中間濃度層を形成する第４の工程と、（ｅ）第３の
工程および第４の工程を所定回繰り返す第５の工程と、
（ｆ）ダミーゲートを覆う絶縁膜を形成する第６の工程
と、（ｇ）高濃度層上の絶縁膜を除去して、除去した領
域にオーミック電極を形成すると共に、ダミーゲートを
用いて絶縁膜をリフトオフし、リフトオフした領域にゲ
ート電極を形成する第７の工程とを備える。
１の製造方法は、（ａ）半導体基板上に第２導電型の不
純物を添加して第１の埋込み層を形成すると共に、半導
体基板上にイオン注入を行い第１の埋込み層上に第１導
電型の活性層を形成する第１の工程と、（ｂ）半導体基
板上にダミーゲートを形成し、このダミーゲートをマス
クに第２導電型の不純物を添加して第２の埋込み層を形
成すると共に、ダミーゲートをマスクに第１導電型の不
純物を添加して第２の埋込み層上に高濃度層を形成する
第２の工程と、（ｃ）ダミーゲートの外形寸法を小さく
する第３の工程と、（ｄ）ダミーゲートをマスクに第２
導電型の不純物を添加して第３の埋込み層を形成すると
共に、ダミーゲートをマスクに高濃度層よりも不純物濃
度の低い第１導電型の不純物を添加して第３の埋込み層
上に中間濃度層を形成する第４の工程と、（ｅ）第３の
工程および第４の工程を所定回繰り返す第５の工程と、
（ｆ）ダミーゲートを覆う絶縁膜を形成する第６の工程
と、（ｇ）高濃度層上の絶縁膜を除去して、除去した領
域にオーミック電極を形成すると共に、ダミーゲートを
用いて絶縁膜をリフトオフし、リフトオフした領域にゲ
ート電極を形成する第７の工程とを備える。
【０００９】さらに、本発明の電界効果トランジスタの
第２の製造方法は、（ａ）半導体基板上に第２導電型の
不純物を添加して第１の埋込み層を形成すると共に、半
導体基板上にイオン注入を行い第１の埋込み層上に第１
導電型の活性層を形成する第１の工程と、（ｂ）活性層
上にゲート電極を形成する第２の工程と、（ｃ）ゲート
電極をマスクに第２導電型の不純物を添加して第２の埋
込み層を形成すると共に、ゲート電極をマスクに第１導
電型の不純物を添加して第２の埋込み層上に中間濃度層
を形成する第３の工程と、（ｄ）ゲート電極に側壁を形
成する第４の工程と、（ｅ）第３の工程および第４の工
程を所定回繰り返す第５の工程と、（ｆ）ゲート電極を
マスクに第２導電型の不純物を添加して第３の埋込み層
を形成すると共に、ゲート電極をマスクに中間濃度層よ
りも不純物濃度の高い第１導電型の不純物を添加して第
３の埋込み層上に高濃度層を形成する第６の工程と、
（ｇ）高濃度層上にオーミック電極を形成する第７の工
程とを備える。
第２の製造方法は、（ａ）半導体基板上に第２導電型の
不純物を添加して第１の埋込み層を形成すると共に、半
導体基板上にイオン注入を行い第１の埋込み層上に第１
導電型の活性層を形成する第１の工程と、（ｂ）活性層
上にゲート電極を形成する第２の工程と、（ｃ）ゲート
電極をマスクに第２導電型の不純物を添加して第２の埋
込み層を形成すると共に、ゲート電極をマスクに第１導
電型の不純物を添加して第２の埋込み層上に中間濃度層
を形成する第３の工程と、（ｄ）ゲート電極に側壁を形
成する第４の工程と、（ｅ）第３の工程および第４の工
程を所定回繰り返す第５の工程と、（ｆ）ゲート電極を
マスクに第２導電型の不純物を添加して第３の埋込み層
を形成すると共に、ゲート電極をマスクに中間濃度層よ
りも不純物濃度の高い第１導電型の不純物を添加して第
３の埋込み層上に高濃度層を形成する第６の工程と、
（ｇ）高濃度層上にオーミック電極を形成する第７の工
程とを備える。
【００１０】
【作用】本発明の電界効果トランジスタによれば、第１
導電型の活性層、高濃度層および中間濃度層の下には、
それぞれ異なる第２導電型の埋込み層が形成されてお
り、活性層等と埋込み層の間に電位障壁が形成される。
このように活性層、高濃度層および中間濃度層ごとに埋
込み層が設けられているので、上層と間に形成される電
位障壁が十分な高さになるように、埋込み層ごとに濃度
や厚みを調整できる。このため、高濃度層および中間濃
度層の下面から半導体基板内に流れるリーク電流が電位
障壁によって抑制され、短チャネル効果を有効に抑制す
ることができる。特に、各埋込み層が完全に空乏化する
よう各埋込み層の濃度や厚みが調整されていれば、寄生
容量の増加を有効に抑制できる。
導電型の活性層、高濃度層および中間濃度層の下には、
それぞれ異なる第２導電型の埋込み層が形成されてお
り、活性層等と埋込み層の間に電位障壁が形成される。
このように活性層、高濃度層および中間濃度層ごとに埋
込み層が設けられているので、上層と間に形成される電
位障壁が十分な高さになるように、埋込み層ごとに濃度
や厚みを調整できる。このため、高濃度層および中間濃
度層の下面から半導体基板内に流れるリーク電流が電位
障壁によって抑制され、短チャネル効果を有効に抑制す
ることができる。特に、各埋込み層が完全に空乏化する
よう各埋込み層の濃度や厚みが調整されていれば、寄生
容量の増加を有効に抑制できる。
【００１１】また、本発明の電界効果トランジスタの製
造方法によれば、同一のダミーゲート又は同一のゲート
電極をマスクに、導電型の異なる２種類の不純物を添加
することにより、活性層と第１の埋込み層、中間濃度層
と第２の埋込み層、高濃度層と第３の埋込み層といった
導電型の異なる二重の層が形成される。そして、複数の
埋込み層がそれぞれ異なる工程で形成されるので、埋込
み層ごとに濃度や厚みを調整することが可能になる。こ
のため、埋込み層と上層の間に十分な電位障壁を形成す
ることができ、短チャネル効果を有効に抑制することが
できる。
造方法によれば、同一のダミーゲート又は同一のゲート
電極をマスクに、導電型の異なる２種類の不純物を添加
することにより、活性層と第１の埋込み層、中間濃度層
と第２の埋込み層、高濃度層と第３の埋込み層といった
導電型の異なる二重の層が形成される。そして、複数の
埋込み層がそれぞれ異なる工程で形成されるので、埋込
み層ごとに濃度や厚みを調整することが可能になる。こ
のため、埋込み層と上層の間に十分な電位障壁を形成す
ることができ、短チャネル効果を有効に抑制することが
できる。
【００１２】
【実施例】以下、本発明の一実施例について添付図面を
参照して説明する。図１は、本実施例に係る電界効果ト
ランジスタの構造を示す断面図である。同図に示すよう
に、半絶縁性のＧａＡｓ半導体基板１表層部のゲート形
成領域にはｎ型の活性層３が形成され、活性層３の下に
はｐ型の埋込み層４が形成されている。この活性層３上
にはショットキ接触したゲート電極１７が形成されてい
る。また、ＧａＡｓ半導体基板１表層部のソース及びド
レイン形成領域にはｎ+ 型の高濃度層７が形成され、高
濃度層７の下にはｐ型の埋込み層８が形成されている。
この高濃度層７上にはオーミック接触したソース電極１
５およびドレイン電極１６が形成されている。
参照して説明する。図１は、本実施例に係る電界効果ト
ランジスタの構造を示す断面図である。同図に示すよう
に、半絶縁性のＧａＡｓ半導体基板１表層部のゲート形
成領域にはｎ型の活性層３が形成され、活性層３の下に
はｐ型の埋込み層４が形成されている。この活性層３上
にはショットキ接触したゲート電極１７が形成されてい
る。また、ＧａＡｓ半導体基板１表層部のソース及びド
レイン形成領域にはｎ+ 型の高濃度層７が形成され、高
濃度層７の下にはｐ型の埋込み層８が形成されている。
この高濃度層７上にはオーミック接触したソース電極１
５およびドレイン電極１６が形成されている。
【００１３】本実施例の電界効果トランジスタは、活性
層３と高濃度層７の間に、高濃度層７側にｎ′型の中間
濃度層９を、活性層３側にｎ″型の中間濃度層１１をそ
れぞれ備えたＬＤＤ構造が採用されており、高濃度層
７、中間濃度層９，１１の順番で不純物濃度が低く且つ
厚さが薄くなっている。そして、中間濃度層９の下には
ｐ型の埋込み層１０が形成され、中間濃度層１１の下に
はｐ型の埋込み層１２が形成されている。
層３と高濃度層７の間に、高濃度層７側にｎ′型の中間
濃度層９を、活性層３側にｎ″型の中間濃度層１１をそ
れぞれ備えたＬＤＤ構造が採用されており、高濃度層
７、中間濃度層９，１１の順番で不純物濃度が低く且つ
厚さが薄くなっている。そして、中間濃度層９の下には
ｐ型の埋込み層１０が形成され、中間濃度層１１の下に
はｐ型の埋込み層１２が形成されている。
【００１４】埋込み層４，８，１０，１２の濃度と厚さ
は、それぞれの上層との間で、十分な電位障壁が形成で
き、且つ、完全空乏化が保てるように設定されている。
この電位障壁によって、高濃度層７、中間濃度層９，１
１の下面から漏れるリーク電流が抑制でき、短チャネル
効果の発生による特性の劣化を抑制することができる。
また、埋込み層４，８，１０，１２の完全空乏化によっ
て、寄生容量の増加が抑制される。
は、それぞれの上層との間で、十分な電位障壁が形成で
き、且つ、完全空乏化が保てるように設定されている。
この電位障壁によって、高濃度層７、中間濃度層９，１
１の下面から漏れるリーク電流が抑制でき、短チャネル
効果の発生による特性の劣化を抑制することができる。
また、埋込み層４，８，１０，１２の完全空乏化によっ
て、寄生容量の増加が抑制される。
【００１５】図２及び図３は、本実施例に係る電界効果
トランジスタの第１の製造方法を示す製造工程別断面図
である。まず、半絶縁性のＧａＡｓ半導体基板１上にフ
ォトレジスト２がスピン塗布される。このフォトレジス
ト２はフォトリソグラフィ技術によってパターニングさ
れ、活性層形成領域にあるフォトレジスト２が選択的に
除去される。次に、パターニングされたこのフォトレジ
スト２をマスクとしてＢｅ+ イオンが加速電圧７０ｋｅ
Ｖ、ドーズ量６．０×１０11／ｃｍ2 で注入される。さ
らに、同一マスクを用いてＳｉ+ イオンが加速電圧３０
ｋｅＶ、ドーズ量３．０×１０12／ｃｍ2 で注入され
る。これらのイオン注入により、半導体基板１の表層部
にチャネルとなる活性層３が形成され、この活性層３の
下にｐ型の埋込み層４が形成される（図２（ａ）参
照）。
トランジスタの第１の製造方法を示す製造工程別断面図
である。まず、半絶縁性のＧａＡｓ半導体基板１上にフ
ォトレジスト２がスピン塗布される。このフォトレジス
ト２はフォトリソグラフィ技術によってパターニングさ
れ、活性層形成領域にあるフォトレジスト２が選択的に
除去される。次に、パターニングされたこのフォトレジ
スト２をマスクとしてＢｅ+ イオンが加速電圧７０ｋｅ
Ｖ、ドーズ量６．０×１０11／ｃｍ2 で注入される。さ
らに、同一マスクを用いてＳｉ+ イオンが加速電圧３０
ｋｅＶ、ドーズ量３．０×１０12／ｃｍ2 で注入され
る。これらのイオン注入により、半導体基板１の表層部
にチャネルとなる活性層３が形成され、この活性層３の
下にｐ型の埋込み層４が形成される（図２（ａ）参
照）。
【００１６】次に、活性層形成のためのフォトレジスト
２が除去された後、ＰＣＶＤ法によって半導体基板１の
表面全面にＳｉＮ膜５が８００オングストロームの厚さ
で形成される。このＳｉＮ膜５は表面保護膜として機能
する。次に、このＳｉＮ膜５上にフォトレジスト６がス
ピン塗布され、通常のフォトリソグラフィ技術によって
フォトレジスト６がパターニングされる。このパターニ
ング工程において、ソースおよびドレイン形成領域のフ
ォトレジスト６が除去されると共に、ゲート電極形成の
ためのダミーゲート６ａが形成される。本実施例におい
ては、このダミーゲート６ａはパターン厚さ１．６μ
ｍ、パターン幅１．０μｍの直方体状に形成される。次
に、このフォトレジスト６をマスクとしたイオン注入が
２回行われる。このイオン注入は、まず、１．０×１０
12／ｃｍ2 の濃度のＢｅ+ イオンが１００ＫｅＶの電圧
の下で加速され、ＳｉＮ膜５を通して活性層３および埋
込み層４に重ねて注入される。さらに、４．０×１０13
／ｃｍ2 の濃度のＳｉ+ イオンが１２０ＫｅＶの電圧の
下で加速され、活性層３および埋込み層４に重ねて注入
される。この２回のイオン注入により、ｎ+ 型の高濃度
層７とｐ型の埋込み層８が形成される（図２（ｂ）参
照）。
２が除去された後、ＰＣＶＤ法によって半導体基板１の
表面全面にＳｉＮ膜５が８００オングストロームの厚さ
で形成される。このＳｉＮ膜５は表面保護膜として機能
する。次に、このＳｉＮ膜５上にフォトレジスト６がス
ピン塗布され、通常のフォトリソグラフィ技術によって
フォトレジスト６がパターニングされる。このパターニ
ング工程において、ソースおよびドレイン形成領域のフ
ォトレジスト６が除去されると共に、ゲート電極形成の
ためのダミーゲート６ａが形成される。本実施例におい
ては、このダミーゲート６ａはパターン厚さ１．６μ
ｍ、パターン幅１．０μｍの直方体状に形成される。次
に、このフォトレジスト６をマスクとしたイオン注入が
２回行われる。このイオン注入は、まず、１．０×１０
12／ｃｍ2 の濃度のＢｅ+ イオンが１００ＫｅＶの電圧
の下で加速され、ＳｉＮ膜５を通して活性層３および埋
込み層４に重ねて注入される。さらに、４．０×１０13
／ｃｍ2 の濃度のＳｉ+ イオンが１２０ＫｅＶの電圧の
下で加速され、活性層３および埋込み層４に重ねて注入
される。この２回のイオン注入により、ｎ+ 型の高濃度
層７とｐ型の埋込み層８が形成される（図２（ｂ）参
照）。
【００１７】次に、Ｏ2 プラズマを用いたプラズマエッ
チングが行われ、ダミーゲート６ａの外形寸法が縮小さ
れる。この外形寸法の縮小はＯ* ラジカルによって等方
的に行われ、直方体形状は維持される。ダミーゲート６
ａの各側壁に０．１５μｍのサイドエッチが入った後、
縮小化したこのダミーゲート６ａをマスクにイオン注入
が２回行われる。このイオン注入は、まず、８．０×１
０11／ｃｍ2 の濃度のＢｅ+ イオンが９０ＫｅＶの電圧
の下で加速され、活性層３および埋込み層４に重ねて注
入される。さらに、６．０×１０12／ｃｍ2 の濃度のＳ
ｉ+ イオンが９０ＫｅＶの電圧の下で加速され、活性層
３および埋込み層４に重ねて注入される。この２回のイ
オン注入により、ｎ′型の中間濃度層９とｐ型の埋込み
層１０が形成される（図２（ｃ）参照）。
チングが行われ、ダミーゲート６ａの外形寸法が縮小さ
れる。この外形寸法の縮小はＯ* ラジカルによって等方
的に行われ、直方体形状は維持される。ダミーゲート６
ａの各側壁に０．１５μｍのサイドエッチが入った後、
縮小化したこのダミーゲート６ａをマスクにイオン注入
が２回行われる。このイオン注入は、まず、８．０×１
０11／ｃｍ2 の濃度のＢｅ+ イオンが９０ＫｅＶの電圧
の下で加速され、活性層３および埋込み層４に重ねて注
入される。さらに、６．０×１０12／ｃｍ2 の濃度のＳ
ｉ+ イオンが９０ＫｅＶの電圧の下で加速され、活性層
３および埋込み層４に重ねて注入される。この２回のイ
オン注入により、ｎ′型の中間濃度層９とｐ型の埋込み
層１０が形成される（図２（ｃ）参照）。
【００１８】次に、再度Ｏ2 プラズマを用いたプラズマ
エッチングが行われ、一旦縮小されたダミーゲート６ａ
の外形寸法がＯ* ラジカルによって等方的にさらに縮小
される。そして、ダミーゲート６ａの各側壁にさらに
０．１μｍのサイドエッチが入った後、このダミーゲー
ト６ａをマスクにイオン注入が２回行われる。このイオ
ン注入は、まず、４．０×１０11／ｃｍ2 の濃度のＢｅ
+ イオンが７０ＫｅＶの電圧の下で加速され、ＳｉＮ膜
５を通して活性層３および埋込み層４に重ねて注入され
る。さらに、４．０×１０12／ｃｍ2 の濃度のＳｉ+ イ
オンが５０ＫｅＶの電圧の下で加速され、活性層３およ
び埋込み層４に重ねて注入される。この２回のイオン注
入により、ｎ″型の中間濃度層１１とｐ型の埋込み層１
２が形成される（図３（ｄ）参照）。
エッチングが行われ、一旦縮小されたダミーゲート６ａ
の外形寸法がＯ* ラジカルによって等方的にさらに縮小
される。そして、ダミーゲート６ａの各側壁にさらに
０．１μｍのサイドエッチが入った後、このダミーゲー
ト６ａをマスクにイオン注入が２回行われる。このイオ
ン注入は、まず、４．０×１０11／ｃｍ2 の濃度のＢｅ
+ イオンが７０ＫｅＶの電圧の下で加速され、ＳｉＮ膜
５を通して活性層３および埋込み層４に重ねて注入され
る。さらに、４．０×１０12／ｃｍ2 の濃度のＳｉ+ イ
オンが５０ＫｅＶの電圧の下で加速され、活性層３およ
び埋込み層４に重ねて注入される。この２回のイオン注
入により、ｎ″型の中間濃度層１１とｐ型の埋込み層１
２が形成される（図３（ｄ）参照）。
【００１９】次に、マイクロ波電子サイクロトロン共鳴
（ＥＣＲ）プラズマを用いたＣＶＤ法またはスパッタ法
により基板の表面全面にＳｉＯ2 が堆積され、絶縁膜１
３が３０００オングストロームの厚さに形成される（図
３（ｅ）参照）。次に、緩衝フッ酸（ＨＦ）を用いたス
ライトエッチングが行われた後、やせ細ったダミーゲー
ト６ａがリフトオフされ、ダミーゲート６ａ跡に反転パ
ターン１４が形成される（図３（ｆ）参照）。この状態
で、半導体基板１に注入された不純物イオンの活性化を
図るため、アニール処理が行われる。
（ＥＣＲ）プラズマを用いたＣＶＤ法またはスパッタ法
により基板の表面全面にＳｉＯ2 が堆積され、絶縁膜１
３が３０００オングストロームの厚さに形成される（図
３（ｅ）参照）。次に、緩衝フッ酸（ＨＦ）を用いたス
ライトエッチングが行われた後、やせ細ったダミーゲー
ト６ａがリフトオフされ、ダミーゲート６ａ跡に反転パ
ターン１４が形成される（図３（ｆ）参照）。この状態
で、半導体基板１に注入された不純物イオンの活性化を
図るため、アニール処理が行われる。
【００２０】次に、通常のフォトリソグラフィ技術を用
いてオーミック電極パターンが形成され、このオーミッ
ク電極パターンをマスクとしてＲＩＥが行われ、ソース
領域およびドレイン領域にあるＳｉＮ膜５および絶縁膜
１３が選択的に除去される。そして、オーミック金属Ａ
ｕＧｅ／Ｎｉを蒸着し、リフトオフし、さらに合金化す
ることにより、露出した高濃度層７にオーミック接触し
たソース電極１５およびドレイン電極１６が形成され
る。次に、通常のフォトリソグラフィ技術を用いてゲー
ト電極パターンが形成され、このゲート電極パターンを
マスクとしてＲＩＥが行われ、反転パターン１４にある
ＳｉＮ膜５が除去される。そして、ゲート金属Ｔｉ／Ｐ
ｔ／Ａｕを蒸着し、リフトオフすることにより、露出し
た活性層３にショットキ接触したゲート電極１７が形成
される。このゲート電極１７の端部は絶縁膜１３上にオ
ーバーラップしている。以上の工程を経て、図１に示す
構造を有する本実施例の電界効果トランジスタが完成す
る。
いてオーミック電極パターンが形成され、このオーミッ
ク電極パターンをマスクとしてＲＩＥが行われ、ソース
領域およびドレイン領域にあるＳｉＮ膜５および絶縁膜
１３が選択的に除去される。そして、オーミック金属Ａ
ｕＧｅ／Ｎｉを蒸着し、リフトオフし、さらに合金化す
ることにより、露出した高濃度層７にオーミック接触し
たソース電極１５およびドレイン電極１６が形成され
る。次に、通常のフォトリソグラフィ技術を用いてゲー
ト電極パターンが形成され、このゲート電極パターンを
マスクとしてＲＩＥが行われ、反転パターン１４にある
ＳｉＮ膜５が除去される。そして、ゲート金属Ｔｉ／Ｐ
ｔ／Ａｕを蒸着し、リフトオフすることにより、露出し
た活性層３にショットキ接触したゲート電極１７が形成
される。このゲート電極１７の端部は絶縁膜１３上にオ
ーバーラップしている。以上の工程を経て、図１に示す
構造を有する本実施例の電界効果トランジスタが完成す
る。
【００２１】図４及び図５は本実施例に係る電界効果ト
ランジスタの第２の製造方法を示す製造工程別断面図で
ある。まず、半絶縁性のＧａＡｓ半導体基板２１上にフ
ォトレジスト２２がスピン塗布される。このフォトレジ
スト２２はフォトリソグラフィ技術によってパターニン
グされ、活性層形成領域にあるフォトレジスト２２が選
択的に除去される。次に、パターニングされたこのフォ
トレジスト２２をマスクとしてＢｅ+ イオンが加速電圧
７０ｋｅＶ、ドーズ量６．０×１０11／ｃｍ２で注入さ
れる。さらに、同一マスクを用いてＳｉ＋ イオンが加
速電圧３０ｋｅＶ、ドーズ量３．０×１０12／ｃｍ2 で
注入される。これらのイオン注入により、半導体基板２
１の表層部にチャネルとなる活性層２３が形成され、こ
の活性層２３の下にｐ型の埋込み層２４が形成される
（図４（ａ）参照）。
ランジスタの第２の製造方法を示す製造工程別断面図で
ある。まず、半絶縁性のＧａＡｓ半導体基板２１上にフ
ォトレジスト２２がスピン塗布される。このフォトレジ
スト２２はフォトリソグラフィ技術によってパターニン
グされ、活性層形成領域にあるフォトレジスト２２が選
択的に除去される。次に、パターニングされたこのフォ
トレジスト２２をマスクとしてＢｅ+ イオンが加速電圧
７０ｋｅＶ、ドーズ量６．０×１０11／ｃｍ２で注入さ
れる。さらに、同一マスクを用いてＳｉ＋ イオンが加
速電圧３０ｋｅＶ、ドーズ量３．０×１０12／ｃｍ2 で
注入される。これらのイオン注入により、半導体基板２
１の表層部にチャネルとなる活性層２３が形成され、こ
の活性層２３の下にｐ型の埋込み層２４が形成される
（図４（ａ）参照）。
【００２２】次に、活性層形成のためのフォトレジスト
２２が除去された後、半導体基板２１の表面全面に耐熱
性金属であるＷＳｉをｄｃスパッタにより３０００オン
グストロームの厚さに堆積させることにより、ＷＳｉ層
２５が形成される。そして、このＷＳｉ層２５上にフォ
トレジスト２６がスピン塗布され、通常のフォトリソグ
ラフィ技術によってフォトレジスト２６がパターニング
され、ゲート形成領域以外のフォトレジスト２６が除去
される（図４（ｂ））。
２２が除去された後、半導体基板２１の表面全面に耐熱
性金属であるＷＳｉをｄｃスパッタにより３０００オン
グストロームの厚さに堆積させることにより、ＷＳｉ層
２５が形成される。そして、このＷＳｉ層２５上にフォ
トレジスト２６がスピン塗布され、通常のフォトリソグ
ラフィ技術によってフォトレジスト２６がパターニング
され、ゲート形成領域以外のフォトレジスト２６が除去
される（図４（ｂ））。
【００２３】次に、パターニングされたフォトレジスト
２６をマスクとして、反応性イオンエッチング（ＲＩ
Ｅ）が行われ、ゲート形成領域以外のＷＳｉ層２５が除
去される。さらに、ゲート領域のフォトレジスト２６が
除去されて、ゲート長０．５μｍ、ゲート幅０．３μｍ
のゲート電極２７が形成される。次に、活性層２３及び
ゲート電極２７上にフォトレジスト２８がスピン塗布さ
れ、通常のフォトリソグラフィ技術によってフォトレジ
スト２８がパターニングされる。このパターニング工程
において、ソースおよびドレイン形成領域のフォトレジ
スト２８が除去される。そして、ゲート電極２７及びフ
ォトレジスト２８をマスクとしたイオン注入が２回行わ
れる。このイオン注入は、まず、１．０×１０12／ｃｍ
2 の濃度のＢｅ+ イオンが１００ＫｅＶの電圧の下で加
速され、活性層２３および埋込み層２４に重ねて注入さ
れる。さらに、４．０×１０13／ｃｍ2 の濃度のＳｉ+
イオンが１２０ＫｅＶの電圧の下で加速され、活性層２
３および埋込み層２４に重ねて注入される。この２回の
イオン注入により、ｎ+ 型の中間濃度層２９とｐ型の埋
込み層３０が形成される（図４（ｃ）参照）。
２６をマスクとして、反応性イオンエッチング（ＲＩ
Ｅ）が行われ、ゲート形成領域以外のＷＳｉ層２５が除
去される。さらに、ゲート領域のフォトレジスト２６が
除去されて、ゲート長０．５μｍ、ゲート幅０．３μｍ
のゲート電極２７が形成される。次に、活性層２３及び
ゲート電極２７上にフォトレジスト２８がスピン塗布さ
れ、通常のフォトリソグラフィ技術によってフォトレジ
スト２８がパターニングされる。このパターニング工程
において、ソースおよびドレイン形成領域のフォトレジ
スト２８が除去される。そして、ゲート電極２７及びフ
ォトレジスト２８をマスクとしたイオン注入が２回行わ
れる。このイオン注入は、まず、１．０×１０12／ｃｍ
2 の濃度のＢｅ+ イオンが１００ＫｅＶの電圧の下で加
速され、活性層２３および埋込み層２４に重ねて注入さ
れる。さらに、４．０×１０13／ｃｍ2 の濃度のＳｉ+
イオンが１２０ＫｅＶの電圧の下で加速され、活性層２
３および埋込み層２４に重ねて注入される。この２回の
イオン注入により、ｎ+ 型の中間濃度層２９とｐ型の埋
込み層３０が形成される（図４（ｃ）参照）。
【００２４】次に、ゲート電極２７、フォトレジスト２
８及び中間濃度層２９の全面にＳｉＯ2 膜が熱ＣＶＤ法
によって形成される。そして、垂直方向からのＲＩＥに
よってＳｉＯ2 膜がエッチングされ、ゲート電極２７及
びフォトレジスト２８の側面にサイドウォール３１が
０．１μｍの厚さで形成される。次に、ゲート電極２
７、フォトレジスト２８及びサイドウォール３１をマス
クにイオン注入が２回行われる。このイオン注入は、ま
ず、８．０×１０11／ｃｍ2 の濃度のＢｅ+ イオンが９
０ＫｅＶの電圧の下で加速され、活性層２３および埋込
み層２４に重ねて注入される。さらに、６．０×１０12
／ｃｍ2 の濃度のＳｉ+ イオンが９０ＫｅＶの電圧の下
で加速され、活性層２３および埋込み層２４に重ねて注
入される。この２回のイオン注入により、ｎ′型の中間
濃度層３２とｐ型の埋込み層３３が形成される（図５
（ｄ）参照）。
８及び中間濃度層２９の全面にＳｉＯ2 膜が熱ＣＶＤ法
によって形成される。そして、垂直方向からのＲＩＥに
よってＳｉＯ2 膜がエッチングされ、ゲート電極２７及
びフォトレジスト２８の側面にサイドウォール３１が
０．１μｍの厚さで形成される。次に、ゲート電極２
７、フォトレジスト２８及びサイドウォール３１をマス
クにイオン注入が２回行われる。このイオン注入は、ま
ず、８．０×１０11／ｃｍ2 の濃度のＢｅ+ イオンが９
０ＫｅＶの電圧の下で加速され、活性層２３および埋込
み層２４に重ねて注入される。さらに、６．０×１０12
／ｃｍ2 の濃度のＳｉ+ イオンが９０ＫｅＶの電圧の下
で加速され、活性層２３および埋込み層２４に重ねて注
入される。この２回のイオン注入により、ｎ′型の中間
濃度層３２とｐ型の埋込み層３３が形成される（図５
（ｄ）参照）。
【００２５】次に、ゲート電極２７、フォトレジスト２
８及び中間濃度層３２の全面にＳｉＯ2 膜が熱ＣＶＤ法
によって形成される。そして、垂直方向からのＲＩＥに
よってＳｉＯ2 膜がエッチングされ、ゲート電極２７及
びフォトレジスト２８の側面にサイドウォール３４が
０．２５μｍの厚さで形成される。次に、ゲート電極２
７、フォトレジスト２８及びサイドウォール３４をマス
クにイオン注入が２回行われる。このイオン注入は、ま
ず、４．０×１０11／ｃｍ2 の濃度のＢｅ+ イオンが７
０ＫｅＶの電圧の下で加速され、活性層２３および埋込
み層２４に重ねて注入される。さらに、４．０×１０12
／ｃｍ2 の濃度のＳｉ+ イオンが５０ＫｅＶの電圧の下
で加速され、活性層２３および埋込み層２４に重ねて注
入される。この２回のイオン注入により、ｎ″型の高濃
度層３５とｐ型の埋込み層３６が形成される（図５
（ｅ）参照）。
８及び中間濃度層３２の全面にＳｉＯ2 膜が熱ＣＶＤ法
によって形成される。そして、垂直方向からのＲＩＥに
よってＳｉＯ2 膜がエッチングされ、ゲート電極２７及
びフォトレジスト２８の側面にサイドウォール３４が
０．２５μｍの厚さで形成される。次に、ゲート電極２
７、フォトレジスト２８及びサイドウォール３４をマス
クにイオン注入が２回行われる。このイオン注入は、ま
ず、４．０×１０11／ｃｍ2 の濃度のＢｅ+ イオンが７
０ＫｅＶの電圧の下で加速され、活性層２３および埋込
み層２４に重ねて注入される。さらに、４．０×１０12
／ｃｍ2 の濃度のＳｉ+ イオンが５０ＫｅＶの電圧の下
で加速され、活性層２３および埋込み層２４に重ねて注
入される。この２回のイオン注入により、ｎ″型の高濃
度層３５とｐ型の埋込み層３６が形成される（図５
（ｅ）参照）。
【００２６】次に、フォトレジスト２８及びサイドウォ
ール３４を除去し、これらの除去後に通常のフォトリソ
グラフィ技術を用いてオーミック電極パターンが基板２
１上に形成される。このオーミック電極パターンによ
り、露出した高濃度層３５にオーミック接触したソース
電極３７およびドレイン電極３８が形成される（図５
（ｆ）参照）。以上の工程を経て、本実施例の電界効果
トランジスタが完成する。
ール３４を除去し、これらの除去後に通常のフォトリソ
グラフィ技術を用いてオーミック電極パターンが基板２
１上に形成される。このオーミック電極パターンによ
り、露出した高濃度層３５にオーミック接触したソース
電極３７およびドレイン電極３８が形成される（図５
（ｆ）参照）。以上の工程を経て、本実施例の電界効果
トランジスタが完成する。
【００２７】なお、本発明は上記実施例に限定されるこ
となく、種々の変形が可能である。例えば、本実施例で
は、活性層３と高濃度層７との間に２層の中間濃度層
９，１１が形成されているが、１層でも良く、また３層
以上であっても良い。このように中間濃度層の数が異な
る場合でも、各中間濃度層ごとに埋込み層が形成されて
いるものとする。また、ダミーゲート６ａはホトレジス
トから形成されているが、必ずしもこの材料に限定され
るものではない。プラズマエッチング時に等方的に縮小
加工される性質を持つ材料で、かつ、注入されるイオン
の透過を阻止できる性質を備えた材料であればよい。さ
らに、反転パターン１４が形成される絶縁膜１３の材料
もＳｉＯ2 に限定されるものではなく、ダミーゲート６
ａに用いた材料とエッチング選択比の大きい絶縁材料で
あればよい。さらにまた、半導体基板１、２１もＧａＡ
ｓとして説明したが、ＩｎＰやＩｎＧａＡｓといった基
板でもよい。
となく、種々の変形が可能である。例えば、本実施例で
は、活性層３と高濃度層７との間に２層の中間濃度層
９，１１が形成されているが、１層でも良く、また３層
以上であっても良い。このように中間濃度層の数が異な
る場合でも、各中間濃度層ごとに埋込み層が形成されて
いるものとする。また、ダミーゲート６ａはホトレジス
トから形成されているが、必ずしもこの材料に限定され
るものではない。プラズマエッチング時に等方的に縮小
加工される性質を持つ材料で、かつ、注入されるイオン
の透過を阻止できる性質を備えた材料であればよい。さ
らに、反転パターン１４が形成される絶縁膜１３の材料
もＳｉＯ2 に限定されるものではなく、ダミーゲート６
ａに用いた材料とエッチング選択比の大きい絶縁材料で
あればよい。さらにまた、半導体基板１、２１もＧａＡ
ｓとして説明したが、ＩｎＰやＩｎＧａＡｓといった基
板でもよい。
【００２８】
【発明の効果】以上詳細に説明したように、本発明の電
界効果トランジスタであれば、活性層、高濃度層および
中間濃度層ごとに埋込み層が設けられているので、上層
と間に形成される電位障壁が十分な高さになるように、
埋込み層ごとに濃度や厚みを調整できる。このため、高
濃度層の下面から半導体基板内に流れるリーク電流が電
位障壁によって抑制され、短チャネル効果を有効に抑制
することができる。
界効果トランジスタであれば、活性層、高濃度層および
中間濃度層ごとに埋込み層が設けられているので、上層
と間に形成される電位障壁が十分な高さになるように、
埋込み層ごとに濃度や厚みを調整できる。このため、高
濃度層の下面から半導体基板内に流れるリーク電流が電
位障壁によって抑制され、短チャネル効果を有効に抑制
することができる。
【００２９】また、本発明の電界効果トランジスタの製
造方法によれば、同一のダミーゲート又は同一のゲート
電極をマスクに、導電型の異なる２種類の不純物を添加
することにより、導電型の異なる二重の層が簡単に形成
できる。そして、これらの層の境界にリーク電流を抑制
するための電位障壁が形成され、短チャネル効果を有効
に抑制することができる。
造方法によれば、同一のダミーゲート又は同一のゲート
電極をマスクに、導電型の異なる２種類の不純物を添加
することにより、導電型の異なる二重の層が簡単に形成
できる。そして、これらの層の境界にリーク電流を抑制
するための電位障壁が形成され、短チャネル効果を有効
に抑制することができる。
【００３０】このように本発明は、短チャネル効果を有
効に抑制できるので、超高速、高周波特性に優れたゲー
ト長が０．５μｍ以下のＧａＡｓ ＭＥＳＦＥＴの基本
構造として適用すると効果的である。
効に抑制できるので、超高速、高周波特性に優れたゲー
ト長が０．５μｍ以下のＧａＡｓ ＭＥＳＦＥＴの基本
構造として適用すると効果的である。
【図１】本実施例に係る電界効果トランジスタの構造を
示す断面図である。
示す断面図である。
【図２】本実施例に係る電界効果トランジスタの第１の
製造方法を示す製造工程別断面図である。
製造方法を示す製造工程別断面図である。
【図３】本実施例に係る電界効果トランジスタの第１の
製造方法を示す製造工程別断面図である。
製造方法を示す製造工程別断面図である。
【図４】本実施例に係る電界効果トランジスタの第２の
製造方法を示す製造工程別断面図である。
製造方法を示す製造工程別断面図である。
【図５】本実施例に係る電界効果トランジスタの第２の
製造方法を示す製造工程別断面図である。
製造方法を示す製造工程別断面図である。
【図６】従来の電界効果トランジスタの構造を示す断面
図である。
図である。
１，２１…ＧａＡｓ半導体基板、２，６，２２，２６，
２８…フォトレジスト、３，２３…活性層、４，８，１
０，１２，２４，３０，３３，３６…埋込み層、５…Ｓ
ｉＮ膜、６ａ…ダミーゲート、７，３５…高濃度層、
９，１１，２９，３２…中間濃度層、１３…絶縁膜、１
４…反転パターン、１５，３７…ソース電極、１６，３
８…ドレイン電極、１７，２７…ゲート電極、２５…Ｗ
Ｓｉ層、３１，３４…サイドウォール。
２８…フォトレジスト、３，２３…活性層、４，８，１
０，１２，２４，３０，３３，３６…埋込み層、５…Ｓ
ｉＮ膜、６ａ…ダミーゲート、７，３５…高濃度層、
９，１１，２９，３２…中間濃度層、１３…絶縁膜、１
４…反転パターン、１５，３７…ソース電極、１６，３
８…ドレイン電極、１７，２７…ゲート電極、２５…Ｗ
Ｓｉ層、３１，３４…サイドウォール。
Claims (6)
- 【請求項１】 ゲート電極にショットキ接触した第１導
電型の活性層と、ソース・ドレイン電極にオーミック接
触した不純物濃度の高い第１導電型の高濃度層と、この
高濃度層と前記活性層との間に配置され前記高濃度層よ
りも不純物濃度の低い少なくとも１以上の第１導電型の
中間濃度層とが半導体基板の上層部に形成された電界効
果トランジスタにおいて、 前記活性層下と前記高濃度層下と前記少なくとも１以上
の中間濃度層下には、それぞれ異なる第２導電型の埋込
み層が形成されていることを特徴とする電界効果トラン
ジスタ。 - 【請求項２】 前記埋込み層は、前記活性層に近づくに
つれて不純物濃度が低くなっていることを特徴とする請
求項１記載の電界効果トランジスタ。 - 【請求項３】 前記埋込み層の下端は、前記活性層に近
づくにつれて浅くなっていることを特徴とする請求項１
または請求項２に記載の電界効果トランジスタ。 - 【請求項４】 前記埋込み層は、それぞれ完全に空乏化
していることを特徴とする請求項１から請求項３のいず
れか１項に記載の電界効果トランジスタ。 - 【請求項５】 半導体基板上に第２導電型の不純物を添
加して第１の埋込み層を形成すると共に、前記半導体基
板上にイオン注入を行い前記第１の埋込み層上に第１導
電型の活性層を形成する第１の工程と、 前記半導体基板上にダミーゲートを形成し、このダミー
ゲートをマスクに第２導電型の不純物を添加して第２の
埋込み層を形成すると共に、前記ダミーゲートをマスク
に第１導電型の不純物を添加して前記第２の埋込み層上
に高濃度層を形成する第２の工程と、 前記ダミーゲートの外形寸法を小さくする第３の工程
と、 前記ダミーゲートをマスクに第２導電型の不純物を添加
して第３の埋込み層を形成すると共に、前記ダミーゲー
トをマスクに前記高濃度層よりも不純物濃度の低い第１
導電型の不純物を添加して前記第３の埋込み層上に中間
濃度層を形成する第４の工程と、 前記第３の工程および前記第４の工程を所定回繰り返す
第５の工程と、 前記ダミーゲートを覆う絶縁膜を形成する第６の工程
と、 前記高濃度層上の前記絶縁膜を除去して、除去した領域
にオーミック電極を形成すると共に、前記ダミーゲート
を用いて前記絶縁膜をリフトオフし、リフトオフした領
域にゲート電極を形成する第７の工程とを備えることを
特徴とする電界効果トランジスタの製造方法。 - 【請求項６】 半導体基板上に第２導電型の不純物を添
加して第１の埋込み層を形成すると共に、前記半導体基
板上にイオン注入を行い前記第１の埋込み層上に第１導
電型の活性層を形成する第１の工程と、 前記活性層上にゲート電極を形成する第２の工程と、 前記ゲート電極をマスクに第２導電型の不純物を添加し
て第２の埋込み層を形成すると共に、前記ゲート電極を
マスクに第１導電型の不純物を添加して前記第２の埋込
み層上に中間濃度層を形成する第３の工程と、 前記ゲート電極に側壁を形成する第４の工程と、 前記第３の工程および前記第４の工程を所定回繰り返す
第５の工程と、 前記ゲート電極をマスクに第２導電型の不純物を添加し
て第３の埋込み層を形成すると共に、前記ゲート電極を
マスクに前記中間濃度層よりも不純物濃度の高い第１導
電型の不純物を添加して前記第３の埋込み層上に高濃度
層を形成する第６の工程と、 前記高濃度層上にオーミック電極を形成する第７の工程
とを備えることを特徴とする電界効果トランジスタの製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22016194A JP3298601B2 (ja) | 1994-09-14 | 1994-09-14 | 電界効果トランジスタおよびその製造方法 |
| US08/527,226 US5672890A (en) | 1994-09-14 | 1995-09-12 | Field effect transistor with lightly doped drain regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22016194A JP3298601B2 (ja) | 1994-09-14 | 1994-09-14 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883810A true JPH0883810A (ja) | 1996-03-26 |
| JP3298601B2 JP3298601B2 (ja) | 2002-07-02 |
Family
ID=16746847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22016194A Expired - Fee Related JP3298601B2 (ja) | 1994-09-14 | 1994-09-14 | 電界効果トランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5672890A (ja) |
| JP (1) | JP3298601B2 (ja) |
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| JPH11354541A (ja) * | 1998-06-11 | 1999-12-24 | Fujitsu Quantum Devices Kk | 半導体装置およびその製造方法 |
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| JP3416537B2 (ja) * | 1998-11-13 | 2003-06-16 | 富士通カンタムデバイス株式会社 | 化合物半導体装置及びその製造方法 |
| JP2001044421A (ja) * | 1999-07-27 | 2001-02-16 | Mitsubishi Electric Corp | Ｍｉｓｆｅｔの製造方法 |
| WO2005057663A2 (en) * | 2003-12-10 | 2005-06-23 | Koninklijke Philips Electronics N.V. | Method and apparatus for fabrication of metal-oxide semiconductor integrated circuit devices |
| DE102007015505B4 (de) * | 2007-03-30 | 2009-01-02 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Halbleiterstruktur |
| JP6087520B2 (ja) * | 2011-07-13 | 2017-03-01 | キヤノン株式会社 | ダイオード素子及び検出素子 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6279673A (ja) * | 1985-10-03 | 1987-04-13 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH0824131B2 (ja) * | 1985-10-07 | 1996-03-06 | 株式会社日立製作所 | 電界効果トランジスタ |
| JPS63124471A (ja) * | 1986-11-13 | 1988-05-27 | Nec Corp | 電界効果トランジスタ |
| JP2594942B2 (ja) * | 1987-05-13 | 1997-03-26 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS6412579A (en) * | 1987-07-07 | 1989-01-17 | Matsushita Electric Ind Co Ltd | Schottky junction field-effect transistor |
| JP2679077B2 (ja) * | 1988-02-16 | 1997-11-19 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP2685149B2 (ja) * | 1988-04-11 | 1997-12-03 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
| US5182218A (en) * | 1991-02-25 | 1993-01-26 | Sumitomo Electric Industries, Ltd. | Production methods for compound semiconductor device having lightly doped drain structure |
-
1994
- 1994-09-14 JP JP22016194A patent/JP3298601B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-12 US US08/527,226 patent/US5672890A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5672890A (en) | 1997-09-30 |
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