JPH0824131B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0824131B2 JPH0824131B2 JP60221841A JP22184185A JPH0824131B2 JP H0824131 B2 JPH0824131 B2 JP H0824131B2 JP 60221841 A JP60221841 A JP 60221841A JP 22184185 A JP22184185 A JP 22184185A JP H0824131 B2 JPH0824131 B2 JP H0824131B2
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- 230000005669 field effect Effects 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 59
- 239000004065 semiconductor Substances 0.000 claims description 53
- 150000001875 compounds Chemical class 0.000 claims description 29
- 239000012535 impurity Substances 0.000 claims description 27
- 238000005036 potential barrier Methods 0.000 description 23
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 19
- 230000000694 effects Effects 0.000 description 10
- 230000005260 alpha ray Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電界効果トランジスタに係り、特にα線耐
性を向上し得る電界効果トランジスタに関する。
性を向上し得る電界効果トランジスタに関する。
〔発明の背景〕 従来のGaAsMESFETの代表的な素子構造を第２図に示
す。半絶縁性GaAs基板１内に、ｎ型能動層２、n+ソー
ス、ドレイン領域３、４が設けられ、その上にソース電
極５、ドレイン電極６、ゲート電極７が設けられてい
る。半絶縁性基板を用いるのは、素子の対基板間容量を
低減し、素子の高速化を図るためである。半絶縁性基板
上に直接作製した素子は、すでに公知であり、アール・
シー・エデン（R.C.Eden）によるプロスィーディング
オブ アイ・イー・イー・イー（Proc.IEEE）70巻、ナ
ンバー１、５〜12頁（1982年１月）の他、多数の文献に
記載されている。
す。半絶縁性GaAs基板１内に、ｎ型能動層２、n+ソー
ス、ドレイン領域３、４が設けられ、その上にソース電
極５、ドレイン電極６、ゲート電極７が設けられてい
る。半絶縁性基板を用いるのは、素子の対基板間容量を
低減し、素子の高速化を図るためである。半絶縁性基板
上に直接作製した素子は、すでに公知であり、アール・
シー・エデン（R.C.Eden）によるプロスィーディング
オブ アイ・イー・イー・イー（Proc.IEEE）70巻、ナ
ンバー１、５〜12頁（1982年１月）の他、多数の文献に
記載されている。
ところが、半絶縁性基板上に直接作製した素子はα線
に特に弱いことを本発明者らは見出した。すなわち、こ
のような素子を用いて構成したSRAM（スタティック ラ
ンダム アクセス メモリ）は、α線が入射するたび
に、保持された記憶情報が破壊される（ソフト・エラ
ー）。このようなソフト・エラーは、1979年にティー・
シー・メイ（T.C. May）とエム・エイチ・ウッズ（M.
H.Woods）によりSiデバイスにおいて初めて見出された
（アイ・イー・イー・イー トランザクション オブ
エレクトロン デバイス（IEEE Trans.Electron Devic
e）ED−26、２頁、1979年）。
に特に弱いことを本発明者らは見出した。すなわち、こ
のような素子を用いて構成したSRAM（スタティック ラ
ンダム アクセス メモリ）は、α線が入射するたび
に、保持された記憶情報が破壊される（ソフト・エラ
ー）。このようなソフト・エラーは、1979年にティー・
シー・メイ（T.C. May）とエム・エイチ・ウッズ（M.
H.Woods）によりSiデバイスにおいて初めて見出された
（アイ・イー・イー・イー トランザクション オブ
エレクトロン デバイス（IEEE Trans.Electron Devic
e）ED−26、２頁、1979年）。
Siデバイスにおけるソフト・エラーの発生機構は、通
常次のように考えられている。記憶情報は、DRAM（ダイ
ナミック ランダム アクセス メモリ）の場合、メモ
リセルに配された容量に蓄積される電荷量によって、ま
たSRAMの場合、メモリセル中のノード（節）の電位の高
低によって保持される。これらのメモリセルにα線が入
射すると、α線のSi基板中の飛跡に沿って、約106個の
電子と正孔の対が発生し、これらのキャリアが基板内を
拡散あるいはドリフトして、上記容量やノードに流入す
る。そのために、容量に蓄積される電荷量やノードの電
位が大きく変動し、保持されていた記憶情報が破壊され
る。上述した半絶縁性基板上に直接作製したMESFETを用
いて構成したSRAMにおいても、同様の機構でソフト・エ
ラーが発生するものと考えられる。
常次のように考えられている。記憶情報は、DRAM（ダイ
ナミック ランダム アクセス メモリ）の場合、メモ
リセルに配された容量に蓄積される電荷量によって、ま
たSRAMの場合、メモリセル中のノード（節）の電位の高
低によって保持される。これらのメモリセルにα線が入
射すると、α線のSi基板中の飛跡に沿って、約106個の
電子と正孔の対が発生し、これらのキャリアが基板内を
拡散あるいはドリフトして、上記容量やノードに流入す
る。そのために、容量に蓄積される電荷量やノードの電
位が大きく変動し、保持されていた記憶情報が破壊され
る。上述した半絶縁性基板上に直接作製したMESFETを用
いて構成したSRAMにおいても、同様の機構でソフト・エ
ラーが発生するものと考えられる。
ここで銘記すべきことは、Siデバイスにおいては、α
線の飛跡に沿って発生したキャリア対の総量が106個で
あるとすれば、容量あるいはノードに流入する電荷の総
量は高々160fCであり（発生したすべてのキャリアが流
入した場合）、160fCを越えることがないことである。
線の飛跡に沿って発生したキャリア対の総量が106個で
あるとすれば、容量あるいはノードに流入する電荷の総
量は高々160fCであり（発生したすべてのキャリアが流
入した場合）、160fCを越えることがないことである。
ところが、本発明者らは半絶縁性基板上に直接作製し
GaAsMESFETのトランジスタ動作状態における測定を重ね
た結果、次のような事実を見出した。すなわち、Siデバ
イスと事情を異にして、α線の入射により160fCの数倍
の電荷量が発生し、電極に流入したごとくみえるという
事実である。このことは、半絶縁性基板上に直接作製し
たGaAsMESFETはSiデバイスに比べてα線耐性が小さいこ
とを示し、何らかのキャリア増倍機構が存在することを
示すものである。
GaAsMESFETのトランジスタ動作状態における測定を重ね
た結果、次のような事実を見出した。すなわち、Siデバ
イスと事情を異にして、α線の入射により160fCの数倍
の電荷量が発生し、電極に流入したごとくみえるという
事実である。このことは、半絶縁性基板上に直接作製し
たGaAsMESFETはSiデバイスに比べてα線耐性が小さいこ
とを示し、何らかのキャリア増倍機構が存在することを
示すものである。
本発明の目的は、α線耐性の大きい電界効果トランジ
スタを提供することにある。
スタを提供することにある。
上述のキャリア増倍機構として、本発明者らは次のよ
うな機構があることを見出した。α線の入射によって基
板中に発生する正孔による正の電荷と、電子による負の
電荷の総量は、いずれも160fCで等量である。また、ド
レインに電圧を印加した状態では、ドレインに始まりソ
ースに終る電気力線が走っており、これが発生したキャ
リアのドリフトを促す。さらに、GaAs中のキャリアのド
リフト速度を決定する移動度は、電子の方が正孔に比べ
て10倍以上大きい。したがって、電子が基板からドレイ
ン側に完全に吸収された後も、基板中に正孔が残留する
という状態が生ずる。このため、基板側の電子にとって
のポテンシャル障壁が低くなり、ソース側からの電子の
注入が促進され、副次的な電流径路が形成され、ドレイ
ン側に新たな電流が流入するという機構が働く。このよ
うにして流入した電荷が160fCの数倍あり、キャリアの
増倍現象として観測される。したがって、このようなキ
ャリアの増倍効果を抑制するためには、正孔が基板中に
残留しない状況、すなわち電子の急速なドレイン側への
流入を抑制し得る状況を作り出せばよい。
うな機構があることを見出した。α線の入射によって基
板中に発生する正孔による正の電荷と、電子による負の
電荷の総量は、いずれも160fCで等量である。また、ド
レインに電圧を印加した状態では、ドレインに始まりソ
ースに終る電気力線が走っており、これが発生したキャ
リアのドリフトを促す。さらに、GaAs中のキャリアのド
リフト速度を決定する移動度は、電子の方が正孔に比べ
て10倍以上大きい。したがって、電子が基板からドレイ
ン側に完全に吸収された後も、基板中に正孔が残留する
という状態が生ずる。このため、基板側の電子にとって
のポテンシャル障壁が低くなり、ソース側からの電子の
注入が促進され、副次的な電流径路が形成され、ドレイ
ン側に新たな電流が流入するという機構が働く。このよ
うにして流入した電荷が160fCの数倍あり、キャリアの
増倍現象として観測される。したがって、このようなキ
ャリアの増倍効果を抑制するためには、正孔が基板中に
残留しない状況、すなわち電子の急速なドレイン側への
流入を抑制し得る状況を作り出せばよい。
この目的を達成するために、第１の半導体層と第２の
半導体層との間に、前記第２の半導体層中に存在する電
子にとりポテンシャル障壁となる第３の半導体層と前記
第２の半導体層中に存在する正孔にとりポテンシャル障
壁となる第４の半導体層とを少なくとも一層ずつ交互に
積層した構造、もしくは前記電子および正孔の両者にと
りポテンシャル障壁となる第５の半導体層、のうち少な
くとも一方を有することを特徴とする。
半導体層との間に、前記第２の半導体層中に存在する電
子にとりポテンシャル障壁となる第３の半導体層と前記
第２の半導体層中に存在する正孔にとりポテンシャル障
壁となる第４の半導体層とを少なくとも一層ずつ交互に
積層した構造、もしくは前記電子および正孔の両者にと
りポテンシャル障壁となる第５の半導体層、のうち少な
くとも一方を有することを特徴とする。
このような構成を有することにより、第２の半導体層
中に発生する電子および正孔はそれぞれ、電子にとりポ
テンシャル障壁となる第３の半導体層および正孔にとり
ポテンシャル障壁となる第４の半導体層、もしくは電子
および正孔の両者にとりポテンシャル障壁となる第５の
半導体層によって第１の半導体層に流入するのを妨げら
れる。したがって、第２の半導体層中に正孔のみが残留
することなく、電子・正孔とも残留し、時間の経過とと
もに両者は再結合し失われていく。このようにして、α
線の入射により発生するキャリアの増倍効果を抑制する
ことができる。
中に発生する電子および正孔はそれぞれ、電子にとりポ
テンシャル障壁となる第３の半導体層および正孔にとり
ポテンシャル障壁となる第４の半導体層、もしくは電子
および正孔の両者にとりポテンシャル障壁となる第５の
半導体層によって第１の半導体層に流入するのを妨げら
れる。したがって、第２の半導体層中に正孔のみが残留
することなく、電子・正孔とも残留し、時間の経過とと
もに両者は再結合し失われていく。このようにして、α
線の入射により発生するキャリアの増倍効果を抑制する
ことができる。
以下、本発明を実施例を用いてより詳細に説明する。
第１図は、本発明の一実施例の電界効果トランジスタ
の断面図である。
の断面図である。
本実施例の電界効果トランジスタでは、図に示すよう
に、ｎ型能動層12あるいはn+ソース、ドレイン領域13、
14（第１の半導体層）に隣接して、ｎ型能動層12あるい
はn+ソース、ドレイン領域13、14と半絶縁性GaAs基板11
（第２の半導体層）との間に、半絶縁性GaAs基板11中に
存在する電子にとりポテンシャル障壁となるｐ型不純物
ドープ層18（第３の半導体層）と、半絶縁性基板11中に
存在する正孔にとりポテンシャル障壁となるｎ型不純物
ドープ層19（第４の半導体層）とを有している。
に、ｎ型能動層12あるいはn+ソース、ドレイン領域13、
14（第１の半導体層）に隣接して、ｎ型能動層12あるい
はn+ソース、ドレイン領域13、14と半絶縁性GaAs基板11
（第２の半導体層）との間に、半絶縁性GaAs基板11中に
存在する電子にとりポテンシャル障壁となるｐ型不純物
ドープ層18（第３の半導体層）と、半絶縁性基板11中に
存在する正孔にとりポテンシャル障壁となるｎ型不純物
ドープ層19（第４の半導体層）とを有している。
第１図（ａ）に示した本実施例による素子構造のＡ−
Ａ′断面のバンド構造を第１図（ｂ）に示す。半絶縁性
GaAs基板11中に発生した電子20は、電子にとりポテンシ
ャル障壁となるｐ型不純物ドープ層18によってドレイン
側に流入するのを妨げられ、また同時に発生した正孔21
は、正孔にとりポテンシャル障壁となるｎ型不純物ドー
プ層19によってソース側に流入するのを妨げられる。し
たがって、基板中に正孔のみが残留することなく、電子
・正孔とも残留し、時間の経過とともに両者は再結合し
失われていく。このようにして、α線の入射により発生
するキャリアの増倍効果を抑制することができる。
Ａ′断面のバンド構造を第１図（ｂ）に示す。半絶縁性
GaAs基板11中に発生した電子20は、電子にとりポテンシ
ャル障壁となるｐ型不純物ドープ層18によってドレイン
側に流入するのを妨げられ、また同時に発生した正孔21
は、正孔にとりポテンシャル障壁となるｎ型不純物ドー
プ層19によってソース側に流入するのを妨げられる。し
たがって、基板中に正孔のみが残留することなく、電子
・正孔とも残留し、時間の経過とともに両者は再結合し
失われていく。このようにして、α線の入射により発生
するキャリアの増倍効果を抑制することができる。
第３図（ａ）〜（ｄ）は、第１図（ａ）に示した実施
例の電界効果トランジスタの製造工程を示す断面図であ
る。
例の電界効果トランジスタの製造工程を示す断面図であ
る。
まず、第３図（ａ）に示すように、半絶縁性GaAs基板
11にイオン打込み法によりｐ型不純物ドープ層18、ｎ型
不純物ドープ層19を形成する。ｐ型不純物ドープ層18の
ドープ不純物としては、Be、Mg、Ｃ、Zn等を用いること
が可能で、打込みエネルギーやドーズ量は、後で形成す
るｎ型能動層12やn+ソース、ドレイン領域13、14の形成
条件に依存するが、打込みエネルギーは通常70〜300ke
V、ドーズ量は１×1011〜１×1013cm-2の範囲内で選択
する。ｎ型不純物ドープ層19のイオン打込みは、Si、S
e、Ｓ等を用いることができ、打込みエネルギーやドー
ズ量は、ｐ型不純物ドープ層18の形成条件に依存する
が、打込みエネルギーは通常100〜500keV、ドーズ量は
１×1011〜１×1013cm-2の範囲内で選択する。
11にイオン打込み法によりｐ型不純物ドープ層18、ｎ型
不純物ドープ層19を形成する。ｐ型不純物ドープ層18の
ドープ不純物としては、Be、Mg、Ｃ、Zn等を用いること
が可能で、打込みエネルギーやドーズ量は、後で形成す
るｎ型能動層12やn+ソース、ドレイン領域13、14の形成
条件に依存するが、打込みエネルギーは通常70〜300ke
V、ドーズ量は１×1011〜１×1013cm-2の範囲内で選択
する。ｎ型不純物ドープ層19のイオン打込みは、Si、S
e、Ｓ等を用いることができ、打込みエネルギーやドー
ズ量は、ｐ型不純物ドープ層18の形成条件に依存する
が、打込みエネルギーは通常100〜500keV、ドーズ量は
１×1011〜１×1013cm-2の範囲内で選択する。
次に、第３図（ｂ）に示すように、半絶縁性GaAs基板
11にイオン打込み法によりｎ型能動層12、n+ソース、ド
レイン領域13、14を形成する。
11にイオン打込み法によりｎ型能動層12、n+ソース、ド
レイン領域13、14を形成する。
次いで、第３図（ｃ）に示すように、半絶縁性GaAs基
板11上に厚さ2000ÅのSiO2膜22を被着した後、700〜850
℃の温度で高温熱処理を行ない、結晶性の改善とドープ
不純物の活性化を行なう。
板11上に厚さ2000ÅのSiO2膜22を被着した後、700〜850
℃の温度で高温熱処理を行ない、結晶性の改善とドープ
不純物の活性化を行なう。
最後に、SiO2膜22を除去し、通常のリフトオフ法を用
いてソース電極15、ドレイン電極16、ゲート電極18を形
成する。
いてソース電極15、ドレイン電極16、ゲート電極18を形
成する。
上記実施例におけるｐ型不純物ドープ層18およびｎ型
不純物ドープ層19がない従来の構造では、能動層12、ソ
ース、ドレイン領域13、14がｎ型であるために、正孔が
基板11中に残留しキャリアの増倍がおこる。これと逆
に、能動層12、ソース、ドレイン領域13、14をｐ型とし
た場合には、キャリアの増倍効果は生じない。なぜな
ら、正孔が基板中に残留するためにソース側からの正孔
の注入を抑止するからである。ところが、電極に流入す
る総電荷量は、最大140fC程度あり、これはα線により
発生する総電荷量にほぼ等しく、ソフト・エラーを回避
するには依然大きい。
不純物ドープ層19がない従来の構造では、能動層12、ソ
ース、ドレイン領域13、14がｎ型であるために、正孔が
基板11中に残留しキャリアの増倍がおこる。これと逆
に、能動層12、ソース、ドレイン領域13、14をｐ型とし
た場合には、キャリアの増倍効果は生じない。なぜな
ら、正孔が基板中に残留するためにソース側からの正孔
の注入を抑止するからである。ところが、電極に流入す
る総電荷量は、最大140fC程度あり、これはα線により
発生する総電荷量にほぼ等しく、ソフト・エラーを回避
するには依然大きい。
しかし、第１図（ａ）において、能動層12、ソース、
ドレイン領域13、14をｐ型とし、半導体層18と19とを入
れ替えた構造、すなわちｐ型不純物ドープ層18をｎ型と
し、ｎ型不純物ドープ層19をｐ型とした場合において
も、電極に流入する総電荷量を低減することが可能であ
る。なぜなら、前述のごとく、正孔にとりポテンシャル
障壁となるｎ型不純物ドープ層によって正孔はドレイン
側に流入するのを妨げられ、また電子にとりポテンシャ
ル障壁となるｐ型不純物ドープ層によって電子は、ソー
ス側に流入するのを妨げられるからである。
ドレイン領域13、14をｐ型とし、半導体層18と19とを入
れ替えた構造、すなわちｐ型不純物ドープ層18をｎ型と
し、ｎ型不純物ドープ層19をｐ型とした場合において
も、電極に流入する総電荷量を低減することが可能であ
る。なぜなら、前述のごとく、正孔にとりポテンシャル
障壁となるｎ型不純物ドープ層によって正孔はドレイン
側に流入するのを妨げられ、また電子にとりポテンシャ
ル障壁となるｐ型不純物ドープ層によって電子は、ソー
ス側に流入するのを妨げられるからである。
このように、第１図（ａ）に示す素子構造によれば、
能動層がｎ型である場合には、キャリアの増幅が抑えら
れ、しかもさらに電極に流入する総電荷量をα線による
発生電荷量よりも抑えることができる。逆に、能動層が
ｐ型である場合にも、流入する総電荷量をα線による発
生電荷量よりも抑えることができる。いずれにしても、
本実施例による素子構造によれば、α線耐性を大きくす
ることができる。
能動層がｎ型である場合には、キャリアの増幅が抑えら
れ、しかもさらに電極に流入する総電荷量をα線による
発生電荷量よりも抑えることができる。逆に、能動層が
ｐ型である場合にも、流入する総電荷量をα線による発
生電荷量よりも抑えることができる。いずれにしても、
本実施例による素子構造によれば、α線耐性を大きくす
ることができる。
上記実施例においては、半絶縁性化合物半導体基板を
用いたが、その他の基板を用いても第１図（ｂ）に示し
たバンド構造に類似した構造を実現できる。これを、以
下説明する。
用いたが、その他の基板を用いても第１図（ｂ）に示し
たバンド構造に類似した構造を実現できる。これを、以
下説明する。
（１）半絶縁性のGaAs等の化合物半導体基板11の代わり
に、ｐ型の化合物半導体基板を用いる素子構造。他の層
の導電型は、上記実施例と同様である。
に、ｐ型の化合物半導体基板を用いる素子構造。他の層
の導電型は、上記実施例と同様である。
（２）基板11の代わりにｐ型化合物半導体基板を用い、
ｎ型不純物ドープ層19の代わりに、ｐ型不純物ドープ層
18およびｐ型基板よりは、|NA−ND|の小さいp-不純物ド
ープ層を用いる素子構造。ここで、NAはp-不純物ドープ
層中のアクセプタ不純物濃度、NDはp-不純物ドープ層中
のドナー不純物濃度である。p-不純物ドープ層とｐ型基
板との間には、それらのフェルミレベルの差kTln|NA−N
D）／（NAS−NDS）｜に等しい大きさの正孔にとっての
ポテンシャル障壁ができる。ここで、ｋはボルツマン定
数、Ｔは素子の絶対温度、NASはｐ型基板中のアクセプ
タ不純物濃度、NDSはｐ型基板中のドナー不純物濃度で
ある。
ｎ型不純物ドープ層19の代わりに、ｐ型不純物ドープ層
18およびｐ型基板よりは、|NA−ND|の小さいp-不純物ド
ープ層を用いる素子構造。ここで、NAはp-不純物ドープ
層中のアクセプタ不純物濃度、NDはp-不純物ドープ層中
のドナー不純物濃度である。p-不純物ドープ層とｐ型基
板との間には、それらのフェルミレベルの差kTln|NA−N
D）／（NAS−NDS）｜に等しい大きさの正孔にとっての
ポテンシャル障壁ができる。ここで、ｋはボルツマン定
数、Ｔは素子の絶対温度、NASはｐ型基板中のアクセプ
タ不純物濃度、NDSはｐ型基板中のドナー不純物濃度で
ある。
（３）基板11の代わりにｎ型化合物半導体基板を用い、
ｎ型不純物ドープ層19の代わりに、ｎ型基板よりは|ND
−NA|の大きいn+不純物ドープ層を用いる素子構造。こ
こで、NDはn+不純物ドープ層中のドナー不純物濃度、NA
はn+不純物ドープ層中のアクセプタ不純物濃度である。
n+不純物ドープ層とｎ型基板との間には、それらのフェ
ルミレベルの差kTln|（ND−NA）／（NDS−NAS）｜に等
しい大きさの正孔ポテンシャル障壁ができる。ここで、
NDSはｎ型基板中のドナー不純物濃度、NASはｎ型基板中
のアクセプタ不純物濃度である。
ｎ型不純物ドープ層19の代わりに、ｎ型基板よりは|ND
−NA|の大きいn+不純物ドープ層を用いる素子構造。こ
こで、NDはn+不純物ドープ層中のドナー不純物濃度、NA
はn+不純物ドープ層中のアクセプタ不純物濃度である。
n+不純物ドープ層とｎ型基板との間には、それらのフェ
ルミレベルの差kTln|（ND−NA）／（NDS−NAS）｜に等
しい大きさの正孔ポテンシャル障壁ができる。ここで、
NDSはｎ型基板中のドナー不純物濃度、NASはｎ型基板中
のアクセプタ不純物濃度である。
第４図は本発明の別の実施例の電界効果トランジスタ
の断面図である。ｎ型不純物ドープ層19に隣接して電子
にとりポテンシャル障壁となる第２の半導体層であるｐ
型不純物ドープ層23が形成してある。第２のｐ型不純物
ドープ層23は、第１のｐ型不純物ドープ層18、およびｎ
型不純物ドープ層19と同様に、イオン打込みとその後の
高温熱処理工程により形成する。ドープ不純物として
は、Be、Mg、Ｃ、Zn等を用いることができ、打込みエネ
ルギーやドーズ量は、ｎ型不純物ドープ層19の形成条件
に依存するが、それぞれ通常100〜600keV、１×1011〜
１×1013cm-2の範囲内で選択する。高温熱処理は、通常
700〜850℃の温度で行なう。
の断面図である。ｎ型不純物ドープ層19に隣接して電子
にとりポテンシャル障壁となる第２の半導体層であるｐ
型不純物ドープ層23が形成してある。第２のｐ型不純物
ドープ層23は、第１のｐ型不純物ドープ層18、およびｎ
型不純物ドープ層19と同様に、イオン打込みとその後の
高温熱処理工程により形成する。ドープ不純物として
は、Be、Mg、Ｃ、Zn等を用いることができ、打込みエネ
ルギーやドーズ量は、ｎ型不純物ドープ層19の形成条件
に依存するが、それぞれ通常100〜600keV、１×1011〜
１×1013cm-2の範囲内で選択する。高温熱処理は、通常
700〜850℃の温度で行なう。
本実施例の素子構造によれば、基板11中に発生した電
子は、電子にとりポテンシャル障壁となるｐ型不純物ド
ープ層18、23の２層の障壁によってドレイン側に流入す
るのを妨げられ、第１図（ａ）に示す素子構造に比べ、
キャリアの増倍効果をさらに低減することができる。
子は、電子にとりポテンシャル障壁となるｐ型不純物ド
ープ層18、23の２層の障壁によってドレイン側に流入す
るのを妨げられ、第１図（ａ）に示す素子構造に比べ、
キャリアの増倍効果をさらに低減することができる。
本実施例から容易に類推できるが、上記のｐ型不純物
ドープ層、ｎ型不純物ドープ層を交互に複数積層するこ
とによって、さらにキャリアの増倍効果を低減すること
ができる。
ドープ層、ｎ型不純物ドープ層を交互に複数積層するこ
とによって、さらにキャリアの増倍効果を低減すること
ができる。
本実施例において、各層の導電型を逆とした場合に
も、前述のように、電極に流入する総電荷量を低減する
ことが可能である。
も、前述のように、電極に流入する総電荷量を低減する
ことが可能である。
また、GaAsだけに限定して説明したが、 InPや、GaAlAs、InGaAs、InGaAsP等他の化合物半導体で
も本発明の素子構造によりキャリアの増倍を抑制できる
ことは言うまでもない。なぜなら、化合物半導体は、一
般に電子の移動度は正孔の移動度に比べて約１桁大きい
ために、正孔がいつも基板内に残留し、キャリアの増倍
が起こるからである。すなわち、正孔のみが基板中に残
留しない本発明の素子構造は、化合物半導体一般に有効
である。
も本発明の素子構造によりキャリアの増倍を抑制できる
ことは言うまでもない。なぜなら、化合物半導体は、一
般に電子の移動度は正孔の移動度に比べて約１桁大きい
ために、正孔がいつも基板内に残留し、キャリアの増倍
が起こるからである。すなわち、正孔のみが基板中に残
留しない本発明の素子構造は、化合物半導体一般に有効
である。
さらに、Si、Ge等の単体半導体基板については、キャ
リア増倍効果そのものが小さいが、同様にそれを抑制で
きることは言うまでもない。
リア増倍効果そのものが小さいが、同様にそれを抑制で
きることは言うまでもない。
第５図は本発明のさらに別の実施例の電界効果トラン
ジスタの断面図である。本実施例は、ヘテロ接合を用
い、電子にとってのポテンシャル障壁と正孔にとっての
ポテンシャル障壁を同一の層で実現した素子である。半
絶縁性GaAs基板11上に、エピタキシャル成長法により、
アンドープのGaAlAs層24とアンドープのGaAs層25を形成
する。その後、ｎ型能動層12、n+ソース、ドレイン領域
13、14、ソース電極15、ドレイン電極16、ゲート電極17
を形成するが、形成法、条件等は、第３図（ａ）〜
（ｄ）に示した実施例と同一のため、省略する。アンド
ープGaAs層25の厚さは、ｎ型能動層12の形成条件に依存
するが、通常3000〜10000Åの範囲の中で、アンドープ
のGaAlAsの厚さは、500〜10000Åの範囲内で選択する。
ジスタの断面図である。本実施例は、ヘテロ接合を用
い、電子にとってのポテンシャル障壁と正孔にとっての
ポテンシャル障壁を同一の層で実現した素子である。半
絶縁性GaAs基板11上に、エピタキシャル成長法により、
アンドープのGaAlAs層24とアンドープのGaAs層25を形成
する。その後、ｎ型能動層12、n+ソース、ドレイン領域
13、14、ソース電極15、ドレイン電極16、ゲート電極17
を形成するが、形成法、条件等は、第３図（ａ）〜
（ｄ）に示した実施例と同一のため、省略する。アンド
ープGaAs層25の厚さは、ｎ型能動層12の形成条件に依存
するが、通常3000〜10000Åの範囲の中で、アンドープ
のGaAlAsの厚さは、500〜10000Åの範囲内で選択する。
第５図（ａ）に示した本実施例の素子構造のＡ−Ａ′
断面のバンド構造を第５図（ｂ）に示す。GaAlAs層24
は、GaAs基板11とヘテロ接合をなし、しかもGaAs基板11
よりもエネルギーバンドギャップが大きいので、基板11
中に発生した電子20と正孔21の両者にとってポテンシャ
ル障壁となる。このため、電子20と正孔21のそれぞれド
レイン側、ソース側への流入が妨げられる。このよう
に、本実施例においても、α線の入射により発生するキ
ャリアの増倍効果を抑制することができる。
断面のバンド構造を第５図（ｂ）に示す。GaAlAs層24
は、GaAs基板11とヘテロ接合をなし、しかもGaAs基板11
よりもエネルギーバンドギャップが大きいので、基板11
中に発生した電子20と正孔21の両者にとってポテンシャ
ル障壁となる。このため、電子20と正孔21のそれぞれド
レイン側、ソース側への流入が妨げられる。このよう
に、本実施例においても、α線の入射により発生するキ
ャリアの増倍効果を抑制することができる。
以上説明したように、本発明によれば、電界効果トラ
ンジスタにおいて、α線入射によるキャリアの増倍効果
を抑制することができ、従来に比べα線耐性を大きくす
ることができる。
ンジスタにおいて、α線入射によるキャリアの増倍効果
を抑制することができ、従来に比べα線耐性を大きくす
ることができる。
第１図（ａ）は本発明の一実施例の電界効果トランジス
タの断面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ′断
面のバンド構造図、第２図は従来の電界効果トランジス
タの断面図、第３図（ａ）〜（ｄ）は第１図（ａ）に示
した電界効果トランジスタの製造工程断面図、第４図は
本発明の別の実施例の断面図、第５図（ａ）は本発明の
さらに別の実施例の断面図、第５図（ｂ）は第５図
（ａ）のＡ−Ａ′断面のバンド構造図である。 １、11……半絶縁性GaAs基板（第２の半導体層） ２、12……ｎ型能動層 ３、４、13、14……n+ソース、ドレイン領域 ５、15……ソース電極 ６、16……ドレイン電極 ７、17……ゲート電極 18、23……ｐ型不純物ドープ領域（電子にとりポテンシ
ャル障壁となる第３の半導体層） 19……ｎ型不純物ドープ領域（正孔にとりポテンシャル
障壁となる第４の半導体層） 20……電子 21……正孔 22……SiO2膜 24……GaAlAs層（電子および正孔にとりポテンシャル障
壁となる第５の半導体層） 25……GaAs層（第１の半導体層）
タの断面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ′断
面のバンド構造図、第２図は従来の電界効果トランジス
タの断面図、第３図（ａ）〜（ｄ）は第１図（ａ）に示
した電界効果トランジスタの製造工程断面図、第４図は
本発明の別の実施例の断面図、第５図（ａ）は本発明の
さらに別の実施例の断面図、第５図（ｂ）は第５図
（ａ）のＡ−Ａ′断面のバンド構造図である。 １、11……半絶縁性GaAs基板（第２の半導体層） ２、12……ｎ型能動層 ３、４、13、14……n+ソース、ドレイン領域 ５、15……ソース電極 ６、16……ドレイン電極 ７、17……ゲート電極 18、23……ｐ型不純物ドープ領域（電子にとりポテンシ
ャル障壁となる第３の半導体層） 19……ｎ型不純物ドープ領域（正孔にとりポテンシャル
障壁となる第４の半導体層） 20……電子 21……正孔 22……SiO2膜 24……GaAlAs層（電子および正孔にとりポテンシャル障
壁となる第５の半導体層） 25……GaAs層（第１の半導体層）
Claims (4)
- 【請求項１】化合物半導体基板と、該化合物半導体基板
上に配置された化合物半導体からなるソース領域および
ドレイン領域ならびにこれらの領域の間に配置された能
動領域を有する電界効果トランジスタの素子領域と、該
素子領域と上記化合物半導体基板の間に配置された上記
ソース、ドレイン領域と同一導電型の第１の化合物半導
体層と、該第１の化合物半導体層と上記素子領域の間に
配置された上記ソース、ドレイン領域とは逆導電型の第
２の化合物半導体層を有し、上記第１および第２の化合
物半導体層の中の導電型がｐ型の方の化合物半導体層は
上記化合物半導体基板より伝導帯の電子エネルギーが大
きく、上記第１および第２の化合物半導体層の中の導電
型がｎ型の方の化合物半導体層は上記化合物半導体基板
より価電子帯の電子エネルギーが小さいことを特徴とす
る電界効果トランジスタ。 - 【請求項２】上記化合物半導体基板は上記ソース、ドレ
イン領域とは逆導電型である特許請求の範囲第１項記載
の電界効果トランジスタ。 - 【請求項３】上記化合物半導体基板は半絶縁性基板であ
る特許請求の範囲第１項記載の電界効果トランジスタ。 - 【請求項４】上記第１の化合物半導体層は上記化合物半
導体基板と同一導電型であり、上記化合物半導体基板よ
り高濃度の不純物原子を有する特許請求の範囲第１項記
載の電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221841A JPH0824131B2 (ja) | 1985-10-07 | 1985-10-07 | 電界効果トランジスタ |
| US07/512,501 US5124770A (en) | 1985-10-07 | 1990-04-20 | Field effect transistor with alpha particle protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221841A JPH0824131B2 (ja) | 1985-10-07 | 1985-10-07 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281767A JPS6281767A (ja) | 1987-04-15 |
| JPH0824131B2 true JPH0824131B2 (ja) | 1996-03-06 |
Family
ID=16773029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60221841A Expired - Fee Related JPH0824131B2 (ja) | 1985-10-07 | 1985-10-07 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5124770A (ja) |
| JP (1) | JPH0824131B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165173A (ja) * | 1987-12-22 | 1989-06-29 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH01173655A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 接合型電界効果トランジスタ |
| US5008719A (en) * | 1989-10-20 | 1991-04-16 | Harris Corporation | Dual layer surface gate JFET having enhanced gate-channel breakdown voltage |
| US5382821A (en) * | 1992-12-14 | 1995-01-17 | Sumitomo Electric Industries, Ltd. | High power field effect transistor |
| JPH04286129A (ja) * | 1991-03-14 | 1992-10-12 | Nec Corp | 半導体装置 |
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| US5369043A (en) * | 1992-12-25 | 1994-11-29 | Nippon Telegraph And Telephone Corporation | Semiconductor circuit device and method for production thereof |
| JP3298601B2 (ja) * | 1994-09-14 | 2002-07-02 | 住友電気工業株式会社 | 電界効果トランジスタおよびその製造方法 |
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| JP4028897B2 (ja) | 1997-07-24 | 2007-12-26 | 三菱電機株式会社 | 電界効果半導体装置 |
| DE19844531B4 (de) | 1998-09-29 | 2017-12-14 | Prema Semiconductor Gmbh | Verfahren zur Herstellung von Transistoren |
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| DE10217610B4 (de) * | 2002-04-19 | 2005-11-03 | Infineon Technologies Ag | Metall-Halbleiter-Kontakt, Halbleiterbauelement, integrierte Schaltungsanordnung und Verfahren |
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1985
- 1985-10-07 JP JP60221841A patent/JPH0824131B2/ja not_active Expired - Fee Related
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1990
- 1990-04-20 US US07/512,501 patent/US5124770A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6281767A (ja) | 1987-04-15 |
| US5124770A (en) | 1992-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |