JPS62145859A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62145859A JPS62145859A JP60288206A JP28820685A JPS62145859A JP S62145859 A JPS62145859 A JP S62145859A JP 60288206 A JP60288206 A JP 60288206A JP 28820685 A JP28820685 A JP 28820685A JP S62145859 A JPS62145859 A JP S62145859A
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- Japan
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- semiconductor
- regions
- type
- gate insulating
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体記憶装置に関し、特にα線などの放射
線によるソフトエラーを除去できる半導体記憶装置に関
するものである。
線によるソフトエラーを除去できる半導体記憶装置に関
するものである。
［従来の技術］
従来、この種の半導体記憶装置として第２図に示すもの
があった。第２図は、従来の２５６にダイナミックＲＡ
Ｍのメモリセル周辺部の構造を示す断面図である。初め
にこのメモリセル周辺部の構成について説明する。図に
おいて、ｐ−形半導体基板１上に反転、寄生防止のため
のｎ十形領域１０が形成されており、さらにＥｌ＋ｌ頭
形１ｏ上に素子間を分離するための分離絶縁ｌ１１９が
形成されている。また、これらｐ＋形領域９分離絶縁膜
に挾まれて、ｐ−形半導体基板１上にｎ十形領域６とｎ
十形領域７とが互いに間隔を隔てて形成されており、ｎ
十形領域６とｎ十形領域７間のｐ−形半導体基板１上に
ｎ十形領域８が形成されている。
があった。第２図は、従来の２５６にダイナミックＲＡ
Ｍのメモリセル周辺部の構造を示す断面図である。初め
にこのメモリセル周辺部の構成について説明する。図に
おいて、ｐ−形半導体基板１上に反転、寄生防止のため
のｎ十形領域１０が形成されており、さらにＥｌ＋ｌ頭
形１ｏ上に素子間を分離するための分離絶縁ｌ１１９が
形成されている。また、これらｐ＋形領域９分離絶縁膜
に挾まれて、ｐ−形半導体基板１上にｎ十形領域６とｎ
十形領域７とが互いに間隔を隔てて形成されており、ｎ
十形領域６とｎ十形領域７間のｐ−形半導体基板１上に
ｎ十形領域８が形成されている。
また、ｎ″）影領域６上および分離絶縁膜９上に第１ゲ
ート絶縁膜４が形成されており、この第１ゲート絶縁膜
上に電源に接続された第１ゲート電極２が形成されてい
る。また、ｎ十形領域８上、ｎ９形領域６上およびｎ十
形領域７上に第２ゲート絶縁膜５が形成されており、こ
の第２ゲート絶縁膜上にワード線に接続された第２ゲー
ト電極３が形成されている。ｎ十形領域６は、左側の部
分が一方のソース／ドレイン領域となり、第１ゲート絶
縁１１４下の右側の部分が情報を記憶するための電荷蓄
積領域となる。この電荷蓄積領域と第１ゲート絶縁膜４
と第１ゲート電極２とはメモリセルを構成する。ｎ十形
領域７はビット線（図示せず）に接続されており、この
ｎ＋形領領域他方のソース／ドレイン領域となる。ｎ十
形領域８は第２ゲート電極３のしきい値電圧を制御する
ためのものである。ｐ−半導体基板１と、ｎ十形領域６
と、ｎ十形領域７と、ｎ十形領域８と、第２ゲート絶縁
１５と、第２ゲート電極３とはトランスファゲートトラ
ンジスタを構成する。１１はｎ十形領域６とｐ−形半導
体基板１間に形成される空乏層を、１２はｎ十形領域７
とｐ−形半導体基板１間に形成される空乏層を示してい
る。
ート絶縁膜４が形成されており、この第１ゲート絶縁膜
上に電源に接続された第１ゲート電極２が形成されてい
る。また、ｎ十形領域８上、ｎ９形領域６上およびｎ十
形領域７上に第２ゲート絶縁膜５が形成されており、こ
の第２ゲート絶縁膜上にワード線に接続された第２ゲー
ト電極３が形成されている。ｎ十形領域６は、左側の部
分が一方のソース／ドレイン領域となり、第１ゲート絶
縁１１４下の右側の部分が情報を記憶するための電荷蓄
積領域となる。この電荷蓄積領域と第１ゲート絶縁膜４
と第１ゲート電極２とはメモリセルを構成する。ｎ十形
領域７はビット線（図示せず）に接続されており、この
ｎ＋形領領域他方のソース／ドレイン領域となる。ｎ十
形領域８は第２ゲート電極３のしきい値電圧を制御する
ためのものである。ｐ−半導体基板１と、ｎ十形領域６
と、ｎ十形領域７と、ｎ十形領域８と、第２ゲート絶縁
１５と、第２ゲート電極３とはトランスファゲートトラ
ンジスタを構成する。１１はｎ十形領域６とｐ−形半導
体基板１間に形成される空乏層を、１２はｎ十形領域７
とｐ−形半導体基板１間に形成される空乏層を示してい
る。
なお、ここでは説明の便宜上、ｎ十形領域６の露出した
部分上、第２ゲート電極３上およびｎ十形領域７上など
に形成される層間絶縁膜、この層間絶縁膜上に形成され
るビット線などの配線部分、ならびにこれら層間絶縁膜
上および配線部分上に形成される保護膜を省略している
。また、不純物拡散領域であるｎ十形領域６を形成する
代わりに、第１ゲート電極２に正電位を与えることによ
り、第１ゲート絶縁膜４を介しぞｐ−形半導体基板１上
のｎ＋形領領域６相当分にｎ＋形の反転層を誘起させ、
この反転層に電荷を蓄積するようにしてもよい。
部分上、第２ゲート電極３上およびｎ十形領域７上など
に形成される層間絶縁膜、この層間絶縁膜上に形成され
るビット線などの配線部分、ならびにこれら層間絶縁膜
上および配線部分上に形成される保護膜を省略している
。また、不純物拡散領域であるｎ十形領域６を形成する
代わりに、第１ゲート電極２に正電位を与えることによ
り、第１ゲート絶縁膜４を介しぞｐ−形半導体基板１上
のｎ＋形領領域６相当分にｎ＋形の反転層を誘起させ、
この反転層に電荷を蓄積するようにしてもよい。
次にこのメモリセル周辺部の動作について説明する。メ
モリセルのｎ十形領域６の電荷蓄積領域に、電子が蓄積
されている状態を“ＯＮ、電子が蓄積されていない状態
を“１″とする。そして、ビット線に接続されているｎ
十形領域７の電位は、センスアンプ（図示せず）の働き
によって予め成る中間電位に保持されている。ここで、
ワード線の電位が立上り、このワード線に接続されてい
るトランスファゲートトランジスタの第２ゲート電極３
の電位がしきい値電圧よりも高くなると、この第２ゲー
ト電極の真下にｎ＋形原反転層チャンネルが形成されて
ｎ十形領域６とｎ十形領域７間が導通する。そこで、今
メモリセルの記憶情報が″０″、すなわちｎ１形領域６
に電子が蓄積されている状態の場合には、このｎ十形領
域６とビット線に接続されているｎ“形領［７とが導通
することによって、それまで中間電位に保持されていた
ｎ“影領域７の電位が下がり、また反対に、メモリセル
の記憶情報が１ ｉ ＩＩ、すなわちｎ十形領域６に電
子が蓄積されていない状態の場合には、この導通によっ
て中間電位にあったｎ十形領域７の電位が上がることに
なる。そして、このビット線の電位の変化をセンスアン
プにより感知、増幅して取出すとともに、同じ記憶情報
をリフレッシュして同一サイクル内に再度メモリセルに
書込むようにしている。
モリセルのｎ十形領域６の電荷蓄積領域に、電子が蓄積
されている状態を“ＯＮ、電子が蓄積されていない状態
を“１″とする。そして、ビット線に接続されているｎ
十形領域７の電位は、センスアンプ（図示せず）の働き
によって予め成る中間電位に保持されている。ここで、
ワード線の電位が立上り、このワード線に接続されてい
るトランスファゲートトランジスタの第２ゲート電極３
の電位がしきい値電圧よりも高くなると、この第２ゲー
ト電極の真下にｎ＋形原反転層チャンネルが形成されて
ｎ十形領域６とｎ十形領域７間が導通する。そこで、今
メモリセルの記憶情報が″０″、すなわちｎ１形領域６
に電子が蓄積されている状態の場合には、このｎ十形領
域６とビット線に接続されているｎ“形領［７とが導通
することによって、それまで中間電位に保持されていた
ｎ“影領域７の電位が下がり、また反対に、メモリセル
の記憶情報が１ ｉ ＩＩ、すなわちｎ十形領域６に電
子が蓄積されていない状態の場合には、この導通によっ
て中間電位にあったｎ十形領域７の電位が上がることに
なる。そして、このビット線の電位の変化をセンスアン
プにより感知、増幅して取出すとともに、同じ記憶情報
をリフレッシュして同一サイクル内に再度メモリセルに
書込むようにしている。
［発明が解決しようとする問題点］
従来のメモリセル周辺部はこのように動作するが、ソー
ス／ドレイン領域および電荷蓄積領域がｎ＋形領領域た
はｎ＋十形転層で形成されているため、α線などの放射
線がメモリチップ内に入射して生成される電子・正孔対
のうち、電子がｎ十形領域６やｎ十形領域７に収集され
て、本来の記憶情報を反転させることで誤動作（以下、
ソフトエラーと呼ぶ）を発生するという問題点があった
。
ス／ドレイン領域および電荷蓄積領域がｎ＋形領領域た
はｎ＋十形転層で形成されているため、α線などの放射
線がメモリチップ内に入射して生成される電子・正孔対
のうち、電子がｎ十形領域６やｎ十形領域７に収集され
て、本来の記憶情報を反転させることで誤動作（以下、
ソフトエラーと呼ぶ）を発生するという問題点があった
。
また、この問題点を解消する。ために、第３図に示すよ
うに、ｎ十形領域６の周囲にｎ十形領域１３を形成して
メモリセル容量を増加させ、α線などの放射線で生成さ
れる電子がｎ十形領域６に収集されても誤動作しないよ
うに、臨界電荷量を大きくしてソフトエラーを防止する
手段があるが、ビット線に接続されているｎ十形領域７
は電子の収集に対して保護されておらず、また付加的に
このｎ十形領域７の周囲にｐ＋形領領域設けると、せい
ぜい２〜３μｍといった狭い間隔内にｐ＋形領領域対向
されることになって奇生ｐｎｐ トランジスタ動作を生
じ、トランスファゲートトランジスタを安定に動作させ
ることが困難になるという問題点があった。
うに、ｎ十形領域６の周囲にｎ十形領域１３を形成して
メモリセル容量を増加させ、α線などの放射線で生成さ
れる電子がｎ十形領域６に収集されても誤動作しないよ
うに、臨界電荷量を大きくしてソフトエラーを防止する
手段があるが、ビット線に接続されているｎ十形領域７
は電子の収集に対して保護されておらず、また付加的に
このｎ十形領域７の周囲にｐ＋形領領域設けると、せい
ぜい２〜３μｍといった狭い間隔内にｐ＋形領領域対向
されることになって奇生ｐｎｐ トランジスタ動作を生
じ、トランスファゲートトランジスタを安定に動作させ
ることが困難になるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、微細化構造にあってもトランジスタ特性を損
なわずに、単純な構造でα線などの放射線によるソフト
エラーを除去できる半導体記憶装置を得ることを目的と
する。
たもので、微細化構造にあってもトランジスタ特性を損
なわずに、単純な構造でα線などの放射線によるソフト
エラーを除去できる半導体記憶装置を得ることを目的と
する。
［問題点を解決するための手段］
この発明に係る半導体記憶装置は、第１導電形の半導体
基板上に、この半導体基板の不純物濃度より不純物濃度
が高い第１導電形の半導体層を形成し、この半導体層上
に、その一部が一方のソース／ドレイン領域となり、そ
の他の一部が情報を記憶するための電荷蓄積領域となる
第２導電形の第１半導体領域を形成し、上記半導体層上
に第１半導体領域と間隔を隔てて、ビット線に接続され
かつ他方のソース／ドレイン領域となる第２導電形の第
２半導体領域を形成し、第１半導体領域上に第１ゲート
絶縁膜を形成し、この第１ゲート絶縁膜上に第１ゲート
電極を形成し、第１および第２半導体領域間の半導体基
板上ならびに第１および第２半導体領域上に第２ゲート
絶縁膜を形成し、この第２ゲート絶縁膜上に第２ゲート
電極を形成し、第１および第２ゲート絶縁膜間の第１半
導体領域上、第２半導体領域上ならびに第２ゲート電極
上に高融点金属シリサイド膜を形成したものである。
基板上に、この半導体基板の不純物濃度より不純物濃度
が高い第１導電形の半導体層を形成し、この半導体層上
に、その一部が一方のソース／ドレイン領域となり、そ
の他の一部が情報を記憶するための電荷蓄積領域となる
第２導電形の第１半導体領域を形成し、上記半導体層上
に第１半導体領域と間隔を隔てて、ビット線に接続され
かつ他方のソース／ドレイン領域となる第２導電形の第
２半導体領域を形成し、第１半導体領域上に第１ゲート
絶縁膜を形成し、この第１ゲート絶縁膜上に第１ゲート
電極を形成し、第１および第２半導体領域間の半導体基
板上ならびに第１および第２半導体領域上に第２ゲート
絶縁膜を形成し、この第２ゲート絶縁膜上に第２ゲート
電極を形成し、第１および第２ゲート絶縁膜間の第１半
導体領域上、第２半導体領域上ならびに第２ゲート電極
上に高融点金属シリサイド膜を形成したものである。
［作用コ
この発明においては、第２４導電形の第１および第２半
導体領域が第１導電形の半導体基板の不純物濃度より不
純物濃度が高い第１導電形の半導体層で取り囲まれるの
で、第１および第２半導体領域とこの半導体層間に形成
される空乏層の幅が狭くなって第１および第２半導体領
域の容量が大きくなる。このため、第１および第２半導
体領域に蓄積される°Ｏ′″、“１″に対応する電子の
数の差が大きくなり、第１および第２半導体領域はα線
の入射によって生成される電子に対して余裕をもつこと
ができる。また、半導体基板から拡散してきた電子は半
導体層で寿命が短くなり、第１および第２半導体領域に
達しにくくなる。また、半導体基板と半導体層との界面
に電子に対するポテンシャルバリアが形成されるため、
半導体基板から拡散してきた電子のうちエネルギの小さ
いものはこのバリアによって通過できなくなる。また、
第１および第２半導体領域ならびに第２ゲート電極が微
細化されても、高融点金属シリサイド膜によって、第１
半導体領域のソース／ドレイン領域の拡散抵抗、第２半
導体領域の拡散抵抗および第２ゲート電極の配線抵抗が
下がる。
導体領域が第１導電形の半導体基板の不純物濃度より不
純物濃度が高い第１導電形の半導体層で取り囲まれるの
で、第１および第２半導体領域とこの半導体層間に形成
される空乏層の幅が狭くなって第１および第２半導体領
域の容量が大きくなる。このため、第１および第２半導
体領域に蓄積される°Ｏ′″、“１″に対応する電子の
数の差が大きくなり、第１および第２半導体領域はα線
の入射によって生成される電子に対して余裕をもつこと
ができる。また、半導体基板から拡散してきた電子は半
導体層で寿命が短くなり、第１および第２半導体領域に
達しにくくなる。また、半導体基板と半導体層との界面
に電子に対するポテンシャルバリアが形成されるため、
半導体基板から拡散してきた電子のうちエネルギの小さ
いものはこのバリアによって通過できなくなる。また、
第１および第２半導体領域ならびに第２ゲート電極が微
細化されても、高融点金属シリサイド膜によって、第１
半導体領域のソース／ドレイン領域の拡散抵抗、第２半
導体領域の拡散抵抗および第２ゲート電極の配線抵抗が
下がる。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例である半導体記憶装置のメ
モリセル周辺部の構造を示す断面図である。このメモリ
セル周辺部の製造方法について説明すると、まず、たと
えば不純物濃度がｌＸ１０１４〜１Ｘ１×１０１５ｃｗ
ｌ−”のｐ−形半導体基板１にｐ形不純物を選択的にイ
オン注入、拡散して反転、寄生防止のためのｎ十形領域
１０を形成し、この後ｎ十形領域１０上に素子間を分離
するための分離絶縁１１９を形成する。次に、ｐ−形半
導体基板１にｎ形不純物を選択的にイオン注入、拡散し
てｎ十形領域６のうちの電荷蓄積領域を形成し、この後
ｐ−形半導体基板１にｐ形不純物をイオン注入、拡散し
てこの電荷蓄積領域の周囲に、たとえば不純物濃度が１
Ｘ１０’、’〜１×１０１７ｃｍ−８のｎ十形領域１３
を形成する。次に、第１ゲート絶縁膜４．第１ゲート電
極２を形成する。
モリセル周辺部の構造を示す断面図である。このメモリ
セル周辺部の製造方法について説明すると、まず、たと
えば不純物濃度がｌＸ１０１４〜１Ｘ１×１０１５ｃｗ
ｌ−”のｐ−形半導体基板１にｐ形不純物を選択的にイ
オン注入、拡散して反転、寄生防止のためのｎ十形領域
１０を形成し、この後ｎ十形領域１０上に素子間を分離
するための分離絶縁１１９を形成する。次に、ｐ−形半
導体基板１にｎ形不純物を選択的にイオン注入、拡散し
てｎ十形領域６のうちの電荷蓄積領域を形成し、この後
ｐ−形半導体基板１にｐ形不純物をイオン注入、拡散し
てこの電荷蓄積領域の周囲に、たとえば不純物濃度が１
Ｘ１０’、’〜１×１０１７ｃｍ−８のｎ十形領域１３
を形成する。次に、第１ゲート絶縁膜４．第１ゲート電
極２を形成する。
次に、ｐ−形半導体基板１のトランスファゲートトラン
ジスタを形成すべき領域にｐ形不純物をイオン注入、拡
散して１、たとえば不純物濃度が１×１０＋ ｓ 〜１
ｘｌＯ” ａｍ−”（７）＋１”形領１８０を形成し、
この後第２ゲート絶縁膜５、第２ゲート電極３を形成す
る。このとき、ｎ十形領域８０のうちの第２ゲート絶縁
膜５下の領域は第２ゲート電極３のしきい値電圧制御用
の領域となる。
ジスタを形成すべき領域にｐ形不純物をイオン注入、拡
散して１、たとえば不純物濃度が１×１０＋ ｓ 〜１
ｘｌＯ” ａｍ−”（７）＋１”形領１８０を形成し、
この後第２ゲート絶縁膜５、第２ゲート電極３を形成す
る。このとき、ｎ十形領域８０のうちの第２ゲート絶縁
膜５下の領域は第２ゲート電極３のしきい値電圧制御用
の領域となる。
次に、ｎ十形領域８０にｎ形不純物をイオン注入、拡散
して、ｎ十形領域６のうちの一方のソース／ドレインと
なる領域、およびビット線に接続され他方のソース／ド
レインとなるｎ十形領域７を形成する。このとき、ｎ十
形領域６のうちのソース／ドレイン領域、およびｎ十形
領域７の深さをｐ“形領［８０の深さより浅くする。こ
れによって、ｎ十形領域６，７はｐ１形領域１３．８０
によって取り囲まれることになる。しかしながら、ｎ十
形領域６のうちのソース／ドレイン領域、およびｎ十形
領１ｉ１！７の深さをｎ十形領域８０の深さより浅くし
たことでこれらの領域の拡散抵抗が上昇する。さらには
、第２ゲート電極３も微細化されるに従いその配線抵抗
が上昇していく。そこで、これらの抵抗を下げるために
、第２ゲート電極３の側壁に酸化膜などのサイドウオー
ル１４を形成し、ｎ十形領域６のうちの一方のソース／
トレインとなる領域上、他方のソース／ドレインとなる
ｎ十形領域７上およびゲート電極３上に自己整合的に高
融点金属シリサイド膜、たとえばチタンシリサイド１１
１１５，１６を形成する。
して、ｎ十形領域６のうちの一方のソース／ドレインと
なる領域、およびビット線に接続され他方のソース／ド
レインとなるｎ十形領域７を形成する。このとき、ｎ十
形領域６のうちのソース／ドレイン領域、およびｎ十形
領域７の深さをｐ“形領［８０の深さより浅くする。こ
れによって、ｎ十形領域６，７はｐ１形領域１３．８０
によって取り囲まれることになる。しかしながら、ｎ十
形領域６のうちのソース／ドレイン領域、およびｎ十形
領１ｉ１！７の深さをｎ十形領域８０の深さより浅くし
たことでこれらの領域の拡散抵抗が上昇する。さらには
、第２ゲート電極３も微細化されるに従いその配線抵抗
が上昇していく。そこで、これらの抵抗を下げるために
、第２ゲート電極３の側壁に酸化膜などのサイドウオー
ル１４を形成し、ｎ十形領域６のうちの一方のソース／
トレインとなる領域上、他方のソース／ドレインとなる
ｎ十形領域７上およびゲート電極３上に自己整合的に高
融点金属シリサイド膜、たとえばチタンシリサイド１１
１１５，１６を形成する。
次にこのメモリセル周辺部の動作について説明する。上
記したソフトエラーは、チップ内にα線などの放射線が
入射したときに生成される電子・正孔対のうち、電子が
ｎ十形領域６．７に収集されて引き起こされる。すなわ
ち、チップ内に入射したα線はエネルギを失って停止す
るまでに、その飛程に沿つて多数の電子・正孔対を生成
し、空乏１１１１．１２内で生成された電子・正孔対は
、空乏層１１．１２内部の電場により直ちに分離され、
電子はｎ十形領域６．７に収集され、正孔はｐ−形半導
体基板１を通って流れ落ちる。また、ｎゝ形領領域６７
の内部で生成された電子・正孔対は再結合するため電子
の増減には全く寄与せず、ｐ−形半導体基板１の内部で
生成された電子・正孔対は、拡散によって空乏層１１．
１２に達した電子のみがｎ十形領域６．７に収集されて
ソフトエラーを引き起こし、他のものはｐ−形半導体基
板１内で再結合されることになる。
記したソフトエラーは、チップ内にα線などの放射線が
入射したときに生成される電子・正孔対のうち、電子が
ｎ十形領域６．７に収集されて引き起こされる。すなわ
ち、チップ内に入射したα線はエネルギを失って停止す
るまでに、その飛程に沿つて多数の電子・正孔対を生成
し、空乏１１１１．１２内で生成された電子・正孔対は
、空乏層１１．１２内部の電場により直ちに分離され、
電子はｎ十形領域６．７に収集され、正孔はｐ−形半導
体基板１を通って流れ落ちる。また、ｎゝ形領領域６７
の内部で生成された電子・正孔対は再結合するため電子
の増減には全く寄与せず、ｐ−形半導体基板１の内部で
生成された電子・正孔対は、拡散によって空乏層１１．
１２に達した電子のみがｎ十形領域６．７に収集されて
ソフトエラーを引き起こし、他のものはｐ−形半導体基
板１内で再結合されることになる。
したがって、この実施例においては、ｎ十形領域６．７
の周囲をｐ−形半導体基板１の不純物濃度より高不純物
濃度のｎ十形領域１３．８０で取り囲むことによって、
第１にｎ十形領域６．７とｐ１形領域１３．８０間に形
成される空乏層１１゜１２の幅が狭くなり０＋形領域６
．７の容量が大きくなる。また第２にｎ十形領域６．７
がｎ十形領域１３．８０内に形成されるため、ｐ−形半
専体基板１から拡散してきた電子は、ｐ＋形領領域１３
８ｏ内でその寿命が短くなりｎ＋形領領域６７に達しに
くくなる。また第３にｐ−形半導体基板１とｐ＋形領領
域１３８０との界面に電子に対するポテンシャルバリア
が形成されるため、ｐ−形半導体基板１から拡散してき
た電子のうちエネルギの小さなものはこのバリアによっ
て通過できなくなる。そして、第１の点によりｎ＋形領
領域６７に蓄積されるＩ Ｑ １１．“１″に対応する
電子数の差が大きくなり、ｎ＋形領領域６７はα線など
の入射によって生成される電子に対して余裕をもつこと
ができ、また第２ＣＩ５よび第３の点によりｎ“影領域
６，７に拡散してくる電子を防ぐことができ、このよう
にしてソフトエラーの発生を除去することができる。
の周囲をｐ−形半導体基板１の不純物濃度より高不純物
濃度のｎ十形領域１３．８０で取り囲むことによって、
第１にｎ十形領域６．７とｐ１形領域１３．８０間に形
成される空乏層１１゜１２の幅が狭くなり０＋形領域６
．７の容量が大きくなる。また第２にｎ十形領域６．７
がｎ十形領域１３．８０内に形成されるため、ｐ−形半
専体基板１から拡散してきた電子は、ｐ＋形領領域１３
８ｏ内でその寿命が短くなりｎ＋形領領域６７に達しに
くくなる。また第３にｐ−形半導体基板１とｐ＋形領領
域１３８０との界面に電子に対するポテンシャルバリア
が形成されるため、ｐ−形半導体基板１から拡散してき
た電子のうちエネルギの小さなものはこのバリアによっ
て通過できなくなる。そして、第１の点によりｎ＋形領
領域６７に蓄積されるＩ Ｑ １１．“１″に対応する
電子数の差が大きくなり、ｎ＋形領領域６７はα線など
の入射によって生成される電子に対して余裕をもつこと
ができ、また第２ＣＩ５よび第３の点によりｎ“影領域
６，７に拡散してくる電子を防ぐことができ、このよう
にしてソフトエラーの発生を除去することができる。
また、上記実施例で示されるように、ビット線に接続さ
れる０４′形領域７はｐ＋形領領域８０接しているので
、接合の空乏層容量が増加し、ビット線の浮遊容量ＣＢ
が大きくなる。センスアンプで検出される信号電圧■は
、Ｖｏをトランスファゲートトランジスタのゲート電圧
、ＶＴをトランスファゲートトランジスタのしきい値電
圧、ＯＳをメモリセル容量として、Ｖ＝ （ＶＤ Ｖ
Ｔ ）／（１＋（Ｃａ１０ｓ＞）で与えられるので、浮
遊容量Ｃａが大きくなると信号電圧が小さくなり、記憶
装置としての動作が不安定になる。このため、浮遊容量
Ｃｔ１が大きくなるのを抑制する必要があり、浮遊容量
Ｃａを低減するためにビット線の下の層間絶縁族やビッ
ト線の上の保護膜を誘電率の低い、たとえば酸化シリコ
ン膜や燐ガラス膜にすることがこの発明では特に好まし
い。
れる０４′形領域７はｐ＋形領領域８０接しているので
、接合の空乏層容量が増加し、ビット線の浮遊容量ＣＢ
が大きくなる。センスアンプで検出される信号電圧■は
、Ｖｏをトランスファゲートトランジスタのゲート電圧
、ＶＴをトランスファゲートトランジスタのしきい値電
圧、ＯＳをメモリセル容量として、Ｖ＝ （ＶＤ Ｖ
Ｔ ）／（１＋（Ｃａ１０ｓ＞）で与えられるので、浮
遊容量Ｃａが大きくなると信号電圧が小さくなり、記憶
装置としての動作が不安定になる。このため、浮遊容量
Ｃｔ１が大きくなるのを抑制する必要があり、浮遊容量
Ｃａを低減するためにビット線の下の層間絶縁族やビッ
ト線の上の保護膜を誘電率の低い、たとえば酸化シリコ
ン膜や燐ガラス膜にすることがこの発明では特に好まし
い。
なお、上記実施例では、ｎ＋形領領域６７を０９形領域
１３．８０で取り囲む例を示したが、センスアンプのｎ
＋形領領域よび周辺回路のｎ＋形領領域ｐ＋形領領域取
り囲むことによってこれらの部分で発生するソフトエラ
ーも低減することができる。
１３．８０で取り囲む例を示したが、センスアンプのｎ
＋形領領域よび周辺回路のｎ＋形領領域ｐ＋形領領域取
り囲むことによってこれらの部分で発生するソフトエラ
ーも低減することができる。
また、上記実施例はダイナミックＲＡＭに適用した場合
であるが、この発明はスタティックＲＡＭについても同
様に適用可能なほか、ｎチャンネルがｎチャンネルの場
合にも、ＭｏＳデバイスでなくバイポーラデバイスにも
各々適用できる。
であるが、この発明はスタティックＲＡＭについても同
様に適用可能なほか、ｎチャンネルがｎチャンネルの場
合にも、ＭｏＳデバイスでなくバイポーラデバイスにも
各々適用できる。
また、上記実施例では、高融点金属シリサイド膜がチタ
ンシリサイド膜である場合について示したが、このチタ
ンシリサイド膜の代わりに、タンタルシリサイド膜また
はタングステンシリサイド膜またはモリブデンシリサイ
ド膜を用いてもよい。
ンシリサイド膜である場合について示したが、このチタ
ンシリサイド膜の代わりに、タンタルシリサイド膜また
はタングステンシリサイド膜またはモリブデンシリサイ
ド膜を用いてもよい。
［発明の効果］
以上のようにこの発明によれば、第１導電形の半導体基
板上に、この基板の不純物ｍ度より不純物濃度が高い第
１導電形の半導体層を形成し、この半導体層上に一方の
ソース／ドレイン領域および電荷蓄積領域となる第２導
電形の第１半導体領域を形成し、上記半導体層上に第１
半導体領域と間隔を隔てて、ビット線に接続されかつ他
方のソース／ドレイン領域となる第２導電形の第２半導
体領域を形成し、第１半導体領域上に第１ゲート絶縁膜
、第１ゲート電極を形成し、半導体基板上ならびに第１
および第２半導体領域上に第２グート絶縁膜、第２ゲー
ト電極を形成し、第１半導体領域上、第２半導体領域上
および第２ゲート電極上に高融点金属シリサイド膜を形
成したので、微細化構造にあってもトランジスタ特性を
損なわずに、単純な構造でα線などの放射線によるソフ
トエラーを除去できる半導体記憶装置を得ることができ
る。
板上に、この基板の不純物ｍ度より不純物濃度が高い第
１導電形の半導体層を形成し、この半導体層上に一方の
ソース／ドレイン領域および電荷蓄積領域となる第２導
電形の第１半導体領域を形成し、上記半導体層上に第１
半導体領域と間隔を隔てて、ビット線に接続されかつ他
方のソース／ドレイン領域となる第２導電形の第２半導
体領域を形成し、第１半導体領域上に第１ゲート絶縁膜
、第１ゲート電極を形成し、半導体基板上ならびに第１
および第２半導体領域上に第２グート絶縁膜、第２ゲー
ト電極を形成し、第１半導体領域上、第２半導体領域上
および第２ゲート電極上に高融点金属シリサイド膜を形
成したので、微細化構造にあってもトランジスタ特性を
損なわずに、単純な構造でα線などの放射線によるソフ
トエラーを除去できる半導体記憶装置を得ることができ
る。
第１図は、この発明の実施例である半導体記憶装置のメ
モリセル周辺部の構造を示す断面図である。 第２図は、従来のダイナミックＲＡＭのメモリセル周辺
部の構造を示す断面図である。 第３図は、従来の他のダイナミックＲＡＭのメモリセル
周辺部の構造を示す断面図である。 図において、１はｐ−形半導体基板、２は第１ゲート電
極、３は第２ゲート電極、４は第１ゲート絶縁膜、５は
第２ゲート絶縁膜、６，７はｎ“影領域、１０．１３．
８０はｐ＋形領領域９は分離絶縁膜、１１．１２は空乏
層、１４はサイドウオール、１５．１６はチタンシリサ
イド膜である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄第１図 １５．１６： 千タシシソサイト陣 手続補正書（自発） ２０発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第１５頁第２０行および第１６頁第３行の「■０
」をｒＶｏ Ｊに訂正する。 以上
モリセル周辺部の構造を示す断面図である。 第２図は、従来のダイナミックＲＡＭのメモリセル周辺
部の構造を示す断面図である。 第３図は、従来の他のダイナミックＲＡＭのメモリセル
周辺部の構造を示す断面図である。 図において、１はｐ−形半導体基板、２は第１ゲート電
極、３は第２ゲート電極、４は第１ゲート絶縁膜、５は
第２ゲート絶縁膜、６，７はｎ“影領域、１０．１３．
８０はｐ＋形領領域９は分離絶縁膜、１１．１２は空乏
層、１４はサイドウオール、１５．１６はチタンシリサ
イド膜である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄第１図 １５．１６： 千タシシソサイト陣 手続補正書（自発） ２０発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第１５頁第２０行および第１６頁第３行の「■０
」をｒＶｏ Ｊに訂正する。 以上
Claims (6)
- （１）第１導電形の半導体基板と、 前記半導体基板上に形成され、前記半導体基板の不純物
濃度より不純物濃度が高い第１導電形の半導体層と、 前記半導体層上に形成され、その一部が一方のソース／
ドレイン領域となり、その他の一部が情報を記憶するた
めの電荷蓄積領域となる第２導電形の第１半導体領域と
、 前記半導体層上に前記第１半導体領域と間隔を隔てて形
成され、ビット線に接続されかつ他方のソース／ドレイ
ン領域となる第２導電形の第２半導体領域と、 前記第１半導体領域上に形成される第１ゲート絶縁膜と
、 前記第１ゲート絶縁膜上に形成される第１ゲート電極と
、 前記第１および第２半導体領域間の前記半導体基板上な
らびに前記第１および第２半導体領域上に形成される第
２ゲート絶縁膜と、 前記第２ゲート絶縁膜上に形成される第２ゲート電極と
、 前記第１および第２ゲート絶縁膜間の前記第１半導体領
域上、前記第２半導体領域上ならびに前記第２ゲート電
極上に形成される高融点金属シリサイド膜とを備えた半
導体記憶装置。 - （２）前記半導体基板の不純物濃度は１×１０＾１＾４
〜１×１０＾１＾６ｃｍ＾−＾３であり、前記半導体層
の不純物濃度は１×１０＾１＾５〜１×１０＾１＾７ｃ
ｍ＾−＾３である特許請求の範囲第１項記載の半導体記
憶装置。 - （３）前記半導体層の前記第２ゲート絶縁膜下の領域と
該領域側部の領域とは、前記半導体基板に第１導電形の
不純物をイオン注入することにより同時に形成される特
許請求の範囲第１項または第２項記載の半導体記憶装置
。 - （４）前記高融点金属シリサイド膜は、チタンシリサイ
ド膜、タンタルシリサイド膜、タングステンシリサイド
膜、またはモリブデンシリサイド膜である特許請求の範
囲第１項ないし第３項のいずれかに記載の半導体記憶装
置。 - （５）さらに、前記高融点金属シリサイド膜と前記ビッ
ト線間に、シリコン酸化膜または燐ガラス膜からなる低
誘電率の層間絶縁膜を備える特許請求の範囲第１項ない
し第４項のいずれかに記載の半導体記憶装置。 - （６）さらに、前記ビット線上に形成され、シリコン酸
化膜または燐ガラス膜からなる低誘電率の保護膜を備え
る特許請求の範囲第５項に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288206A JPS62145859A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
| KR1019860008117A KR900002886B1 (ko) | 1985-12-20 | 1986-09-27 | 반도체 기억장치 |
| US07/295,101 US5268321A (en) | 1985-12-20 | 1989-01-09 | Method of making DRAM cell having improved radiation protection |
| US07/370,662 US5023682A (en) | 1985-12-20 | 1989-06-23 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288206A JPS62145859A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145859A true JPS62145859A (ja) | 1987-06-29 |
Family
ID=17727191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288206A Pending JPS62145859A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5023682A (ja) |
| JP (1) | JPS62145859A (ja) |
| KR (1) | KR900002886B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121175A (en) * | 1987-11-14 | 1992-06-09 | Fujitsu Limited | Semiconductor device having a side wall film |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362662A (en) * | 1989-08-11 | 1994-11-08 | Ricoh Company, Ltd. | Method for producing semiconductor memory device having a planar cell structure |
| US5308781A (en) * | 1990-05-21 | 1994-05-03 | Ricoh Company, Ltd. | Semiconductor memory device |
| KR100291512B1 (ko) | 1998-11-26 | 2001-11-05 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
| KR101523138B1 (ko) * | 2013-09-04 | 2015-05-26 | 주식회사 동부하이텍 | 프로그램 가능한 메모리 |
| US10396082B2 (en) * | 2017-07-05 | 2019-08-27 | Micron Technology, Inc. | Memory cells having a controlled-conductivity region |
Citations (4)
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| JPS57210665A (en) * | 1981-06-19 | 1982-12-24 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS5858766A (ja) * | 1981-10-05 | 1983-04-07 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
| JPS5994451A (ja) * | 1983-04-25 | 1984-05-31 | Hitachi Ltd | 半導体装置 |
| JPS6015964A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641165A (en) * | 1982-04-28 | 1987-02-03 | Tokyo Shibaura Denki Kabushiki Kaisha | Dynamic memory device with an RC circuit for inhibiting the effects of alpha particle radiation |
| US4803539A (en) * | 1985-03-29 | 1989-02-07 | International Business Machines Corporation | Dopant control of metal silicide formation |
| JPS6260256A (ja) * | 1985-09-10 | 1987-03-16 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1985
- 1985-12-20 JP JP60288206A patent/JPS62145859A/ja active Pending
-
1986
- 1986-09-27 KR KR1019860008117A patent/KR900002886B1/ko not_active IP Right Cessation
-
1989
- 1989-06-23 US US07/370,662 patent/US5023682A/en not_active Expired - Fee Related
Patent Citations (4)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121175A (en) * | 1987-11-14 | 1992-06-09 | Fujitsu Limited | Semiconductor device having a side wall film |
| US5424237A (en) * | 1987-11-14 | 1995-06-13 | Fujitsu Limited | Method of producing semiconductor device having a side wall film |
Also Published As
| Publication number | Publication date |
|---|---|
| US5023682A (en) | 1991-06-11 |
| KR900002886B1 (ko) | 1990-05-01 |
| KR870006655A (ko) | 1987-07-13 |
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