JPS6260256A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPS6260256A JPS6260256A JP60200026A JP20002685A JPS6260256A JP S6260256 A JPS6260256 A JP S6260256A JP 60200026 A JP60200026 A JP 60200026A JP 20002685 A JP20002685 A JP 20002685A JP S6260256 A JPS6260256 A JP S6260256A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体１ｒ”憶装置及びその製造方法に関
するもので、特にダイナミックＲＡＭに使用されるもの
である。
するもので、特にダイナミックＲＡＭに使用されるもの
である。
近年、半導体集積回路にあっては、高集積化への要請か
ら各素子の寸法を縮小する種々の方法が試みられている
。例えば、ダイナミックＲＡＭにおいて、情報を蓄える
ＭＯＳキャパシタは次の２つの容量の並列結合より形成
される。すなわち、電極と反転層間の容量（酸化物の容
量）、および反転層と半導体基板間の容量との合成容量
である。
ら各素子の寸法を縮小する種々の方法が試みられている
。例えば、ダイナミックＲＡＭにおいて、情報を蓄える
ＭＯＳキャパシタは次の２つの容量の並列結合より形成
される。すなわち、電極と反転層間の容量（酸化物の容
量）、および反転層と半導体基板間の容量との合成容量
である。
しかし、このような構成では、情報記憶容量が小さいた
め、大きな容量を得るためにはメモリセルの面積を大き
くする必要がある。
め、大きな容量を得るためにはメモリセルの面積を大き
くする必要がある。
このような欠点を除去でき、微細化に適したメモリセル
として、ＡＬＦ 、 ＴＡＳＣＨらの「Ｔ’ｈ・Ｈｌ
−ＣＲＡＭ Ｃ＠ｌｌ Ｃｏｎｃ＠ｐｔ Ｊ ＩＥＥＥ
、 ＥＤ−２５、Ａ Ｉ 。
として、ＡＬＦ 、 ＴＡＳＣＨらの「Ｔ’ｈ・Ｈｌ
−ＣＲＡＭ Ｃ＠ｌｌ Ｃｏｎｃ＠ｐｔ Ｊ ＩＥＥＥ
、 ＥＤ−２５、Ａ Ｉ 。
ＪＡＮ１９７８．ｐ、８８に、第２図および第３図に示
すようなメモリセル構成が示されている。第２図は断面
構成図、第３図はその等価回路である。
すようなメモリセル構成が示されている。第２図は断面
構成図、第３図はその等価回路である。
第２図において、１１はＰ型の半導体基板で、この基板
１ノは例えばシリコンから成り、その基板濃度は約２Ｘ
１０ ｃｔｓ である。上記半導体基板ＩＩには、
Ｎ型ソース領域Ｉ２およびＮ型ドレイン領域１３が形成
され、これらソース。
１ノは例えばシリコンから成り、その基板濃度は約２Ｘ
１０ ｃｔｓ である。上記半導体基板ＩＩには、
Ｎ型ソース領域Ｉ２およびＮ型ドレイン領域１３が形成
され、これらソース。
ドレイ／領域１２．１３間のチャネル領域１４上に絶縁
層１５を介してゲート電極１６が形成されることにより
、絶縁ゲート型電界効果トランジスタＱ カ構成される
。上記ソース、ドレイン領域１２．１３はそれぞれ、半
導体基板１ノに砒素を約１０２０ｍ−３の濃度にドーピ
ングすることにより形成されるもので、ソース領域１２
に接した状態でＭＯ８キャパシタＣが形成される。
層１５を介してゲート電極１６が形成されることにより
、絶縁ゲート型電界効果トランジスタＱ カ構成される
。上記ソース、ドレイン領域１２．１３はそれぞれ、半
導体基板１ノに砒素を約１０２０ｍ−３の濃度にドーピ
ングすることにより形成されるもので、ソース領域１２
に接した状態でＭＯ８キャパシタＣが形成される。
このＭＯＳキャノｊシタＣは、上記ソース領域１２に接
した状態で形成されるＰ−型の不純物領域１７と、この
不純物領域１７内に形成され拡散深さの浅いＮ＋型不純
物領域１８、このＮ＋型不純物領域１８上に形成される
絶縁層１９、およびこの絶縁層１９上に形成されるポリ
シリコンゲート２０とから構成される。そして、前記ド
レイン領域１３にはビット線ＢＬが、ｒ−計電極１６に
はワード線肌が、ＭＯＳキャパシタＣのポリシリコンル
ート２０には負電源（あるいは正電源）Ｖ、がそれぞれ
接続される。
した状態で形成されるＰ−型の不純物領域１７と、この
不純物領域１７内に形成され拡散深さの浅いＮ＋型不純
物領域１８、このＮ＋型不純物領域１８上に形成される
絶縁層１９、およびこの絶縁層１９上に形成されるポリ
シリコンゲート２０とから構成される。そして、前記ド
レイン領域１３にはビット線ＢＬが、ｒ−計電極１６に
はワード線肌が、ＭＯＳキャパシタＣのポリシリコンル
ート２０には負電源（あるいは正電源）Ｖ、がそれぞれ
接続される。
上記のような構成において、メモリセルの記憶容量は、
Ｐ−型不純物領域１ｒとＮ型不純物領域５− 域１８とのＰＮ接合容量Ｃｊと、ポリシリコンｙ−ト２
０とＮ＋型不純物領域１８との間の絶縁層１９による酸
化物容１１Ｃ１との並列容量値となる。このため、単位
面積当りの容量値を増大でき、チップ面積を小さくする
ことができる。
Ｐ−型不純物領域１ｒとＮ型不純物領域５− 域１８とのＰＮ接合容量Ｃｊと、ポリシリコンｙ−ト２
０とＮ＋型不純物領域１８との間の絶縁層１９による酸
化物容１１Ｃ１との並列容量値となる。このため、単位
面積当りの容量値を増大でき、チップ面積を小さくする
ことができる。
しかし、上記のような構成では、α線が素子に浸入した
場合、半導体基板１１中に電子−正孔対が発生し、この
うち少数キャリアである電子がｒ型ソース領域１２に吸
収され、記憶情報の′１”が′Ｏ”に変化してしまう誤
動作を引き起こす欠点がある。また、上記α線の浸入に
よって発生した電子は、メモリセルが選択され選択用の
絶縁ｆゲート型電界効果トランジスタＱがオン状態とな
った際、ドレイン領域１３からチャネル領域１４．ソー
ス領域１２をそれぞれ介してＮ＋型不純物領域１８に吸
収され、記憶情報が＠１＃から＠０”への誤動作を引き
起こす。
場合、半導体基板１１中に電子−正孔対が発生し、この
うち少数キャリアである電子がｒ型ソース領域１２に吸
収され、記憶情報の′１”が′Ｏ”に変化してしまう誤
動作を引き起こす欠点がある。また、上記α線の浸入に
よって発生した電子は、メモリセルが選択され選択用の
絶縁ｆゲート型電界効果トランジスタＱがオン状態とな
った際、ドレイン領域１３からチャネル領域１４．ソー
ス領域１２をそれぞれ介してＮ＋型不純物領域１８に吸
収され、記憶情報が＠１＃から＠０”への誤動作を引き
起こす。
さらに、第４図に示すように、ソース領域１２の形成時
、不純物が横方向にも拡散されるため、Ｐ−型不純物領
域１７に１型の不純物領域１２’が６一 Ｖ晟され、記憶容量の減少を招く。
、不純物が横方向にも拡散されるため、Ｐ−型不純物領
域１７に１型の不純物領域１２’が６一 Ｖ晟され、記憶容量の減少を招く。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ソフトエラーによる誤動作を
防止でき、且つ簡単な工程で微細化されたＭＯＳキヤ・
ンシタを形成できる半導体記憶装置及びその製造方法を
提供することである。
その目的とするところは、ソフトエラーによる誤動作を
防止でき、且つ簡単な工程で微細化されたＭＯＳキヤ・
ンシタを形成できる半導体記憶装置及びその製造方法を
提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、第１導電型の半導体基板に形成される選択用絶
縁ケ゛−ト型電界効果トランジスタと情報記憶用キヤ・
平シタとから成るメモリセルを用いて構成される半導体
記憶装置において、前記半導体基板に形成される第２導
電型の不純物領域下に、α線の照射によって半導体基板
中に発生した電子がこの不純物領域へ浸入するのを阻止
するための第１導電型で前記半導体基板より高濃度の不
純物領域を設けたものである。
ために、第１導電型の半導体基板に形成される選択用絶
縁ケ゛−ト型電界効果トランジスタと情報記憶用キヤ・
平シタとから成るメモリセルを用いて構成される半導体
記憶装置において、前記半導体基板に形成される第２導
電型の不純物領域下に、α線の照射によって半導体基板
中に発生した電子がこの不純物領域へ浸入するのを阻止
するための第１導電型で前記半導体基板より高濃度の不
純物領域を設けたものである。
また、上記選択用絶縁ゲート型電界効果トランジスタの
ソース、ドレイン領域と＋７ての第２導電型不純物領域
、およびこの不純物領域下に電子の浸入を阻止する第１
導電型の不純物領域を形成する際、上記絶縁ゲート型電
界効果トランジスタのゲート電極をマスクとして不純物
のイオン注入を行なうことにより製造工程の簡単化を図
ることを特徴としている。
ソース、ドレイン領域と＋７ての第２導電型不純物領域
、およびこの不純物領域下に電子の浸入を阻止する第１
導電型の不純物領域を形成する際、上記絶縁ゲート型電
界効果トランジスタのゲート電極をマスクとして不純物
のイオン注入を行なうことにより製造工程の簡単化を図
ることを特徴としている。
以下、この発明の一実施例について図面を参Ｐ型の半導
体基板２ノートにフィールド酸化膜等により素子分離領
域２２ｍ、；１２ｂを形成する。
体基板２ノートにフィールド酸化膜等により素子分離領
域２２ｍ、；１２ｂを形成する。
上記半導体基板２ノは例えばシリコンから成り、その基
板濃度は約２Ｘ１０ ｃｒｓ である。次に、第１
図（ｂ）に示すように、素子分離領域２２＆。
板濃度は約２Ｘ１０ ｃｒｓ である。次に、第１
図（ｂ）に示すように、素子分離領域２２＆。
２２ｂによって分離された素子領域の半導体基板２１上
に絶縁層（酸化膜）２３を形成し、この絶縁層２３を介
してＰ型およびＮ型の不純物を選択的にイオン注入する
ことにより、ＭＯＳキャパシタＣのＰ−型不純物領域２
４および離型不純物領域２５を形成する。このイオン注
入の際には、Ｐ型の不純物を先に打ち込んでもＮ型の不
純物を先に打ち込んでもどちらでも良い。そして、上記
Ｐ−型不純物領域２４の濃度は約１０１７ｃｔＲ−３、
Ｎ＋型不純物領域２５の濃度は約１０１９譚−３とする
０次に、第１図（Ｃ）に示すように、半導体基板２１の
表面の全面にポリシリコン層２６を形成し、フォトエツ
チングプロセスによりポリシリコン層２６および絶縁層
２３をＭＯＳキャノｆシタ部分を残して選択的に除去す
る。これによって、第１図（ｄ）に示すようにＭＯＳキ
ャパシタＣが形成される。次に、第１図（・）に示すよ
うに、絶縁層および、Ｊｅ ＩＪシリコン層を半導体基
板２１上に積層形成し、フォトエツチングにより選択的
に除去することにより、絶縁ゲート型電界効果トランジ
スタのｒ−ト絶縁膜２７およびｙ −ト電極２８を形成
する。次に、上記ゲート電極２８をマスクにしてＰ型不
純物およびＮ型不純＋１ 物の一イ″オン注入を行ない、第１図（ｆ）に示すよう
なＰ−型不純物領域２９ｍ、２９ｂ、およびこのＰ−型
不純物領域２９ｍ、２９ｂ内にＮ−型不純物領域３０ｍ
、３０ｂを形成し、絶縁ｆゲート型電界効果トランジス
タＱを構成する。このトランジスタＱのソース、ドレイ
ン領域としてのＮ′″型不純物領域３０＊ 、３０ｂの
不純物濃度は、約１０ 口 とし、Ｐ″″型不純物領域
２９＊、２９ｂの不純物濃度は約１０ 個 とする、な
お、Ｐ型およびＮ型の不純物のイオン注入はどちらを先
に行なっても良い。
に絶縁層（酸化膜）２３を形成し、この絶縁層２３を介
してＰ型およびＮ型の不純物を選択的にイオン注入する
ことにより、ＭＯＳキャパシタＣのＰ−型不純物領域２
４および離型不純物領域２５を形成する。このイオン注
入の際には、Ｐ型の不純物を先に打ち込んでもＮ型の不
純物を先に打ち込んでもどちらでも良い。そして、上記
Ｐ−型不純物領域２４の濃度は約１０１７ｃｔＲ−３、
Ｎ＋型不純物領域２５の濃度は約１０１９譚−３とする
０次に、第１図（Ｃ）に示すように、半導体基板２１の
表面の全面にポリシリコン層２６を形成し、フォトエツ
チングプロセスによりポリシリコン層２６および絶縁層
２３をＭＯＳキャノｆシタ部分を残して選択的に除去す
る。これによって、第１図（ｄ）に示すようにＭＯＳキ
ャパシタＣが形成される。次に、第１図（・）に示すよ
うに、絶縁層および、Ｊｅ ＩＪシリコン層を半導体基
板２１上に積層形成し、フォトエツチングにより選択的
に除去することにより、絶縁ゲート型電界効果トランジ
スタのｒ−ト絶縁膜２７およびｙ −ト電極２８を形成
する。次に、上記ゲート電極２８をマスクにしてＰ型不
純物およびＮ型不純＋１ 物の一イ″オン注入を行ない、第１図（ｆ）に示すよう
なＰ−型不純物領域２９ｍ、２９ｂ、およびこのＰ−型
不純物領域２９ｍ、２９ｂ内にＮ−型不純物領域３０ｍ
、３０ｂを形成し、絶縁ｆゲート型電界効果トランジス
タＱを構成する。このトランジスタＱのソース、ドレイ
ン領域としてのＮ′″型不純物領域３０＊ 、３０ｂの
不純物濃度は、約１０ 口 とし、Ｐ″″型不純物領域
２９＊、２９ｂの不純物濃度は約１０ 個 とする、な
お、Ｐ型およびＮ型の不純物のイオン注入はどちらを先
に行なっても良い。
そして、上記ドレイン領域ｓｏｂをビット線ＢＬに、ゲ
ート電極２８をワード線肌に、ＭｏＳキャノ々シタＣの
電極２６を負または正電源Ｖ−に接続して完成する。
ート電極２８をワード線肌に、ＭｏＳキャノ々シタＣの
電極２６を負または正電源Ｖ−に接続して完成する。
このような構成によれば、半導体基板２１と逆導電型の
離型不純物領域２５およびＮ−型不純物領域３ｏ、、ｓ
ｏｂの下方および側面に、半導体基板２ノよりも高い不
純物濃度を有するＰ−型不純物領域７４．２９ｍおよび
２９ｂを設けたのヤ、α線が半導体基板２１に浸入して
電子−正孔対が発生してもこれらの領域２４．２９ｍお
よび２９ｂがバリアとなり、電子が素子領域に到達する
のを阻止できる。これによって、α線による誤動作（ソ
フトエラー）を防止でき、信頼性の高い半導体記憶装置
が得られる。また、ソース領域３０ｔｈの不純物濃度を
前記第２図および第４図の場合よりも低く設定したので
、ソース領域３０ ｍの形成時にＭＯＳキャパシタＣの
離型不純物領域２５に不純物がしみ出すことがなく、Ｍ
ＯＳキャ・量シタＣの容量を減少させることは無い。
離型不純物領域２５およびＮ−型不純物領域３ｏ、、ｓ
ｏｂの下方および側面に、半導体基板２ノよりも高い不
純物濃度を有するＰ−型不純物領域７４．２９ｍおよび
２９ｂを設けたのヤ、α線が半導体基板２１に浸入して
電子−正孔対が発生してもこれらの領域２４．２９ｍお
よび２９ｂがバリアとなり、電子が素子領域に到達する
のを阻止できる。これによって、α線による誤動作（ソ
フトエラー）を防止でき、信頼性の高い半導体記憶装置
が得られる。また、ソース領域３０ｔｈの不純物濃度を
前記第２図および第４図の場合よりも低く設定したので
、ソース領域３０ ｍの形成時にＭＯＳキャパシタＣの
離型不純物領域２５に不純物がしみ出すことがなく、Ｍ
ＯＳキャ・量シタＣの容量を減少させることは無い。
さらに、絶縁ゲート型電界効果トランジスタのソース、
ドレイン領域３０＊、３０ｂの形成時、ゲート電極２８
をマスクとしてセルファラインで形成するようにしたの
で、製造工程も簡単化できる。
ドレイン領域３０＊、３０ｂの形成時、ゲート電極２８
をマスクとしてセルファラインで形成するようにしたの
で、製造工程も簡単化できる。
以上説明したようにこの発明によれば、ソフトエラーに
よる誤動作を防止でき、且つ簡単な構成で微細化された
ＭＯＳキヤ・母シタを形成できる半導体記憶装置及びそ
の製造方法が得られる。
よる誤動作を防止でき、且つ簡単な構成で微細化された
ＭＯＳキヤ・母シタを形成できる半導体記憶装置及びそ
の製造方法が得られる。
第１図はこの発明の一実施例に係わる半導体記憶装置の
製造工程を説明するための断面構成図、第２図ないし第
４図はそれぞれ従来の半導体記憶装置について説明する
ための図である。 ２１・・・半導体基板、２２ｍ、２２ｂ・・・素子分離
領域、２３．２７・・・絶縁層、２４．２９ｍ。 ２９ｂ・・・Ｐ−型不純物領域、２５・・・離型不純物
領域、２６．２８・・・ポリシリコン層、３０ｈ、３０
ｂ・・・Ｎ″″型不純物領域、Ｑ・・・選択用絶縁ゲー
ト型電界効果トランジスタ、Ｃ・・・情報記憶用キャノ
４シタ。
製造工程を説明するための断面構成図、第２図ないし第
４図はそれぞれ従来の半導体記憶装置について説明する
ための図である。 ２１・・・半導体基板、２２ｍ、２２ｂ・・・素子分離
領域、２３．２７・・・絶縁層、２４．２９ｍ。 ２９ｂ・・・Ｐ−型不純物領域、２５・・・離型不純物
領域、２６．２８・・・ポリシリコン層、３０ｈ、３０
ｂ・・・Ｎ″″型不純物領域、Ｑ・・・選択用絶縁ゲー
ト型電界効果トランジスタ、Ｃ・・・情報記憶用キャノ
４シタ。
Claims (4)
- （１）第１導電型の半導体基板に形成される選択用絶縁
ゲート型電界効果トランジスタおよび情報記憶用キヤパ
シタとから成るメモリセルを用いて構成される半導体記
憶装置において、前記半導体基板に形成される第２導電
型の不純物領域下及びその側面に、第１導電型で前記半
導体基板より高い不純物濃度を有する領域を設けたこと
を特徴とする半導体記憶装置。 - （２）前記第２導電型の不純物領域は、前記メモリセル
の選択用絶縁ゲート型電界効果トランジスタのソース、
ドレイン領域および前記情報記憶用キヤパシタ下の前記
半導体基板中に設けられたものであることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。 - （３）前記第１導電型の不純物領域の濃度プロファイル
ピークの深さが、前記第２導電型の不純物領域の濃度プ
ロファイルピークの深さより基板方向に対して深いこと
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 - （４）第１導電型の半導体基板に素子分離領域を形成す
る工程と、この素子分離領域により規定された前記半導
体基板上に絶縁層を形成する工程と、記憶用キヤパシタ
の形成予定領域の前記半導体基板中に前記絶縁層を介し
て第１導電型でこの半導体基板より高濃度の不純物領域
およびこの不純物領域より濃度プロファイルピークの深
さが基板方向に対して浅い第２導電型の不純物領域を形
成する工程と、前記半導体基板上にポリシリコン層を形
成する工程と、前記ポリシリコン層および絶縁層を前記
キャパシタ形成領域を残して選択的に除去する工程と、
前記半導体基板上の絶縁ゲート型電界効果トランジスタ
形成予定領域上に絶縁層を形成する工程と、この絶縁層
上にポリシリコン層を積層形成する工程と、前記絶縁ゲ
ート型電界効果トランジスタ形成予定領域の半導体基板
上に形成したポリシリコン層および絶縁層を前記絶縁ゲ
ート型電界効果トランジスタのゲート部を残して選択的
に除去する工程と、前記絶縁ゲート型電界効果トランジ
スタのゲート部をマスクとして前記半導体基板中に第１
導電型でこの基板より高濃度の不純物領域およびこの不
純物領域より濃度プロファイルピークの深さが基板方向
に対して浅く前記キヤパシタ下に形成した第２導電型の
不純物領域より低濃度の第２導電型不純物領域を形成す
る工程とを具備することを特徴とする半導体記憶装置の
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200026A JPS6260256A (ja) | 1985-09-10 | 1985-09-10 | 半導体記憶装置及びその製造方法 |
| KR1019860007337A KR900002914B1 (ko) | 1985-09-10 | 1986-09-02 | 반도체기억장치 및 그 제조방법 |
| US06/903,997 US4833647A (en) | 1985-09-10 | 1986-09-05 | Semiconductor memory device having high capacitance and improved radiation immunity |
| EP86306981A EP0216570A1 (en) | 1985-09-10 | 1986-09-10 | Semiconductor memory device and method of manufacturing a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Citations (1)
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Patent Citations (1)
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