JP2838692B2 - 半導体素子のウェル形成方法 - Google Patents
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Description
ル形成方法に係るもので、詳しくは、セルが形成される
セル形成部と駆動回路が配置される周辺回路部との段差
を減らし、高エネルギーイオンを用いてイオン注入を行
うことによりラッチ−アップ(latch-up)特性を向上さ
せ、形成工程を簡単化し得る半導体素子のウェル形成方
法に関する。
は、1つのトランジスタと1つのキャパシタを備えて形
成され、セル形成部CA上にキャパシタが形成される。
かかる半導体チップは、メモリセルの配置される形成部
CA(cell area) と、駆動回路が配置される周辺回路部
PA(periphery area)と、を備え、セル形成部CAと回
路部PA間には数千Å程度の段差が形成されている。そ
して、該段差が大きい場合は、その後の配線工程のコン
タクト形成段階及びライン形成段階で写真食刻が行われ
るときに、アライナー(aligner) の光焦点深さ(depth o
f focus)が限界をはずれて限界寸法(critical dimensio
n)の制御を行えず、コンタクトホール又はライン等、所
望のパターンを得ることが難しくなる。特に、DRAM
素子の場合は、セル形成部CA上にキャパシタが配置さ
れるため、周辺回路部PAとの段差は甚だしくなる。
てチップ内のライン幅及びコンタクトホール(contact h
ole)のサイズが漸次縮小し、1.0 μm以下のパターンが
要求されるため、好ましくなく、セル形成部と周辺回路
部間の段差を減らすことは重要な課題となっている。該
段差を減らすための技術としては、平坦化技術と、該平
坦化技術を向上させたセルリセス(cell recess) 技術
と、が従来より用いられている。
前にセル形成部のシリコン層を食刻し、該メイン素子の
製造後にセル形成部の高さが周辺回路部よりも高くなる
ことを防止する技術である。次に、このセルリセス技術
を用いて半導体素子のウェルを形成する従来の方法につ
いて説明する。
すように、シリコン基板10上に緩衝膜である第1酸化
膜12を形成し、該第1酸化膜12上に酸化防止膜であ
る第1窒化膜14を形成し、図4(B)に示すように、
該第1窒化膜14上に所定パターンの感光膜16を形成
し、該感光膜16をマスクとして下方の窒化膜14及び
第1酸化膜12を食刻処理し、前記感光膜16を除去し
てセル形成部CA及び周辺回路部PAを形成する。
第1窒化膜14を形成するのは、後述する工程の進行時
に該周辺回路部PAが酸化するのを防止するためであ
る。次いで、図4(C)に示すように、高温度下で熱酸
化(thermal oxidation)を施して前記セル形成部CAに
10000Å厚さのフィールド酸化膜18を形成し、図
4(D)に示すように、該フィールド酸化膜18の形成
されない部位の第1窒化膜14及び第1酸化膜12を除
去する。
ールド酸化膜18を除去すると、該フィールド酸化膜1
8の形成されていたセル形成部CAは、該フィールド酸
化膜18の形成されなかった周辺回路部PAよりも、シ
リコン基板10の表面が約5000Å程度リセスされた
構造となる。次いで、該リセスされた構造のシリコン基
板10上に緩衝膜の第2酸化膜12’及び第2窒化膜1
4’を順次蒸着形成する。
窒化膜14’上に所定パターンの感光膜(図示せず)を
形成し、該感光膜をマスクとして下部の第2窒化膜1
4’及び第2酸化膜12’の所定部位を除去し、前記感
光膜を除去した後、Pウェルを形成するためのP型不純
物をイオン注入する。次いで、図5(G)に示すよう
に、高温度下で熱酸化を施して前記第2窒化膜14’が
形成されないシリコン基板10上に酸化膜20を成長さ
せ、図5(H)に示すように、前記第2窒化膜14’及
び第2酸化膜12’を除去した後、該酸化膜20をマス
クとしてNウェルを形成するためのN型不純物をイオン
注入し、図5(I)に示すように、拡散工程を施してこ
れらのP型及びN型不純物を夫々拡散させ、シリコン基
板10上に半導体素子のウェルとしてPウェル22及び
Nウェル24を夫々形成する。
成するときに、該Nウェルの形成すべき部位の酸化膜1
2’のみが露出するように、他部位の酸化膜20上面に
4μm乃至5μm厚さの感光膜を形成し、該感光膜をマ
スクとして高エネルギーイオンの注入を施す。更に、前
記Pウェルを形成する場合は該Pウェルの形成すべき部
位の酸化膜20のみが露出するように、他部位の酸化膜
12’上面に4μm〜5μm厚さの感光膜を形成し、該
感光膜をマスクとして高エネルギーイオンの注入を施
す。その他の処理は前記第1の方法と同様である。
来の半導体素子のウェル形成方法において、まず、第1
の方法では、第1窒化膜及び第1酸化膜を形成した後
に、これらの第1窒化膜及び第1酸化膜を除去し、再
度、第2窒化膜及び第2酸化膜を形成した後、さらにこ
れらの第2窒化膜及び第2酸化膜を除去するというよう
に、複数回の酸化工程を施してP型ウェル及びNウェル
を形成しているため、そのウェル形成工程が極めて煩雑
であり、原価が上昇するという不都合な点があった。
厚さ4μm〜5μmの感光膜を追加形成して高エネルギ
ーイオンのイオン注入を施行するため、該感光膜の化学
成分が変化するか又は感光膜の粒子(particle)がシリコ
ン基板10上面に浸入し、シリコン基板10の格子損傷
をおこすおそれがあるという不都合な点があった。本発
明はこのような従来の課題に鑑みてなされたもので、簡
単な工程を施してN型ウェル下部にP型ウェルを形成し
てラッチ−アップ特性を向上させると共に、低廉な半導
体素子のウェル形成方法を提供することを目的とする。
明にかかる形成方法は、半導体基板上にセルが配置され
るセル形成部及び駆動回路が配置される周辺回路部を備
えた半導体素子にウェルを形成する半導体素子のウェル
形成方法であって、前記周辺回路部に、順次、緩衝膜、
酸化可能膜、酸化防止膜を積層形成する膜形成工程と、
前記酸化可能膜の表面所定部位が露出するように前記酸
化防止膜の所定部位を食刻する食刻工程と、熱酸化を施
して前記周辺回路部の酸化可能膜の露出部位及び前記半
導体基板表面が露出したセル形成部にフィールド酸化膜
を形成するフィールド酸化膜形成工程と、前記酸化防止
膜、酸化可能膜及び緩衝膜を除去する膜除去工程と、高
エネルギーイオンを用いて第1導電型不純物をイオン注
入する第1のイオン注入工程と、前記フィールド酸化膜
をマスクとし、低エネルギーイオンを用いて第2導電型
不純物をイオン注入する第2のイオン注入工程と、前記
フィールド酸化膜を除去し、イオン注入された第1導電
型不純物及び第2導電型不純物を拡散させて、夫々、第
1導電型ウェル、第2導電型ウェルを半導体基板に形成
するウェル形成工程と、を順次行う形成方法である。
て、緩衝膜、酸化可能膜、酸化防止膜が順次積層形成さ
れ、食刻工程において、酸化防止膜の所定部位が食刻さ
れて酸化可能膜が露出する。次に、フィールド酸化膜形
成工程において、熱酸化が施されて前記酸化可能膜の露
出部位及び前記基板表面が露出する。ここで、フィール
ド酸化膜が形成されてセル形成部と周辺回路部とに段差
が設けられる。次に、膜除去工程において、酸化防止
膜、酸化可能膜及び緩衝膜が除去される。そして、第1
のイオン注入工程において、感光膜を使用せずに第1導
電型不純物が高エネルギーイオンによりイオン注入さ
れ、第2のイオン注入工程において、感光膜を使用せず
に第2導電型不純物が低エネルギーイオンによりイオン
注入される。そして、第1導電型不純物及び第2導電型
不純物はウェル形成工程において拡散され、半導体基板
に、第1導電型ウェルが深く形成され、第2導電型ウェ
ルが浅く形成される。
記膜形成工程は、緩衝膜を50Å乃至300Åの厚さに
形成する工程である。かかる方法によれば、緩衝膜が5
0Å乃至300Åの厚さに形成される。請求項3の発明
にかかる形成方法では、前記膜形成工程にて形成される
酸化可能膜は、多結晶シリコンである。
成工程において、熱酸化が施されて多結晶シリコンが酸
化し、フィールド酸化膜が形成される。請求項4の発明
にかかる形成方法では、前記第1のイオン注入工程は、
2MeV乃至4MeVの高エネルギーイオンを用いて第
1導電型不純物をイオン注入する工程である。
Vの高エネルギーイオンにより第1導電型不純物がイオ
ン注入されて第1導電型ウェルが深く形成される。請求
項5の発明にかかる形成方法では、前記第2のイオン注
入工程は、100KeV乃至200KeVの低エネルギ
ーイオンを用いて第2導電型不純物をイオン注入する工
程である。
00KeVの低エネルギーイオンにより第2導電型不純
物がイオン注入されて第2導電型ウェルが浅く形成され
る。請求項6の発明にかかる形成方法では、前記第1の
イオン注入工程は、第1導電型不純物としてP型不純物
をイオン注入する工程であって、前記ウェル形成工程に
て形成される第1導電型ウェルは、該P型不純物を拡散
させて形成されるPウェルである。
て、半導体基板にP型不純物が拡散し、第1導電型ウェ
ルとしてPウェルが形成される。請求項7の発明にかか
る形成方法では、前記第2のイオン注入工程は、第2導
電型不純物としてN型不純物をイオン注入する工程であ
って、前記ウェル形成工程にて形成される第2導電型ウ
ェルは、該N型不純物を拡散させて形成されるNウェル
である。
て、半導体基板にN型不純物が拡散し、第2導電型ウェ
ルとしてNウェルが形成される。
〜図3に基づいて説明する。本発明に係る半導体素子の
ウェル形成方法は、例えば、1つのトランジスタ−セル
と1つのキャパシタを備えたDRAM等に適用される。
かかるDRAMでは、セル形成部上にキャパシタが形成
される。
基板100上に緩衝膜の酸化膜102を50Å乃至30
0Åの厚さに形成し、該酸化膜102上に酸化可能膜の
多結晶シリコン膜104と酸化防止膜の窒化膜106と
を順次蒸着する。次いで、図1(B)に示すように、該
窒化膜106上に所定パターンの感光膜108を形成
し、該感光膜108をマスクとして前記窒化膜106、
多結晶シリコン膜104及び酸化膜102の所定部位を
食刻し、該感光膜108を除去してセル形成部CA及び
周辺回路部PAを形成する。
リコン基板100及び窒化膜106上に感光膜108を
コーティングし、前記セル形成部CA上の感光膜108
を除去した後、残りの感光膜108をマスクとして該感
光膜108下方の窒化膜106の所定部を食刻し、周辺
回路部PA上に前記多結晶シリコン膜104の所定部を
露出させる。
りの感光膜108を除去し、図2(E)に示すように、
熱酸化を施して前記周辺回路部PAの多結晶シリコン膜
104の露出部位と、シリコン基板100上に露出した
セル形成部CAと、に厚さ10000Åのフィールド酸
化膜110を形成する。次いで、前記窒化膜106、多
結晶シリコン膜104及び酸化膜102を除去し、図2
(F)に示すように前記フィールド酸化膜110を透過
し得る2MeV〜4MeVの高エネルギーイオンを用い
てP型不純物をイオン注入し、該フィールド酸化膜11
0直下のシリコン基板100表面内部位と、該フィール
ド酸化膜110の形成されないシリコン基板100表面
下方内所定深さの部位と、にP型イオン注入領域aを形
成する。
し得る100KeV−200KeVの低エネルギーイオ
ンを用いてN型不純物をイオン注入し、該フィールド酸
化膜110の形成されないシリコン基板100表面内に
のみN型イオン注入領域bを形成する。次いで、図2
(G)に示すように、前記P型不純物及びN型不純物を
拡散させ、Pウェル112上の所定部位にNウェル11
4を形成する。
OCOS又はSTIによるアイソレーション116を形
成し、半導体素子が形成される。かかる方法によれば、
Nウェル114下方にPウェル112が形成されるの
で、Pウェルの抵抗が減少し、ラッチ−アップ特性を向
上させることができ、半導体素子の信頼性が向上すると
いう効果がある。
イオン注入し、酸化工程を1度だけ施してNウェル及び
Pウェルが形成されるため、ウェルの形成工程が簡単化
し、原価が低廉になるという効果がある。さらに、従来
用いられる厚さ4μm以上の感光膜を形成しないでイオ
ン注入を行うため、高エネルギーイオンのイオン注入時
に発生しうる感光膜の粒子浸入を防止することができ、
それに伴うシリコン基板100の格子損傷を防止し得る
という効果がある。
係る形成方法によれば、ラッチアップ特性が向上し、半
導体素子の信頼性が向上する。また、酸化工程を1度だ
け施してNウェル及びPウェルが形成されるため、ウェ
ルの形成工程が簡単化され、原価が低廉になるという効
果がある。さらに、従来用いられる感光膜を形成せずに
イオン注入を行うため、高エネルギーイオンのイオン注
入時に発生しうる感光膜の粒子浸入を防止することがで
き、それに伴う半導体基板の格子損傷を防止し得るとい
う効果がある。
ば、緩衝膜を適正な厚さに形成することができる。請求
項3の発明にかかる形成方法によれば、フィールド酸化
膜形成工程において、多結晶シリコンを酸化させてフィ
ールド酸化膜を形成することができる。請求項4の発明
にかかる形成方法によれば、第1導電型不純物を高エネ
ルギーでイオン注入することにより、第1導電型ウェル
を深く形成することができる。、請求項5の発明にかか
る形成方法によれば、第2導電型不純物を低エネルギー
でイオン注入することにより、第2導電型ウェルを浅く
形成することができる。
ば、第1導電型ウェルとして半導体基板にPウェルを形
成することができる。請求項7の発明にかかる形成方法
によれば、第2導電型ウェルとして半導体基板にNウェ
ルを形成することができる。
す工程図。
Claims (7)
- 【請求項1】半導体基板上にセルが配置されるセル形成
部及び駆動回路が配置される周辺回路部を備えた半導体
素子にウェルを形成する半導体素子のウェル形成方法で
あって、 前記周辺回路部に、順次、緩衝膜、酸化可能膜、酸化防
止膜を積層形成する膜形成工程と、 前記酸化可能膜の表面所定部位が露出するように前記酸
化防止膜の所定部位を食刻する食刻工程と、 熱酸化を施して前記周辺回路部の酸化可能膜の露出部位
及び前記半導体基板表面が露出したセル形成部にフィー
ルド酸化膜を形成するフィールド酸化膜形成工程と、 前記酸化防止膜、酸化可能膜及び緩衝膜を除去する膜除
去工程と、 高エネルギーイオンを用いて第1導電型不純物をイオン
注入する第1のイオン注入工程と、 前記フィールド酸化膜をマスクとし、低エネルギーイオ
ンを用いて第2導電型不純物をイオン注入する第2のイ
オン注入工程と、 前記フィールド酸化膜を除去し、イオン注入された第1
導電型不純物及び第2導電型不純物を拡散させて、夫
々、第1導電型ウェル、第2導電型ウェルを半導体基板
に形成するウェル形成工程と、を順次行うことを特徴と
する半導体素子のウェル形成方法。 - 【請求項2】前記膜形成工程は、緩衝膜を50Å乃至3
00Åの厚さに形成する工程であることを特徴とする請
求項1記載の半導体素子のウェル形成方法。 - 【請求項3】前記膜形成工程にて形成される酸化可能膜
は、多結晶シリコンであることを特徴とする請求項1又
は請求項2記載の半導体素子のウェル形成方法。 - 【請求項4】前記第1のイオン注入工程は、2MeV乃
至4MeVの高エネルギーイオンを用いて第1導電型不
純物をイオン注入する工程であることを特徴とする請求
項1〜請求項3のいずれか1つに記載の半導体素子のウ
ェル形成方法。 - 【請求項5】前記第2のイオン注入工程は、100Ke
V乃至200KeVの低エネルギーイオンを用いて第2
導電型不純物をイオン注入する工程であることを特徴と
する請求項1〜請求項4のいずれか1つに記載の半導体
素子のウェル形成方法。 - 【請求項6】前記第1のイオン注入工程は、第1導電型
不純物としてP型不純物をイオン注入する工程であっ
て、 前記ウェル形成工程にて形成される第1導電型ウェル
は、該P型不純物を拡散させて形成されるPウェルであ
ることを特徴とする請求項1〜請求項5のいずれか1つ
に記載の半導体素子のウェル形成方法。 - 【請求項7】前記第2のイオン注入工程は、第2導電型
不純物としてN型不純物をイオン注入する工程であっ
て、 前記ウェル形成工程にて形成される第2導電型ウェル
は、該N型不純物を拡散させて形成されるNウェルであ
ることを特徴とする請求項1〜請求項6のいずれか1つ
に記載の半導体素子のウェル形成方法。
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