JPH104147A - 半導体素子のウェル形成方法 - Google Patents
半導体素子のウェル形成方法Info
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- JPH104147A JPH104147A JP8350685A JP35068596A JPH104147A JP H104147 A JPH104147 A JP H104147A JP 8350685 A JP8350685 A JP 8350685A JP 35068596 A JP35068596 A JP 35068596A JP H104147 A JPH104147 A JP H104147A
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Abstract
(57)【要約】 （修正有）
【課題】半導体素子のウェル形成方法において、Ｐウェ
ルの抵抗を減少させてラッチアップ特性を向上させる。 【解決手段】フィールド酸化膜１１０は、熱酸化されて
周辺回路部ＰＡの多結晶シリコン膜１０４の露出部位と
セル形成部ＣＡとに形成される（Ｅ）。次に、高エネル
ギーイオンを用いてＰ型不純物をイオン注入し、低エネ
ルギーイオンを用いてＮ型不純物をイオン注入し、夫
々、Ｐ型イオン注入領域ａ，Ｎ型イオン注入領域ｂを形
成し（Ｆ）、Ｐ型不純物、Ｎ型不純物を拡散して、夫
々、Ｐウェル１１２、Ｎウェル１１４を形成する
（Ｇ）。
ルの抵抗を減少させてラッチアップ特性を向上させる。 【解決手段】フィールド酸化膜１１０は、熱酸化されて
周辺回路部ＰＡの多結晶シリコン膜１０４の露出部位と
セル形成部ＣＡとに形成される（Ｅ）。次に、高エネル
ギーイオンを用いてＰ型不純物をイオン注入し、低エネ
ルギーイオンを用いてＮ型不純物をイオン注入し、夫
々、Ｐ型イオン注入領域ａ，Ｎ型イオン注入領域ｂを形
成し（Ｆ）、Ｐ型不純物、Ｎ型不純物を拡散して、夫
々、Ｐウェル１１２、Ｎウェル１１４を形成する
（Ｇ）。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のウェ
ル形成方法に係るもので、詳しくは、セルが形成される
セル形成部と駆動回路が配置される周辺回路部との段差
を減らし、高エネルギーイオンを用いてイオン注入を行
うことによりラッチ−アップ(latch-up)特性を向上さ
せ、形成工程を簡単化し得る半導体素子のウェル形成方
法に関する。
ル形成方法に係るもので、詳しくは、セルが形成される
セル形成部と駆動回路が配置される周辺回路部との段差
を減らし、高エネルギーイオンを用いてイオン注入を行
うことによりラッチ−アップ(latch-up)特性を向上さ
せ、形成工程を簡単化し得る半導体素子のウェル形成方
法に関する。
【０００２】
【従来の技術】例えば、ＤＲＡＭ等の半導体チップで
は、１つのトランジスタと１つのキャパシタを備えて形
成され、セル形成部ＣＡ上にキャパシタが形成される。
かかる半導体チップは、メモリセルの配置される形成部
ＣＡ(cell area) と、駆動回路が配置される周辺回路部
ＰＡ(periphery area)と、を備え、セル形成部ＣＡと回
路部ＰＡ間には数千Å程度の段差が形成されている。そ
して、該段差が大きい場合は、その後の配線工程のコン
タクト形成段階及びライン形成段階で写真食刻が行われ
るときに、アライナー(aligner) の光焦点深さ(depth o
f focus)が限界をはずれて限界寸法(critical dimensio
n)の制御を行えず、コンタクトホール又はライン等、所
望のパターンを得ることが難しくなる。特に、ＤＲＡＭ
素子の場合は、セル形成部ＣＡ上にキャパシタが配置さ
れるため、周辺回路部ＰＡとの段差は甚だしくなる。
は、１つのトランジスタと１つのキャパシタを備えて形
成され、セル形成部ＣＡ上にキャパシタが形成される。
かかる半導体チップは、メモリセルの配置される形成部
ＣＡ(cell area) と、駆動回路が配置される周辺回路部
ＰＡ(periphery area)と、を備え、セル形成部ＣＡと回
路部ＰＡ間には数千Å程度の段差が形成されている。そ
して、該段差が大きい場合は、その後の配線工程のコン
タクト形成段階及びライン形成段階で写真食刻が行われ
るときに、アライナー(aligner) の光焦点深さ(depth o
f focus)が限界をはずれて限界寸法(critical dimensio
n)の制御を行えず、コンタクトホール又はライン等、所
望のパターンを得ることが難しくなる。特に、ＤＲＡＭ
素子の場合は、セル形成部ＣＡ上にキャパシタが配置さ
れるため、周辺回路部ＰＡとの段差は甚だしくなる。
【０００３】このような現象は、素子の高集積化に伴っ
てチップ内のライン幅及びコンタクトホール(contact h
ole)のサイズが漸次縮小し、1.0 μｍ以下のパターンが
要求されるため、好ましくなく、セル形成部と周辺回路
部間の段差を減らすことは重要な課題となっている。該
段差を減らすための技術としては、平坦化技術と、該平
坦化技術を向上させたセルリセス(cell recess) 技術
と、が従来より用いられている。
てチップ内のライン幅及びコンタクトホール(contact h
ole)のサイズが漸次縮小し、1.0 μｍ以下のパターンが
要求されるため、好ましくなく、セル形成部と周辺回路
部間の段差を減らすことは重要な課題となっている。該
段差を減らすための技術としては、平坦化技術と、該平
坦化技術を向上させたセルリセス(cell recess) 技術
と、が従来より用いられている。
【０００４】このセルリセス技術はメイン素子の製造以
前にセル形成部のシリコン層を食刻し、該メイン素子の
製造後にセル形成部の高さが周辺回路部よりも高くなる
ことを防止する技術である。次に、このセルリセス技術
を用いて半導体素子のウェルを形成する従来の方法につ
いて説明する。
前にセル形成部のシリコン層を食刻し、該メイン素子の
製造後にセル形成部の高さが周辺回路部よりも高くなる
ことを防止する技術である。次に、このセルリセス技術
を用いて半導体素子のウェルを形成する従来の方法につ
いて説明する。
【０００５】まず、第１の方法として、図４（Ａ）に示
すように、シリコン基板１０上に緩衝膜である第１酸化
膜１２を形成し、該第１酸化膜１２上に酸化防止膜であ
る第１窒化膜１４を形成し、図４（Ｂ）に示すように、
該第１窒化膜１４上に所定パターンの感光膜１６を形成
し、該感光膜１６をマスクとして下方の窒化膜１４及び
第１酸化膜１２を食刻処理し、前記感光膜１６を除去し
てセル形成部ＣＡ及び周辺回路部ＰＡを形成する。
すように、シリコン基板１０上に緩衝膜である第１酸化
膜１２を形成し、該第１酸化膜１２上に酸化防止膜であ
る第１窒化膜１４を形成し、図４（Ｂ）に示すように、
該第１窒化膜１４上に所定パターンの感光膜１６を形成
し、該感光膜１６をマスクとして下方の窒化膜１４及び
第１酸化膜１２を食刻処理し、前記感光膜１６を除去し
てセル形成部ＣＡ及び周辺回路部ＰＡを形成する。
【０００６】このとき、周辺回路部ＰＡに強耐酸化性の
第１窒化膜１４を形成するのは、後述する工程の進行時
に該周辺回路部ＰＡが酸化するのを防止するためであ
る。次いで、図４（Ｃ）に示すように、高温度下で熱酸
化(thermal oxidation）を施して前記セル形成部ＣＡに
１００００Å厚さのフィールド酸化膜１８を形成し、図
４（Ｄ）に示すように、該フィールド酸化膜１８の形成
されない部位の第１窒化膜１４及び第１酸化膜１２を除
去する。
第１窒化膜１４を形成するのは、後述する工程の進行時
に該周辺回路部ＰＡが酸化するのを防止するためであ
る。次いで、図４（Ｃ）に示すように、高温度下で熱酸
化(thermal oxidation）を施して前記セル形成部ＣＡに
１００００Å厚さのフィールド酸化膜１８を形成し、図
４（Ｄ）に示すように、該フィールド酸化膜１８の形成
されない部位の第１窒化膜１４及び第１酸化膜１２を除
去する。
【０００７】その後、図４（Ｅ）に示すように、該フィ
ールド酸化膜１８を除去すると、該フィールド酸化膜１
８の形成されていたセル形成部ＣＡは、該フィールド酸
化膜１８の形成されなかった周辺回路部ＰＡよりも、シ
リコン基板１０の表面が約５０００Å程度リセスされた
構造となる。次いで、該リセスされた構造のシリコン基
板１０上に緩衝膜の第２酸化膜１２’及び第２窒化膜１
４’を順次蒸着形成する。
ールド酸化膜１８を除去すると、該フィールド酸化膜１
８の形成されていたセル形成部ＣＡは、該フィールド酸
化膜１８の形成されなかった周辺回路部ＰＡよりも、シ
リコン基板１０の表面が約５０００Å程度リセスされた
構造となる。次いで、該リセスされた構造のシリコン基
板１０上に緩衝膜の第２酸化膜１２’及び第２窒化膜１
４’を順次蒸着形成する。
【０００８】次いで、図５（Ｆ）に示すように、該第２
窒化膜１４’上に所定パターンの感光膜（図示せず）を
形成し、該感光膜をマスクとして下部の第２窒化膜１
４’及び第２酸化膜１２’の所定部位を除去し、前記感
光膜を除去した後、Ｐウェルを形成するためのＰ型不純
物をイオン注入する。次いで、図５（Ｇ）に示すよう
に、高温度下で熱酸化を施して前記第２窒化膜１４’が
形成されないシリコン基板１０上に酸化膜２０を成長さ
せ、図５（Ｈ）に示すように、前記第２窒化膜１４’及
び第２酸化膜１２’を除去した後、該酸化膜２０をマス
クとしてＮウェルを形成するためのＮ型不純物をイオン
注入し、図５（Ｉ）に示すように、拡散工程を施してこ
れらのＰ型及びＮ型不純物を夫々拡散させ、シリコン基
板１０上に半導体素子のウェルとしてＰウェル２２及び
Ｎウェル２４を夫々形成する。
窒化膜１４’上に所定パターンの感光膜（図示せず）を
形成し、該感光膜をマスクとして下部の第２窒化膜１
４’及び第２酸化膜１２’の所定部位を除去し、前記感
光膜を除去した後、Ｐウェルを形成するためのＰ型不純
物をイオン注入する。次いで、図５（Ｇ）に示すよう
に、高温度下で熱酸化を施して前記第２窒化膜１４’が
形成されないシリコン基板１０上に酸化膜２０を成長さ
せ、図５（Ｈ）に示すように、前記第２窒化膜１４’及
び第２酸化膜１２’を除去した後、該酸化膜２０をマス
クとしてＮウェルを形成するためのＮ型不純物をイオン
注入し、図５（Ｉ）に示すように、拡散工程を施してこ
れらのＰ型及びＮ型不純物を夫々拡散させ、シリコン基
板１０上に半導体素子のウェルとしてＰウェル２２及び
Ｎウェル２４を夫々形成する。
【０００９】又、第２の方法として、前記Ｎウェルを形
成するときに、該Ｎウェルの形成すべき部位の酸化膜１
２’のみが露出するように、他部位の酸化膜２０上面に
４μｍ乃至５μｍ厚さの感光膜を形成し、該感光膜をマ
スクとして高エネルギーイオンの注入を施す。更に、前
記Ｐウェルを形成する場合は該Ｐウェルの形成すべき部
位の酸化膜２０のみが露出するように、他部位の酸化膜
１２’上面に４μｍ〜５μｍ厚さの感光膜を形成し、該
感光膜をマスクとして高エネルギーイオンの注入を施
す。その他の処理は前記第１の方法と同様である。
成するときに、該Ｎウェルの形成すべき部位の酸化膜１
２’のみが露出するように、他部位の酸化膜２０上面に
４μｍ乃至５μｍ厚さの感光膜を形成し、該感光膜をマ
スクとして高エネルギーイオンの注入を施す。更に、前
記Ｐウェルを形成する場合は該Ｐウェルの形成すべき部
位の酸化膜２０のみが露出するように、他部位の酸化膜
１２’上面に４μｍ〜５μｍ厚さの感光膜を形成し、該
感光膜をマスクとして高エネルギーイオンの注入を施
す。その他の処理は前記第１の方法と同様である。
【００１０】
【発明が解決しようとする課題】然るに、このような従
来の半導体素子のウェル形成方法において、まず、第１
の方法では、第１窒化膜及び第１酸化膜を形成した後
に、これらの第１窒化膜及び第１酸化膜を除去し、再
度、第２窒化膜及び第２酸化膜を形成した後、さらにこ
れらの第２窒化膜及び第２酸化膜を除去するというよう
に、複数回の酸化工程を施してＰ型ウェル及びＮウェル
を形成しているため、そのウェル形成工程が極めて煩雑
であり、原価が上昇するという不都合な点があった。
来の半導体素子のウェル形成方法において、まず、第１
の方法では、第１窒化膜及び第１酸化膜を形成した後
に、これらの第１窒化膜及び第１酸化膜を除去し、再
度、第２窒化膜及び第２酸化膜を形成した後、さらにこ
れらの第２窒化膜及び第２酸化膜を除去するというよう
に、複数回の酸化工程を施してＰ型ウェル及びＮウェル
を形成しているため、そのウェル形成工程が極めて煩雑
であり、原価が上昇するという不都合な点があった。
【００１１】又、従来の第２の方法では、酸化膜上面に
厚さ４μｍ〜５μｍの感光膜を追加形成して高エネルギ
ーイオンのイオン注入を施行するため、該感光膜の化学
成分が変化するか又は感光膜の粒子(particle)がシリコ
ン基板１０上面に浸入し、シリコン基板１０の格子損傷
をおこすおそれがあるという不都合な点があった。本発
明はこのような従来の課題に鑑みてなされたもので、簡
単な工程を施してＮ型ウェル下部にＰ型ウェルを形成し
てラッチ−アップ特性を向上させると共に、低廉な半導
体素子のウェル形成方法を提供することを目的とする。
厚さ４μｍ〜５μｍの感光膜を追加形成して高エネルギ
ーイオンのイオン注入を施行するため、該感光膜の化学
成分が変化するか又は感光膜の粒子(particle)がシリコ
ン基板１０上面に浸入し、シリコン基板１０の格子損傷
をおこすおそれがあるという不都合な点があった。本発
明はこのような従来の課題に鑑みてなされたもので、簡
単な工程を施してＮ型ウェル下部にＰ型ウェルを形成し
てラッチ−アップ特性を向上させると共に、低廉な半導
体素子のウェル形成方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】このため、請求項１の発
明にかかる形成方法は、半導体基板上にセルが配置され
るセル形成部及び駆動回路が配置される周辺回路部を備
えた半導体素子にウェルを形成する半導体素子のウェル
形成方法であって、前記周辺回路部に、順次、緩衝膜、
酸化可能膜、酸化防止膜を積層形成する膜形成工程と、
前記酸化可能膜の表面所定部位が露出するように前記酸
化防止膜の所定部位を食刻する食刻工程と、熱酸化を施
して前記周辺回路部の酸化可能膜の露出部位及び前記半
導体基板表面が露出したセル形成部にフィールド酸化膜
を形成するフィールド酸化膜形成工程と、前記酸化防止
膜、酸化可能膜及び緩衝膜を除去する膜除去工程と、高
エネルギーイオンを用いて第１導電型不純物をイオン注
入する第１のイオン注入工程と、前記フィールド酸化膜
をマスクとし、低エネルギーイオンを用いて第２導電型
不純物をイオン注入する第２のイオン注入工程と、前記
フィールド酸化膜を除去し、イオン注入された第１導電
型不純物及び第２導電型不純物を拡散させて、夫々、第
１導電型ウェル、第２導電型ウェルを半導体基板に形成
するウェル形成工程と、を順次行う形成方法である。
明にかかる形成方法は、半導体基板上にセルが配置され
るセル形成部及び駆動回路が配置される周辺回路部を備
えた半導体素子にウェルを形成する半導体素子のウェル
形成方法であって、前記周辺回路部に、順次、緩衝膜、
酸化可能膜、酸化防止膜を積層形成する膜形成工程と、
前記酸化可能膜の表面所定部位が露出するように前記酸
化防止膜の所定部位を食刻する食刻工程と、熱酸化を施
して前記周辺回路部の酸化可能膜の露出部位及び前記半
導体基板表面が露出したセル形成部にフィールド酸化膜
を形成するフィールド酸化膜形成工程と、前記酸化防止
膜、酸化可能膜及び緩衝膜を除去する膜除去工程と、高
エネルギーイオンを用いて第１導電型不純物をイオン注
入する第１のイオン注入工程と、前記フィールド酸化膜
をマスクとし、低エネルギーイオンを用いて第２導電型
不純物をイオン注入する第２のイオン注入工程と、前記
フィールド酸化膜を除去し、イオン注入された第１導電
型不純物及び第２導電型不純物を拡散させて、夫々、第
１導電型ウェル、第２導電型ウェルを半導体基板に形成
するウェル形成工程と、を順次行う形成方法である。
【００１３】かかる方法によれば、膜形成工程におい
て、緩衝膜、酸化可能膜、酸化防止膜が順次積層形成さ
れ、食刻工程において、酸化防止膜の所定部位が食刻さ
れて酸化可能膜が露出する。次に、フィールド酸化膜形
成工程において、熱酸化が施されて前記酸化可能膜の露
出部位及び前記基板表面が露出する。ここで、フィール
ド酸化膜が形成されてセル形成部と周辺回路部とに段差
が設けられる。次に、膜除去工程において、酸化防止
膜、酸化可能膜及び緩衝膜が除去される。そして、第１
のイオン注入工程において、感光膜を使用せずに第１導
電型不純物が高エネルギーイオンによりイオン注入さ
れ、第２のイオン注入工程において、感光膜を使用せず
に第２導電型不純物が低エネルギーイオンによりイオン
注入される。そして、第１導電型不純物及び第２導電型
不純物はウェル形成工程において拡散され、半導体基板
に、第１導電型ウェルが深く形成され、第２導電型ウェ
ルが浅く形成される。
て、緩衝膜、酸化可能膜、酸化防止膜が順次積層形成さ
れ、食刻工程において、酸化防止膜の所定部位が食刻さ
れて酸化可能膜が露出する。次に、フィールド酸化膜形
成工程において、熱酸化が施されて前記酸化可能膜の露
出部位及び前記基板表面が露出する。ここで、フィール
ド酸化膜が形成されてセル形成部と周辺回路部とに段差
が設けられる。次に、膜除去工程において、酸化防止
膜、酸化可能膜及び緩衝膜が除去される。そして、第１
のイオン注入工程において、感光膜を使用せずに第１導
電型不純物が高エネルギーイオンによりイオン注入さ
れ、第２のイオン注入工程において、感光膜を使用せず
に第２導電型不純物が低エネルギーイオンによりイオン
注入される。そして、第１導電型不純物及び第２導電型
不純物はウェル形成工程において拡散され、半導体基板
に、第１導電型ウェルが深く形成され、第２導電型ウェ
ルが浅く形成される。
【００１４】請求項２の発明にかかる形成方法では、前
記膜形成工程は、緩衝膜を５０Å乃至３００Åの厚さに
形成する工程である。かかる方法によれば、緩衝膜が５
０Å乃至３００Åの厚さに形成される。請求項３の発明
にかかる形成方法では、前記膜形成工程にて形成される
酸化可能膜は、多結晶シリコンである。
記膜形成工程は、緩衝膜を５０Å乃至３００Åの厚さに
形成する工程である。かかる方法によれば、緩衝膜が５
０Å乃至３００Åの厚さに形成される。請求項３の発明
にかかる形成方法では、前記膜形成工程にて形成される
酸化可能膜は、多結晶シリコンである。
【００１５】かかる方法によれば、フィールド酸化膜形
成工程において、熱酸化が施されて多結晶シリコンが酸
化し、フィールド酸化膜が形成される。請求項４の発明
にかかる形成方法では、前記第１のイオン注入工程は、
２ＭｅＶ乃至４ＭｅＶの高エネルギーイオンを用いて第
１導電型不純物をイオン注入する工程である。
成工程において、熱酸化が施されて多結晶シリコンが酸
化し、フィールド酸化膜が形成される。請求項４の発明
にかかる形成方法では、前記第１のイオン注入工程は、
２ＭｅＶ乃至４ＭｅＶの高エネルギーイオンを用いて第
１導電型不純物をイオン注入する工程である。
【００１６】かかる方法によれば、２ＭｅＶ乃至４Ｍｅ
Ｖの高エネルギーイオンにより第１導電型不純物がイオ
ン注入されて第１導電型ウェルが深く形成される。請求
項５の発明にかかる形成方法では、前記第２のイオン注
入工程は、１００ＫｅＶ乃至２００ＫｅＶの低エネルギ
ーイオンを用いて第２導電型不純物をイオン注入する工
程である。
Ｖの高エネルギーイオンにより第１導電型不純物がイオ
ン注入されて第１導電型ウェルが深く形成される。請求
項５の発明にかかる形成方法では、前記第２のイオン注
入工程は、１００ＫｅＶ乃至２００ＫｅＶの低エネルギ
ーイオンを用いて第２導電型不純物をイオン注入する工
程である。
【００１７】かかる方法によれば、１００ＫｅＶ乃至２
００ＫｅＶの低エネルギーイオンにより第２導電型不純
物がイオン注入されて第２導電型ウェルが浅く形成され
る。請求項６の発明にかかる形成方法では、前記第１の
イオン注入工程は、第１導電型不純物としてＰ型不純物
をイオン注入する工程であって、前記ウェル形成工程に
て形成される第１導電型ウェルは、該Ｐ型不純物を拡散
させて形成されるＰウェルである。
００ＫｅＶの低エネルギーイオンにより第２導電型不純
物がイオン注入されて第２導電型ウェルが浅く形成され
る。請求項６の発明にかかる形成方法では、前記第１の
イオン注入工程は、第１導電型不純物としてＰ型不純物
をイオン注入する工程であって、前記ウェル形成工程に
て形成される第１導電型ウェルは、該Ｐ型不純物を拡散
させて形成されるＰウェルである。
【００１８】かかる方法によれば、ウェル形成工程に
て、半導体基板にＰ型不純物が拡散し、第１導電型ウェ
ルとしてＰウェルが形成される。請求項７の発明にかか
る形成方法では、前記第２のイオン注入工程は、第２導
電型不純物としてＮ型不純物をイオン注入する工程であ
って、前記ウェル形成工程にて形成される第２導電型ウ
ェルは、該Ｎ型不純物を拡散させて形成されるＮウェル
である。
て、半導体基板にＰ型不純物が拡散し、第１導電型ウェ
ルとしてＰウェルが形成される。請求項７の発明にかか
る形成方法では、前記第２のイオン注入工程は、第２導
電型不純物としてＮ型不純物をイオン注入する工程であ
って、前記ウェル形成工程にて形成される第２導電型ウ
ェルは、該Ｎ型不純物を拡散させて形成されるＮウェル
である。
【００１９】かかる方法によれば、ウェル形成工程に
て、半導体基板にＮ型不純物が拡散し、第２導電型ウェ
ルとしてＮウェルが形成される。
て、半導体基板にＮ型不純物が拡散し、第２導電型ウェ
ルとしてＮウェルが形成される。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図３に基づいて説明する。本発明に係る半導体素子の
ウェル形成方法は、例えば、１つのトランジスタ−セル
と１つのキャパシタを備えたＤＲＡＭ等に適用される。
かかるＤＲＡＭでは、セル形成部上にキャパシタが形成
される。
〜図３に基づいて説明する。本発明に係る半導体素子の
ウェル形成方法は、例えば、１つのトランジスタ−セル
と１つのキャパシタを備えたＤＲＡＭ等に適用される。
かかるＤＲＡＭでは、セル形成部上にキャパシタが形成
される。
【００２１】まず、図１（Ａ）に示すように、シリコン
基板１００上に緩衝膜の酸化膜１０２を５０Å乃至３０
０Åの厚さに形成し、該酸化膜１０２上に酸化可能膜の
多結晶シリコン膜１０４と酸化防止膜の窒化膜１０６と
を順次蒸着する。次いで、図１（Ｂ）に示すように、該
窒化膜１０６上に所定パターンの感光膜１０８を形成
し、該感光膜１０８をマスクとして前記窒化膜１０６、
多結晶シリコン膜１０４及び酸化膜１０２の所定部位を
食刻し、該感光膜１０８を除去してセル形成部ＣＡ及び
周辺回路部ＰＡを形成する。
基板１００上に緩衝膜の酸化膜１０２を５０Å乃至３０
０Åの厚さに形成し、該酸化膜１０２上に酸化可能膜の
多結晶シリコン膜１０４と酸化防止膜の窒化膜１０６と
を順次蒸着する。次いで、図１（Ｂ）に示すように、該
窒化膜１０６上に所定パターンの感光膜１０８を形成
し、該感光膜１０８をマスクとして前記窒化膜１０６、
多結晶シリコン膜１０４及び酸化膜１０２の所定部位を
食刻し、該感光膜１０８を除去してセル形成部ＣＡ及び
周辺回路部ＰＡを形成する。
【００２２】その後、図１（Ｃ）に示すように、前記シ
リコン基板１００及び窒化膜１０６上に感光膜１０８を
コーティングし、前記セル形成部ＣＡ上の感光膜１０８
を除去した後、残りの感光膜１０８をマスクとして該感
光膜１０８下方の窒化膜１０６の所定部を食刻し、周辺
回路部ＰＡ上に前記多結晶シリコン膜１０４の所定部を
露出させる。
リコン基板１００及び窒化膜１０６上に感光膜１０８を
コーティングし、前記セル形成部ＣＡ上の感光膜１０８
を除去した後、残りの感光膜１０８をマスクとして該感
光膜１０８下方の窒化膜１０６の所定部を食刻し、周辺
回路部ＰＡ上に前記多結晶シリコン膜１０４の所定部を
露出させる。
【００２３】次いで、図１（Ｄ）に示すように、前記残
りの感光膜１０８を除去し、図２（Ｅ）に示すように、
熱酸化を施して前記周辺回路部ＰＡの多結晶シリコン膜
１０４の露出部位と、シリコン基板１００上に露出した
セル形成部ＣＡと、に厚さ１００００Åのフィールド酸
化膜１１０を形成する。次いで、前記窒化膜１０６、多
結晶シリコン膜１０４及び酸化膜１０２を除去し、図２
（Ｆ）に示すように前記フィールド酸化膜１１０を透過
し得る２ＭｅＶ〜４ＭｅＶの高エネルギーイオンを用い
てＰ型不純物をイオン注入し、該フィールド酸化膜１１
０直下のシリコン基板１００表面内部位と、該フィール
ド酸化膜１１０の形成されないシリコン基板１００表面
下方内所定深さの部位と、にＰ型イオン注入領域ａを形
成する。
りの感光膜１０８を除去し、図２（Ｅ）に示すように、
熱酸化を施して前記周辺回路部ＰＡの多結晶シリコン膜
１０４の露出部位と、シリコン基板１００上に露出した
セル形成部ＣＡと、に厚さ１００００Åのフィールド酸
化膜１１０を形成する。次いで、前記窒化膜１０６、多
結晶シリコン膜１０４及び酸化膜１０２を除去し、図２
（Ｆ）に示すように前記フィールド酸化膜１１０を透過
し得る２ＭｅＶ〜４ＭｅＶの高エネルギーイオンを用い
てＰ型不純物をイオン注入し、該フィールド酸化膜１１
０直下のシリコン基板１００表面内部位と、該フィール
ド酸化膜１１０の形成されないシリコン基板１００表面
下方内所定深さの部位と、にＰ型イオン注入領域ａを形
成する。
【００２４】その後、該フィールド酸化膜１１０を透過
し得る１００ＫｅＶ−２００ＫｅＶの低エネルギーイオ
ンを用いてＮ型不純物をイオン注入し、該フィールド酸
化膜１１０の形成されないシリコン基板１００表面内に
のみＮ型イオン注入領域ｂを形成する。次いで、図２
（Ｇ）に示すように、前記Ｐ型不純物及びＮ型不純物を
拡散させ、Ｐウェル１１２上の所定部位にＮウェル１１
４を形成する。
し得る１００ＫｅＶ−２００ＫｅＶの低エネルギーイオ
ンを用いてＮ型不純物をイオン注入し、該フィールド酸
化膜１１０の形成されないシリコン基板１００表面内に
のみＮ型イオン注入領域ｂを形成する。次いで、図２
（Ｇ）に示すように、前記Ｐ型不純物及びＮ型不純物を
拡散させ、Ｐウェル１１２上の所定部位にＮウェル１１
４を形成する。
【００２５】そして、最終的には、図３に示すようにＬ
ＯＣＯＳ又はＳＴＩによるアイソレーション１１６を形
成し、半導体素子が形成される。かかる方法によれば、
Ｎウェル１１４下方にＰウェル１１２が形成されるの
で、Ｐウェルの抵抗が減少し、ラッチ−アップ特性を向
上させることができ、半導体素子の信頼性が向上すると
いう効果がある。
ＯＣＯＳ又はＳＴＩによるアイソレーション１１６を形
成し、半導体素子が形成される。かかる方法によれば、
Ｎウェル１１４下方にＰウェル１１２が形成されるの
で、Ｐウェルの抵抗が減少し、ラッチ−アップ特性を向
上させることができ、半導体素子の信頼性が向上すると
いう効果がある。
【００２６】また、フィールド酸化膜１１０を利用して
イオン注入し、酸化工程を１度だけ施してＮウェル及び
Ｐウェルが形成されるため、ウェルの形成工程が簡単化
し、原価が低廉になるという効果がある。さらに、従来
用いられる厚さ４μｍ以上の感光膜を形成しないでイオ
ン注入を行うため、高エネルギーイオンのイオン注入時
に発生しうる感光膜の粒子浸入を防止することができ、
それに伴うシリコン基板１００の格子損傷を防止し得る
という効果がある。
イオン注入し、酸化工程を１度だけ施してＮウェル及び
Ｐウェルが形成されるため、ウェルの形成工程が簡単化
し、原価が低廉になるという効果がある。さらに、従来
用いられる厚さ４μｍ以上の感光膜を形成しないでイオ
ン注入を行うため、高エネルギーイオンのイオン注入時
に発生しうる感光膜の粒子浸入を防止することができ、
それに伴うシリコン基板１００の格子損傷を防止し得る
という効果がある。
【００２７】
【発明の効果】以上説明したように、請求項１の発明に
係る形成方法によれば、ラッチアップ特性が向上し、半
導体素子の信頼性が向上する。また、酸化工程を１度だ
け施してＮウェル及びＰウェルが形成されるため、ウェ
ルの形成工程が簡単化され、原価が低廉になるという効
果がある。さらに、従来用いられる感光膜を形成せずに
イオン注入を行うため、高エネルギーイオンのイオン注
入時に発生しうる感光膜の粒子浸入を防止することがで
き、それに伴う半導体基板の格子損傷を防止し得るとい
う効果がある。
係る形成方法によれば、ラッチアップ特性が向上し、半
導体素子の信頼性が向上する。また、酸化工程を１度だ
け施してＮウェル及びＰウェルが形成されるため、ウェ
ルの形成工程が簡単化され、原価が低廉になるという効
果がある。さらに、従来用いられる感光膜を形成せずに
イオン注入を行うため、高エネルギーイオンのイオン注
入時に発生しうる感光膜の粒子浸入を防止することがで
き、それに伴う半導体基板の格子損傷を防止し得るとい
う効果がある。
【００２８】請求項２の発明にかかる形成方法によれ
ば、緩衝膜を適正な厚さに形成することができる。請求
項３の発明にかかる形成方法によれば、フィールド酸化
膜形成工程において、多結晶シリコンを酸化させてフィ
ールド酸化膜を形成することができる。請求項４の発明
にかかる形成方法によれば、第１導電型不純物を高エネ
ルギーでイオン注入することにより、第１導電型ウェル
を深く形成することができる。、請求項５の発明にかか
る形成方法によれば、第２導電型不純物を低エネルギー
でイオン注入することにより、第２導電型ウェルを浅く
形成することができる。
ば、緩衝膜を適正な厚さに形成することができる。請求
項３の発明にかかる形成方法によれば、フィールド酸化
膜形成工程において、多結晶シリコンを酸化させてフィ
ールド酸化膜を形成することができる。請求項４の発明
にかかる形成方法によれば、第１導電型不純物を高エネ
ルギーでイオン注入することにより、第１導電型ウェル
を深く形成することができる。、請求項５の発明にかか
る形成方法によれば、第２導電型不純物を低エネルギー
でイオン注入することにより、第２導電型ウェルを浅く
形成することができる。
【００２９】請求項６の発明にかかる形成方法によれ
ば、第１導電型ウェルとして半導体基板にＰウェルを形
成することができる。請求項７の発明にかかる形成方法
によれば、第２導電型ウェルとして半導体基板にＮウェ
ルを形成することができる。
ば、第１導電型ウェルとして半導体基板にＰウェルを形
成することができる。請求項７の発明にかかる形成方法
によれば、第２導電型ウェルとして半導体基板にＮウェ
ルを形成することができる。
【図１】本発明に係る半導体素子のウェル形成方法を示
す工程図。
す工程図。
【図２】同上工程図。
【図３】本発明に係る半導体素子の最終的な断面図。
【図４】従来の工程図。
【図５】同上工程図。
１００ シリコン基板 １０２ 酸化膜 １０４ 多結晶シリコン膜 １０６ 窒化膜 １０８ 感光膜 １１０ フィールド酸化膜 １１２ Ｐウェル １１４ Ｎウェル
Claims (7)
- 【請求項１】半導体基板上にセルが配置されるセル形成
部及び駆動回路が配置される周辺回路部を備えた半導体
素子にウェルを形成する半導体素子のウェル形成方法で
あって、 前記周辺回路部に、順次、緩衝膜、酸化可能膜、酸化防
止膜を積層形成する膜形成工程と、 前記酸化可能膜の表面所定部位が露出するように前記酸
化防止膜の所定部位を食刻する食刻工程と、 熱酸化を施して前記周辺回路部の酸化可能膜の露出部位
及び前記半導体基板表面が露出したセル形成部にフィー
ルド酸化膜を形成するフィールド酸化膜形成工程と、 前記酸化防止膜、酸化可能膜及び緩衝膜を除去する膜除
去工程と、 高エネルギーイオンを用いて第１導電型不純物をイオン
注入する第１のイオン注入工程と、 前記フィールド酸化膜をマスクとし、低エネルギーイオ
ンを用いて第２導電型不純物をイオン注入する第２のイ
オン注入工程と、 前記フィールド酸化膜を除去し、イオン注入された第１
導電型不純物及び第２導電型不純物を拡散させて、夫
々、第１導電型ウェル、第２導電型ウェルを半導体基板
に形成するウェル形成工程と、を順次行うことを特徴と
する半導体素子のウェル形成方法。 - 【請求項２】前記膜形成工程は、緩衝膜を５０Å乃至３
００Åの厚さに形成する工程であることを特徴とする請
求項１記載の半導体素子のウェル形成方法。 - 【請求項３】前記膜形成工程にて形成される酸化可能膜
は、多結晶シリコンであることを特徴とする請求項１又
は請求項２記載の半導体素子のウェル形成方法。 - 【請求項４】前記第１のイオン注入工程は、２ＭｅＶ乃
至４ＭｅＶの高エネルギーイオンを用いて第１導電型不
純物をイオン注入する工程であることを特徴とする請求
項１〜請求項３のいずれか１つに記載の半導体素子のウ
ェル形成方法。 - 【請求項５】前記第２のイオン注入工程は、１００Ｋｅ
Ｖ乃至２００ＫｅＶの低エネルギーイオンを用いて第２
導電型不純物をイオン注入する工程であることを特徴と
する請求項１〜請求項４のいずれか１つに記載の半導体
素子のウェル形成方法。 - 【請求項６】前記第１のイオン注入工程は、第１導電型
不純物としてＰ型不純物をイオン注入する工程であっ
て、 前記ウェル形成工程にて形成される第１導電型ウェル
は、該Ｐ型不純物を拡散させて形成されるＰウェルであ
ることを特徴とする請求項１〜請求項５のいずれか１つ
に記載の半導体素子のウェル形成方法。 - 【請求項７】前記第２のイオン注入工程は、第２導電型
不純物としてＮ型不純物をイオン注入する工程であっ
て、 前記ウェル形成工程にて形成される第２導電型ウェル
は、該Ｎ型不純物を拡散させて形成されるＮウェルであ
ることを特徴とする請求項１〜請求項６のいずれか１つ
に記載の半導体素子のウェル形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR62055/1995 | 1995-12-28 | ||
| KR1019950062055A KR0179794B1 (ko) | 1995-12-28 | 1995-12-28 | 반도체 소자의 웰 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH104147A true JPH104147A (ja) | 1998-01-06 |
| JP2838692B2 JP2838692B2 (ja) | 1998-12-16 |
Family
ID=19446084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8350685A Expired - Fee Related JP2838692B2 (ja) | 1995-12-28 | 1996-12-27 | 半導体素子のウェル形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5705422A (ja) |
| JP (1) | JP2838692B2 (ja) |
| KR (1) | KR0179794B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339425B1 (ko) * | 2000-07-21 | 2002-06-03 | 박종섭 | 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법 |
| US8238103B2 (en) | 2008-07-23 | 2012-08-07 | Fujitsu Limited | Electronic component unit and coupling mechanism |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727161B2 (en) | 2000-02-16 | 2004-04-27 | Cypress Semiconductor Corp. | Isolation technology for submicron semiconductor devices |
| CN1788254A (zh) * | 2003-03-10 | 2006-06-14 | 珂特那株式会社 | 关于Lyee指向软件的静态分析方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| JPH01161752A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置製造方法 |
| US5451530A (en) * | 1990-12-21 | 1995-09-19 | Texas Instruments Incorporated | Method for forming integrated circuits having buried doped regions |
| JP2795565B2 (ja) * | 1991-10-08 | 1998-09-10 | シャープ株式会社 | 半導体記憶素子の製造方法 |
-
1995
- 1995-12-28 KR KR1019950062055A patent/KR0179794B1/ko not_active Expired - Fee Related
-
1996
- 1996-12-27 JP JP8350685A patent/JP2838692B2/ja not_active Expired - Fee Related
- 1996-12-27 US US08/773,594 patent/US5705422A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339425B1 (ko) * | 2000-07-21 | 2002-06-03 | 박종섭 | 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법 |
| US8238103B2 (en) | 2008-07-23 | 2012-08-07 | Fujitsu Limited | Electronic component unit and coupling mechanism |
Also Published As
| Publication number | Publication date |
|---|---|
| US5705422A (en) | 1998-01-06 |
| JP2838692B2 (ja) | 1998-12-16 |
| KR0179794B1 (ko) | 1999-03-20 |
| KR970054087A (ko) | 1997-07-31 |
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