JPH11168145A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11168145A JPH11168145A JP9347062A JP34706297A JPH11168145A JP H11168145 A JPH11168145 A JP H11168145A JP 9347062 A JP9347062 A JP 9347062A JP 34706297 A JP34706297 A JP 34706297A JP H11168145 A JPH11168145 A JP H11168145A
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Abstract
(57)【要約】
【課題】 工程数を増加させることなく、レトログレー
ドのトリプルウェル構造のトランジスタを形成する。 【解決手段】 素子分離領域１１が形成された半導体基
板１に第１のイオンを注入し、第２導電型の第１不純物
領域１５を形成する工程と、前記第１不純物領域１５の
一部領域上にレジストマスク１２を形成する工程と、前
記レジストマスク領域を含む前記第１不純物領域１５
に、第２のイオンを注入し、第１導電型の第２不純物領
域１３を形成する工程と、前記レジストマスク領域を含
む前記第１不純物領域１５に、前記第１のイオンを前記
レジストマスクを貫通しない条件で注入し、前記第２導
電型の第３不純物領域１４を形成する工程と、前記第３
不純物領域１４を形成した後、前記半導体基板１を熱処
理する工程とを備える。
ドのトリプルウェル構造のトランジスタを形成する。 【解決手段】 素子分離領域１１が形成された半導体基
板１に第１のイオンを注入し、第２導電型の第１不純物
領域１５を形成する工程と、前記第１不純物領域１５の
一部領域上にレジストマスク１２を形成する工程と、前
記レジストマスク領域を含む前記第１不純物領域１５
に、第２のイオンを注入し、第１導電型の第２不純物領
域１３を形成する工程と、前記レジストマスク領域を含
む前記第１不純物領域１５に、前記第１のイオンを前記
レジストマスクを貫通しない条件で注入し、前記第２導
電型の第３不純物領域１４を形成する工程と、前記第３
不純物領域１４を形成した後、前記半導体基板１を熱処
理する工程とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関わり、特に、工程数を増加させずにトリプルウェ
ルトランジスタを製造する方法に関する。
法に関わり、特に、工程数を増加させずにトリプルウェ
ルトランジスタを製造する方法に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体集積回路装置では、設計
寸法の微細化に伴い、ラッチアップやソフトエラーとい
った電気特性の問題が深刻になりつつある。この問題を
回避するための手段として、高エネルギーイオン注入を
用いたレトログレードウェル構造の採用が検討されてい
る。
寸法の微細化に伴い、ラッチアップやソフトエラーとい
った電気特性の問題が深刻になりつつある。この問題を
回避するための手段として、高エネルギーイオン注入を
用いたレトログレードウェル構造の採用が検討されてい
る。
【０００３】特に、ツインウェルの形成法には、１枚の
マスクでウェルを形成でき、工程数を削減できるＢＩＬ
ＬＩプロセスがある。このプロセスを用いたＭＯＳトラ
ンジスタ形成法の一例を図５および図６を参照して説明
する。
マスクでウェルを形成でき、工程数を削減できるＢＩＬ
ＬＩプロセスがある。このプロセスを用いたＭＯＳトラ
ンジスタ形成法の一例を図５および図６を参照して説明
する。
【０００４】まず、図５（ａ）に示すように、シリコン
基板上に素子分離領域２１を形成する。次に、図５
（ｂ）に示すように、ｐウェル形成領域上をレジスト２
２でマスクした後、例えばエネルギー２ＭｅＶのＢイオ
ンを１×１０13（／ｃｍ2 ） 注入し、ｐウェル２３を
形成する。このとき、ｎウェル領域に注入されたＢイオ
ンは基板の深い領域に入るため、ｎウェルには影響を及
ぼさない。
基板上に素子分離領域２１を形成する。次に、図５
（ｂ）に示すように、ｐウェル形成領域上をレジスト２
２でマスクした後、例えばエネルギー２ＭｅＶのＢイオ
ンを１×１０13（／ｃｍ2 ） 注入し、ｐウェル２３を
形成する。このとき、ｎウェル領域に注入されたＢイオ
ンは基板の深い領域に入るため、ｎウェルには影響を及
ぼさない。
【０００５】次に、図６（ａ）に示すように、例えばエ
ネルギー１ＭｅＶのＰイオン（燐イオン）を１×１０13
（／ｃｍ2 ）注入し、ｎウェル２４を形成する。その
後、図６（ｂ）に示すようにレジストマスク２２を除去
した後、例えば９５０℃・３０分の熱処理を加え、ウェ
ルを形成する。
ネルギー１ＭｅＶのＰイオン（燐イオン）を１×１０13
（／ｃｍ2 ）注入し、ｎウェル２４を形成する。その
後、図６（ｂ）に示すようにレジストマスク２２を除去
した後、例えば９５０℃・３０分の熱処理を加え、ウェ
ルを形成する。
【０００６】
【発明が解決しようとする課題】前記従来のＭＯＳトラ
ンジスタの形成方法は、ツインウェルの形成には有用だ
が、トリプルウェル構造の場合は、ｎウェル領域に注入
されるＢイオンのためにｎウェル直下にｐ＋埋め込み層
が形成される。このため、トリプルウェル形成と相性が
悪く、トリプルウェルの形成が不可能になるという問題
がある。
ンジスタの形成方法は、ツインウェルの形成には有用だ
が、トリプルウェル構造の場合は、ｎウェル領域に注入
されるＢイオンのためにｎウェル直下にｐ＋埋め込み層
が形成される。このため、トリプルウェル形成と相性が
悪く、トリプルウェルの形成が不可能になるという問題
がある。
【０００７】また、高エネルギーイオン注入を用いて、
普通にトリプルウェルの形成を行うと使用マスクの枚数
が増え、工程が増加してしまうという問題があった。本
発明は前述の問題点にかんがみ、工程数を増加させるこ
となく高性能のトリプルウェル構造のトランジスタを形
成することを目的とする。
普通にトリプルウェルの形成を行うと使用マスクの枚数
が増え、工程が増加してしまうという問題があった。本
発明は前述の問題点にかんがみ、工程数を増加させるこ
となく高性能のトリプルウェル構造のトランジスタを形
成することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型の半導体基板に第１のイオンを注
入し、第２導電型の第１不純物領域を形成する工程と、
前記第１不純物領域の一部領域上にレジストマスクを形
成する工程と、前記レジストマスク領域を含む前記第１
不純物領域に、第２のイオンを注入し、第１導電型の第
２不純物領域を形成する工程と、前記レジストマスク領
域を含む前記第１不純物領域に、前記前記レジストマス
クを貫通しない条件で第１のイオンを注入し、前記第２
導電型の第３不純物領域を形成する工程と、前記第３不
純物領域を形成した後、前記半導体基板を熱処理する工
程と、を有する。
造方法は、第１導電型の半導体基板に第１のイオンを注
入し、第２導電型の第１不純物領域を形成する工程と、
前記第１不純物領域の一部領域上にレジストマスクを形
成する工程と、前記レジストマスク領域を含む前記第１
不純物領域に、第２のイオンを注入し、第１導電型の第
２不純物領域を形成する工程と、前記レジストマスク領
域を含む前記第１不純物領域に、前記前記レジストマス
クを貫通しない条件で第１のイオンを注入し、前記第２
導電型の第３不純物領域を形成する工程と、前記第３不
純物領域を形成した後、前記半導体基板を熱処理する工
程と、を有する。
【０００９】本発明の半導体装置の製造方法における前
記第２のイオン注入条件は、前記レジストマスクを形成
した領域では前記レジストマスクを透過して前記第１不
純物領域上方に前記第１導電型の前記第２不純物領域を
形成し、前記レジストマスクを形成しない領域では前記
第２導電型の前記第１不純物領域の不純物イオンで補償
され、前記第１不純物領域が前記第２導電型として機能
する条件を満たす。
記第２のイオン注入条件は、前記レジストマスクを形成
した領域では前記レジストマスクを透過して前記第１不
純物領域上方に前記第１導電型の前記第２不純物領域を
形成し、前記レジストマスクを形成しない領域では前記
第２導電型の前記第１不純物領域の不純物イオンで補償
され、前記第１不純物領域が前記第２導電型として機能
する条件を満たす。
【００１０】本発明の半導体装置の製造方法は、別の観
点では、第１導電型の半導体基板に第１のイオンの第１
次注入を行って、第２導電型の第１不純物領域を形成す
る工程と、前記第１のイオンを注入エネルギーを変えて
第２次注入を行って、前記第１不純物領域上に、前記第
２導電型の第２不純物領域を形成する工程と、前記第１
不純物領域の一部領域上にレジストマスクを形成する工
程と、前記レジストマスク領域を含む前記第１不純物領
域に、第２のイオンを注入し、前記レジストマスクが形
成された前記第２導電型の前記第２不純物領域に前記第
１導電型の第３不純物領域を形成する工程と、前記第３
不純物領域を形成した後、前記半導体基板を熱処理する
工程と、を有する。
点では、第１導電型の半導体基板に第１のイオンの第１
次注入を行って、第２導電型の第１不純物領域を形成す
る工程と、前記第１のイオンを注入エネルギーを変えて
第２次注入を行って、前記第１不純物領域上に、前記第
２導電型の第２不純物領域を形成する工程と、前記第１
不純物領域の一部領域上にレジストマスクを形成する工
程と、前記レジストマスク領域を含む前記第１不純物領
域に、第２のイオンを注入し、前記レジストマスクが形
成された前記第２導電型の前記第２不純物領域に前記第
１導電型の第３不純物領域を形成する工程と、前記第３
不純物領域を形成した後、前記半導体基板を熱処理する
工程と、を有する。
【００１１】本発明の半導体装置の製造方法における前
記第２のイオン注入条件は、前記レジストマスクを形成
した領域では前記レジストマスクを透過して、前記第２
不純物領域の不純物イオンを補償して前記第３不純物領
域が前記第１導電型として機能する条件、及び前記レジ
ストマスクを形成しない領域では前記第２導電型の前記
第１不純物領域の不純物イオンで補償され、前記第１不
純物領域が前記第２導電型として機能する条件を満た
す。
記第２のイオン注入条件は、前記レジストマスクを形成
した領域では前記レジストマスクを透過して、前記第２
不純物領域の不純物イオンを補償して前記第３不純物領
域が前記第１導電型として機能する条件、及び前記レジ
ストマスクを形成しない領域では前記第２導電型の前記
第１不純物領域の不純物イオンで補償され、前記第１不
純物領域が前記第２導電型として機能する条件を満た
す。
【００１２】
【作用】本発明によれば、第１及び第２のイオンの注入
条件とレジストマスクの膜厚を制御して第１及び第２の
イオンを適宜互いに補償させ、第２導電型の不純物領域
が第１導電型の不純物領域に囲まれた構造のトリプルウ
ェルを形成する。
条件とレジストマスクの膜厚を制御して第１及び第２の
イオンを適宜互いに補償させ、第２導電型の不純物領域
が第１導電型の不純物領域に囲まれた構造のトリプルウ
ェルを形成する。
【００１３】
【発明の実施の形態】以下に本発明の第１の実施の形態
を、図面を参照しながら具体的に説明する。図１および
図２は、本発明の第１の実施の形態に係わるトリプルウ
ェル構造のトランジスタ形成工程の概略断面図である。
を、図面を参照しながら具体的に説明する。図１および
図２は、本発明の第１の実施の形態に係わるトリプルウ
ェル構造のトランジスタ形成工程の概略断面図である。
【００１４】まず、図１（ａ）に示すように、Ｐ型半導
体基板１上に公知の方法で素子分離領域１１を形成す
る。次に、図１（ｂ）に示すように、半導体基板１の全
面にエネルギ一３．６ＭｅＶのＰイオンを２〜３×１０
13（／ｃｍ2 ） 注入し、ｎ＋埋めこみ層１５を形成す
る。
体基板１上に公知の方法で素子分離領域１１を形成す
る。次に、図１（ｂ）に示すように、半導体基板１の全
面にエネルギ一３．６ＭｅＶのＰイオンを２〜３×１０
13（／ｃｍ2 ） 注入し、ｎ＋埋めこみ層１５を形成す
る。
【００１５】次に、図２（ａ）に示すように、膜厚２．
５μｍのレジストマスク１２をｐウェル形成領域１３上
に形成する。
５μｍのレジストマスク１２をｐウェル形成領域１３上
に形成する。
【００１６】次に、図２（ｂ）に示すように、エネルギ
ー２ＭｅＶのＢイオンを５×１０12（／ｃｍ2 ） 注入
し、さらにエネルギー１ＭｅＶのＰイオンを１×１０13
（／ｃｍ2 ）注入する。このとき、Ｐイオンはマスクを
貫通せず、マスク領域以外の領域にのみｎウェル領域１
４が形成される。
ー２ＭｅＶのＢイオンを５×１０12（／ｃｍ2 ） 注入
し、さらにエネルギー１ＭｅＶのＰイオンを１×１０13
（／ｃｍ2 ）注入する。このとき、Ｐイオンはマスクを
貫通せず、マスク領域以外の領域にのみｎウェル領域１
４が形成される。
【００１７】また、ｐウェル領域１３では、エネルギー
２ＭｅＶのＢイオンがレジストマスクをスルーして深さ
１．０μｍの領域に注入される。一方、ｎウェル領域１
４ではＢイオンは深さ３μｍの領域、すなわちｎ＋埋め
こみ層１５領域に注入される。
２ＭｅＶのＢイオンがレジストマスクをスルーして深さ
１．０μｍの領域に注入される。一方、ｎウェル領域１
４ではＢイオンは深さ３μｍの領域、すなわちｎ＋埋め
こみ層１５領域に注入される。
【００１８】ところが、この領域にはすでにエネルギー
３．６ＭｅＶのＰイオンが２〜３×１０13（／ｃｍ2 ）
注入されており、結果としてこの領域はｎウェルとし
て機能する。その結果、ｐウェル領域１３はｎウェル領
域１４、およびｎ＋埋めこみ層１５に囲まれた構造とな
り、完全なトリプルウェルとなる。最後にレジストマス
ク１２を除去した後、例えば９５０℃・３０分の熱処理
を施してウェルを活性化する。
３．６ＭｅＶのＰイオンが２〜３×１０13（／ｃｍ2 ）
注入されており、結果としてこの領域はｎウェルとし
て機能する。その結果、ｐウェル領域１３はｎウェル領
域１４、およびｎ＋埋めこみ層１５に囲まれた構造とな
り、完全なトリプルウェルとなる。最後にレジストマス
ク１２を除去した後、例えば９５０℃・３０分の熱処理
を施してウェルを活性化する。
【００１９】なお、本実施の形態では、エネルギー３．
６ＭｅＶのＰイオンを基板全面に注入しているが、ｎウ
ェルで囲む必要のないｐウェル領域にはマスクをしてお
き、イオン注入することも可能である。また、本実施の
形態で示したイオン注入の条件およびレジスト膜厚は制
限付きではあるが、変更することが可能である。
６ＭｅＶのＰイオンを基板全面に注入しているが、ｎウ
ェルで囲む必要のないｐウェル領域にはマスクをしてお
き、イオン注入することも可能である。また、本実施の
形態で示したイオン注入の条件およびレジスト膜厚は制
限付きではあるが、変更することが可能である。
【００２０】また、ｐウェルとｎウェルを同一マスクで
形成する際、ｎウェルイオン注入を１回のみとしている
が、電気特性の向上のため、数１００ｋｅＶのイオン注
入を追加することも可能である。また、熱処理の条件を
変更することも可能である。また、素子分離領域を形成
するのはウェル形成の前でも後でも良い。
形成する際、ｎウェルイオン注入を１回のみとしている
が、電気特性の向上のため、数１００ｋｅＶのイオン注
入を追加することも可能である。また、熱処理の条件を
変更することも可能である。また、素子分離領域を形成
するのはウェル形成の前でも後でも良い。
【００２１】以下に、本発明の第２の実施の形態を、図
面を参照しながら具体的に説明する。図３および図４
は、本発明の第２の実施の形態に係わるトリプルウェル
構造のトランジスタ形成工程の概略断面図である。
面を参照しながら具体的に説明する。図３および図４
は、本発明の第２の実施の形態に係わるトリプルウェル
構造のトランジスタ形成工程の概略断面図である。
【００２２】まず、図３（ａ）に示すように、Ｐ型半導
体基板１上に公知の方法で素子分離領域３１を形成す
る。次に、図３（ｂ）に示すように基板全面にエネルギ
ー３．６ＭｅＶのＰイオンを２〜３×１０13（／ｃ
ｍ2 ）注入し、ｎ＋埋めこみ層３５を形成した後、引き
続きエネルギー１ＭｅＶのＰイオンを３×１０12（／ｃ
ｍ2）程度注入する。エネルギー１ＭｅＶのＰイオンは
深さ１μｍ程度の領域３３に入り、ｎウェルとして機能
する。
体基板１上に公知の方法で素子分離領域３１を形成す
る。次に、図３（ｂ）に示すように基板全面にエネルギ
ー３．６ＭｅＶのＰイオンを２〜３×１０13（／ｃ
ｍ2 ）注入し、ｎ＋埋めこみ層３５を形成した後、引き
続きエネルギー１ＭｅＶのＰイオンを３×１０12（／ｃ
ｍ2）程度注入する。エネルギー１ＭｅＶのＰイオンは
深さ１μｍ程度の領域３３に入り、ｎウェルとして機能
する。
【００２３】次に図４（ａ）に示すように、膜厚２．５
μｍのレジストマスク３２をｐウェル形成領域上に形成
する。続いて、図４（ｂ）に示すように、エネルギー２
ＭｅＶのＢイオンを６×１０12（／ｃｍ2 ）注入する。
μｍのレジストマスク３２をｐウェル形成領域上に形成
する。続いて、図４（ｂ）に示すように、エネルギー２
ＭｅＶのＢイオンを６×１０12（／ｃｍ2 ）注入する。
【００２４】このとき、ｐウェル形成領域３６１ではエ
ネルギー２ＭｅＶのＢイオンがレジストスルーで深さ
１．０μｍの領域に注入され、既に前工程で注入された
エネルギ一１ＭｅＶのＰイオンと相殺されるが、Ｂイオ
ンの方が注入量が多いため、結果としてｐウェル３６１
として機能する。
ネルギー２ＭｅＶのＢイオンがレジストスルーで深さ
１．０μｍの領域に注入され、既に前工程で注入された
エネルギ一１ＭｅＶのＰイオンと相殺されるが、Ｂイオ
ンの方が注入量が多いため、結果としてｐウェル３６１
として機能する。
【００２５】一方、レジストマスク領域以外ではＢイオ
ンはｎウェル領域３３を貫通して深さ３μｍの領域３６
２に注入される。ところがこの領域にはすでにエネルギ
ー３．６ＭｅＶのＰイオンが注入されており、Ｐイオン
と相殺されるが、Ｐイオンの方が注入量が多いため、結
果としてこの領域３６２はｎウェルとして機能する。
ンはｎウェル領域３３を貫通して深さ３μｍの領域３６
２に注入される。ところがこの領域にはすでにエネルギ
ー３．６ＭｅＶのＰイオンが注入されており、Ｐイオン
と相殺されるが、Ｐイオンの方が注入量が多いため、結
果としてこの領域３６２はｎウェルとして機能する。
【００２６】その結果、ｐウェル３６１はｎウェル３４
およびｎ＋埋めこみ層３５に囲まれた構造となり、完全
なトリプルウェルとなる。なお、図４（ｂ）に示してい
るｎ層３３は模式的に注入される深さを示しているが実
際には上部及び下部に広がったｎ属領域３４を形成して
いる。最後にレジストマスク３２を除去した後、例えば
９５０℃・３０分の熱処理を施してウェルを活性化す
る。
およびｎ＋埋めこみ層３５に囲まれた構造となり、完全
なトリプルウェルとなる。なお、図４（ｂ）に示してい
るｎ層３３は模式的に注入される深さを示しているが実
際には上部及び下部に広がったｎ属領域３４を形成して
いる。最後にレジストマスク３２を除去した後、例えば
９５０℃・３０分の熱処理を施してウェルを活性化す
る。
【００２７】なお、本実施の形態では、エネルギー３．
６ＭｅＶのＰイオンを基板全面に注入しているが、ｎウ
ェルで囲む必要のないｐウェル領域にはマスクをしてお
き、イオン注入することも可能である。また、実施の形
態で示したイオン注入の条件およびレジスト膜厚は制限
付きではあるが、変更することが可能である。
６ＭｅＶのＰイオンを基板全面に注入しているが、ｎウ
ェルで囲む必要のないｐウェル領域にはマスクをしてお
き、イオン注入することも可能である。また、実施の形
態で示したイオン注入の条件およびレジスト膜厚は制限
付きではあるが、変更することが可能である。
【００２８】但し、Ｂイオンの注入量は、深い領域に注
入するＰイオンより少なく、浅い領域に注入するＰイオ
ンより多くする必要がある。また、Ｂイオンを注入する
際に、レジストスルーしない範囲のエネルギー領域でＰ
イオンを注入することが可能である。また、熱処理の条
件を変更することも可能である。また、素子分離領域を
形成するのはウェル形成の前でも後でも良い。
入するＰイオンより少なく、浅い領域に注入するＰイオ
ンより多くする必要がある。また、Ｂイオンを注入する
際に、レジストスルーしない範囲のエネルギー領域でＰ
イオンを注入することが可能である。また、熱処理の条
件を変更することも可能である。また、素子分離領域を
形成するのはウェル形成の前でも後でも良い。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
高エネルギーイオン注入を用いて、工程数の増加を招く
ことなく、トリプルウェル構造のトランジスタを形成す
ることが可能になる。
高エネルギーイオン注入を用いて、工程数の増加を招く
ことなく、トリプルウェル構造のトランジスタを形成す
ることが可能になる。
【図１】本発明の第１の実施の形態に係わるトリプルウ
ェル構造のトランジスタ形成工程の概略断面図である。
ェル構造のトランジスタ形成工程の概略断面図である。
【図２】本発明の第１の実施の形態に係わるトリプルウ
ェル構造のトランジスタ形成工程の概略断面図である。
ェル構造のトランジスタ形成工程の概略断面図である。
【図３】本発明の第２の実施の形態に係わるトリプルウ
ェル構造のトランジスタ形成工程の概略断面図である。
ェル構造のトランジスタ形成工程の概略断面図である。
【図４】本発明の第２の実施の形態に係わるトリプルウ
ェル構造のトランジスタ形成工程の概略断面図である。
ェル構造のトランジスタ形成工程の概略断面図である。
【図５】従来のＭＯＳトランジスタの形成工程の概略断
面図である。
面図である。
【図６】従来のＭＯＳトランジスタの形成工程の概略断
面図である。
面図である。
１１、２１、３１ 素子分離領域 １３、２３、３６１ ｐウェル １２、２２、３２ レジストマスク １４、２４、３３、３６２、３４ ｎウェル １５、３５ ｎ＋埋めこみ層
Claims (4)
- 【請求項１】 第１導電型の半導体基板に第１のイオン
を注入して第２導電型の第１不純物領域を形成する工程
と、 前記第１不純物領域の一部領域上にレジストマスク領域
を形成する工程と、前記レジストマスク領域を含む第１
不純物領域に第２のイオンを注入し、第１導電型の第２
不純物領域を形成する工程と、 前記レジストマスク領域を含む前記第１不純物領域に、
前記レジストマスク領域のレジストマスクを貫通しない
条件で前記第１のイオンを注入し、前記第２導電型の第
３不純物領域を形成する工程と、 前記第３不純物領域を形成した後、前記半導体基板を熱
処理する工程と、を有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記第２のイオンの注入条件は、前記レ
ジストマスクを形成した領域では前記レジストマスクを
透過して前記第１不純物領域の上方に前記第１導電型の
第２不純物領域を形成し、前記レジストマスクを形成し
ない領域では前記第２導電型の第１不純物領域の不純物
イオンで補償され、前記第１不純物領域が前記第２導電
型として機能する条件を満たすことを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項３】 第１導電型の半導体基板に第１のイオン
の第１次注入を行って、第２導電型の第１不純物領域を
形成する工程と、 前記第１のイオンを注入エネルギーを変えて第２次注入
を行って、前記第２導電型の第２不純物領域を前記第１
不純物領域上に形成する工程と、 前記第１不純物領域の一部領域上にレジストマスクを形
成する工程と、 前記レジストマスク領域を含む前記第１不純物領域に第
２のイオンを注入し、前記レジストマスクが形成された
前記第２導電型の第２不純物領域に前記第１導電型の第
３不純物領域を形成する工程と、 前記第３不純物領域を形成した後、前記半導体基板を熱
処理する工程と、を有することを特徴とする半導体装置
の製造方法。 - 【請求項４】 前記第２のイオンの注入条件は、前記レ
ジストマスクを形成した領域では前記レジストマスクを
透過して、前記第２不純物領域の不純物イオンを補償し
て前記第３不純物領域が前記第１導電型として機能する
条件、及び前記レジストマスクを形成しない領域では前
記第２導電型の第１不純物領域の不純物イオンで補償さ
れ、前記第１不純物領域が前記第２導電型として機能す
る条件を満たすことを特徴とする請求項３に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9347062A JPH11168145A (ja) | 1997-12-02 | 1997-12-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9347062A JPH11168145A (ja) | 1997-12-02 | 1997-12-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168145A true JPH11168145A (ja) | 1999-06-22 |
Family
ID=18387667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9347062A Withdrawn JPH11168145A (ja) | 1997-12-02 | 1997-12-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322889B1 (ko) * | 1999-12-30 | 2002-02-09 | 박종섭 | 반도체장치의 제조방법 |
| CN100414688C (zh) * | 2004-12-02 | 2008-08-27 | 三洋电机株式会社 | 半导体装置及其制造方法 |
-
1997
- 1997-12-02 JP JP9347062A patent/JPH11168145A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322889B1 (ko) * | 1999-12-30 | 2002-02-09 | 박종섭 | 반도체장치의 제조방법 |
| CN100414688C (zh) * | 2004-12-02 | 2008-08-27 | 三洋电机株式会社 | 半导体装置及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
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