KR100223582B1 - Simox구조의 반도체 장치 제조방법 - Google Patents

Abstract

이 발명은 실리콘 기판 내에 산소이온 주입에 의한 SiO₂매몰층을 형성하는 소위 SIMOX 기술로 형성되는 반도체 장치의 제조방법에 관한 것이다.

종래 기술의 SiO₂매몰층 형성 공정상의 문제점인 실리콘 표면의 데미지 완화 및 절연 분리 특성의 향상을 위하여 이 발명은 반도체 기판내에 1차적으로 산소이온을 주입하고, 2차로 인 또는 보론이온 혹은 이과 보론 이온을 동시에 주입하고 열처리하여 절연분리를 위한 매몰층을 PSG층, BSG층 또는 BPSG층이 되게 형성함으로써 산소이온 주입량을 종래에 비해 상당히 줄일 수 있고, 이에 따라 반도체 기판의 손상을 감소시킬 수 있을 뿐만 아니라 공성시간도 단축할 수 있다.

Description

SIMOX 구조의 반도체 장치 제조방법

제 1도 (a) 내지 (b)는 종래 기술에 따른 SIMOX 구조의 반도체 장치 제조 공정도,

제 2도 (a) 내지 (d)는 이 발명의 일 실시예에 따른 SIMOX 구조의 반도체 장치 제조 공정도,

제 3도 (a) 내지 (e)는 이 발명의 다른 실시예에 따른 SIMOX 구조의 반도체 장치 제조 공정도이다.

이 발명은 SOI(silicon on insulator) 기술로 형성되는 반도체 장치 제조 방법에 관한 것으로, 특히 실리콘 기판내에 산소이온 주입에 의한 SiO₂매몰층을 형성하는 소위 SIMOX 기술로 형성되는 반도체 장치의 제조방법에 관한 것이다.

반도체 기판내에 형성된 웰내에 소자를 형성하는 이를테면 섭미크론급 CMOS 또는 BiCMOS 구조에서 볼 수 있듯이 PN 접합 분리 구조에서는 기생 MOS 트랜지스터나 또는 기생 바이폴라 트랜지스터등의 능동적 기생효과가 발생한다. 이에 기인한 래치-업(latch-up) 현상으로 소자가 파과될 수 있는 문제 또는 소프트 에러등의 문제등을 방지하는 측면에서, 그리고 고밀도화를 위해서 SiO₂와 같은 절연성 기판위에서 그 측벽 또한 절연층으로 되고 이들 절연층 내부에 실리콘 단결정 웰을 형성하고 이 웰내에 반도체 장치들을 형성하는 SOI 기술이 연구 개발되고 있다.

이러한 기술의 장점으로는 완전한 소자분리, 고속동장이 가능하며, 래치-업 현상이 없고 소프트 에러 현상이 없는, 이를테면 CMOS 회로와 같은 반도체 장치의 실현이 가능하며, 소자간 분리를 위한 절연층의 폭이 단지 사진식각 분해능에 좌우되는 이유, 또는 3차원 소자등으로의 응용이 가능한 이유로 미세화 경향에 따른 고집적화 실현이 가능한 점등을 들 수 있다.

상술한 SOI 기술에는 여러가지 방법이 있다. FIPOS(Full Isolation by Phorous Oxidized Silicon), ZMR(Zone-Melting Recrystallization)에 의한 실현, 그리고 SIMOX(Seperation by Implanted Oxyzen) 공정에 의한 실현방법이 알려져 있다. 최근에는 1000Å 미만의 초박막 상에 제조되는 초박막 SOI(Ultra-thin-film SOI) MOSFET를 실현함으로써 킹크(kink) 제거 및 섭드레숄드(Sub-threshold) 특성 곡선의 기울기 개선등의 효과를 제공받고 있다.

상기 SOI 기술 중 실리콘 기판상에 매몰 산화층을 형성하는 기술은 크게 2가지로 나눌 수 있다.

그 중 하나는 초박막 SOI 기술로 2가지 이상의 웨이퍼를 결합한 후 연마하여 형성하는 것이고, 다른 한가지는 SIMOX(Seperation by Implanted Oxyzen) 기술로 산소이온을 실리콘 기판애에 주입한 후 열처리 함으로써 실리콘 기판내에 매몰 산화층을 형성하고, 이후 탑 실리콘 통상의 소자형성공정을 실시한다.

이 발명은 상기SIMOX 기술에 관한 것으로, 종래의 SIMOX 기술은 제 1도에 나타낸 바와 같이, 준비된 실리콘 기판(10)상에 버퍼 산화막(11)을 형성한다. 그 후, 상기 기판(10) 전면으로 고농도 예를 들어 도우즈량 2×10¹⁸의 산소이온(O⁺)을 실리콘 기판(10)내의 소정깊이 만큼 주입한다. 이 때, 주입되는 산소이온은 후속되는 어닐링 공정으로 실리콘과 반응하여 SiO₂의 연속층을 형성할 수 있도록 충분한 고에너지로 주입한다. 즉, 180KeV의 에너지로 산소 이온을 주입하고 실리콘 기판내의 소정 깊이 0.3~0.5㎛ 만큼 주입한다. 이 때, 실리콘 기판(10)은 이온 주입단계에서 표면 기판의 결정을 유지되게 하기 위해 400℃ 이상의 가열 상태로 공정을 진행한다.

산소이온 주입공정 후, SiO₃의 매몰층을 형성하기 위한 어닐링 공정을 실시한다. 이 공정은 질소가스(N₂) 분위기에서 1100~1175℃의 고온 공정으로 3~6시간 동안 진행된다. 이 어닐링 공정으로 주입된 산소이온과 기판 실리콘이 반응하여 SiO₂의 매몰층이 형성된다. 어닐링 공정후, 버퍼산화막(11)을 제거하고 나면 단결정 실리콘 표면층(10a)이 남게 되는데, 이 층(12a)상에 트랜지스터 또는 다이오드등의 소자가 형성된다. 이후 상기 단결정 실리콘 표면층(10a)을 활성층이라 한다.

이와 같은 종래 기술에서 나타나는 문제점은 다음과 같다.

이미 설명되었듯이 기판(10)내에 매립 형성되는 절연층 형성을 위해 특별히 설계된 산화물 이온주입기로 적어도 도우즈량 10¹⁸의 산소이온을 실리콘 기판 밑으로 주입시켜야 한다. 이로 인하여 실제 액티브 패턴이 형성될 활성층(10a)의 실리콘 표면을 손상시키게 된다. 또한 주입된 산소이온을 SiO₂의 산화막을 형성하기 위한 어닐링 공정 온도는 1200℃이상 진행해야만 실리콘 표면의 데이지 완하 및 얇은 SOI 구조를 실현하기에는 공정상의 난제가 있다.

그리고, 일반적으로 SiO₂의 유전분리영역은 0.5~10㎛ 사이의 두께를 갖게 되는데, 이보다 더 얇은 영역은 절연분리에 어려움이 있으며, 더 두꺼운 영역은 상대적으로 긴 성장과정이 요구되며 비경제적이다.

따라서, 이 발명의 목적은 과도한 산소이온 주입을 배재하여 이온주입에 따른 기판 표면의 손상을 감소시키고, 저온 열처리 공정으로 신뢰성있는 SIMOX 구조의 반도체 장치 제조방법을 제공하는 것이다.

상기 목적을 실현하기 위한 이 발명의 SIMOX 구조의 반도체 장치 제조 방법은 반도체 기판상에 버퍼 산화막을 형성하는 공정과, 상기 버퍼 산화막이 형성된 상기 반도체 기판 전면으로 소정 도전형은 갖는 이온을 주입하는 공정과, 두차례의 상기 이온주입 공정이 이루어진 반도체 기판을 열처리하여 상기 반도체 기판내에 매몰층을 형성하는 공정을 포함하는 것을 특징으로 한다.

산소이온 주입공정 다음에 제차 주입되는 이온은 인(P), 보론(b) 중 어느 하나이거나 인과 보론을 동시에 포함하는 것으로, 이는 상기 반도체 기판의 열처리 후 생성되는 상기 매몰층이 BSG, PSG 또는 BPSG 중 어느 한가지의 절연물질로 되게 한다.

상기 매몰층으로서 BSG, PSG, BPSG층은 종래의 SiO₂매몰층에 비해 절연분리효과가 우수하므로 고농도 산소이온 주입을 배재할 수 있다. 즉, 상기 산소이온 주입공정은 에너지량 150KeV, 도우즈량 10¹⁶㎝^-2의 저주입 에너지량, 저농도로도 실현할 수 있다.

이 발명의 또다른 특징으로서, 반도체 기판상에 버퍼 산화막을 형성하는 공정과, 상기 버퍼 산화막이 형성된 상기 반도체 기판 전면으로 산소 이온을 주입하는 공정과, 제 1도전형 웰(Well)영역상에 포토레지스트로 마스킹한 상태에서 반도체 기판 전면으로 제 2도전형 이온을 주입하는 공정과, 상기 포토레지스트를 제거한 후 제 2도전형 웹영역상에 포토레지스트로 마스킹하고 반도체 기판 저면으로 제 1도전형 이온을 주입한 후 마스킹으로 사용된 포토레지스트를 제거하는 공정과, 상기 3차례의 이온주입 공정이 이루어진 반도체 기판을 열처리하여 상기 반도체 기판내에 반대도전형의 분리구조를 갖는 매몰층을 형성하는 공정을 포함하는 SIMOX 구조의 반도체 장치 제조방법을 제공한다.

상기 제 2도전형의 이온은 보론(b)을, 상기 제 1도전형의 이온은 인(P)을 선택할 수 있으며, 상기 반도체 기판의 열처리 후 생성되는 상기 공정의 결과적 구조로서, 분리구조의 매몰층은 제 2도전형 웰영역에는 BSG층이 되고, 상기 제 1도전형 웰 영역에는 PSG층이 되는 것을 특징으로 한다.

상기 기술된 공정단계에 따른 이발명의 실시예를 첨부한 도면인 제 2도 및 제 3도 참조하여 보다 상세히 설명한다.

제 2도 (a) 내지 (d)는 이 발명에 따른 SIMOX구조를 갖는 반도체 장치 제조방법의 일실시예를 나타낸 제조 공정도이다.

제 2도 (a)에 나타낸 바와 같이, 먼저 반도체 기판(20)위에 버퍼(buffer) 산화막(21)을 형성한다. 이 버퍼 산화막(21)은 후속되는 이온주입공정시 기판(21) 표면의 손상을 최소화하기 위한 것이다. 그 다음에는 제 2도 (b)와 같이 상기 기판(20) 전면으로 산소이온(24)을 주입한다. 산소 이온 주입은 산화물 이온주입기를 사용하여 에너지량 150~200KeV, 도우즈량 10¹⁶~10¹⁸㎝^-2으로 기판(20)내의 소정깊이 만큼 주입한다. 이때, 산소이온 주입층(22)의 피크는 활성층(20a)이 될 기판 표면에서 0.4~0.5㎛ 깊이로 형성한다. 산소이온 주입공정을 이하 제 1차 이온주입공정이라 한다.

이상은 산소 이온주입 공정조건만이 다를 뿐 그 외는 종래의 방법과 동일하다. 이하의 공정은 이 발명기술의 특징적인 공정으로 제 2도 (c)에 나타낸 바와 같이 상기 산소이온(24)의 주입이 완료된 기판(20) 전면으로 이용목적에 따라 p형 또는 n형 불순물 이온(25)을 주입한다. (이하 제 2차 이온 주입공정이라 한다.) 이때, 제 2차 이온주입공정은 주입 에너지량 100~300KeV, 도우즈량 10~10²⁰㎝^-2으로 실시한다.

여기서 이용목적이란 형성되는 소자의 종류를 말한다. 다시 말하면 이 발명에서 제공되는 SIMOX 구조 기판상에는 바이폴라 트랜지스터 또는 모스 트랜지스터등의 소자가 형성되어질 수 있고, 예를 들어 모스 트랜지스터가 형성된다고 했을 경우, 즉 NMOS의 경우에는 3가 원소인 보론(b)을 주입하고, PMOS의 경우에는 5가 원소인 인(P)을 주입한다.

상기 제 1차 및 제 2차 이온 주입공정 후, 기판 분리를 위한 매몰층을 형성하기 위한 어닐링, 즉 열처리 공정을 실시한다. 이 공정은 질소가스(N₂) 분위기에서 1000~1200℃의 온도로 30~60분 동안 진행된다. 이 열처리 공정으로 종래의 SiO₂매몰층과는 다른 새로운 재질의 매몰층(23a)이 형성된다.

즉, 예를 들어 보론이 주입된 경우에는 먼저, 주입된 산소이온과 작용하여 BSG층이 형성되고, 인이 주입된 경우에는 PSG층이 형성된다.

또한, 제 2차 이온 주입공정이 보론 및 인이 동시에 주입된 경우에는 BPSG층이 형성된다.

제 2도 (d)는 열처리 공정후, 버퍼 산화막(21)이 제거된 이 발명의 SIMOX 구조를 보여주고 있다.

기판 분리를 위한 매몰층(23a)의 깊이는 기판 표면으로부터 0.4~0.8㎛ 정도로 형성될 수 있다. 그리고 이 매몰층(23a)상에는 상부의 반도체층(20a)이 남게 된다.

반도체 기판(20)내의 매몰층(23a)이 상기 반도체 기판(20)과 상부의 반도체층(21)을 완전 분리하는 구조를 이루고 있다.

상기 상부 반도체층(21)은 반도체 소자가 형성될 활성영역을 위한 실리콘 반도체층을 형성한다. 이 상부 반도체층(21)상에 소자가 형성된다.

제 3도 (a) 내지 (e)는 이 발명의 응용가능한 다른 실시예를 나타낸 제조 공정도이다.

이 실시예는 섭미크론급 CMOS 또는 BiCMOS 공정에서 반도체 기판내에 형성된 N웰 영역과 P웰 영역에서 다른 재질의 매몰층을 형성하는 것이다.

제 3도 (a) 및(b)까지의 공정은 제 2도의 실시예와 동일하므로 상세한 설명은 생략한다.

반도체 기판(30)상에 버퍼 산화막(31)을 형성하고, 기판 전면으로 산소이온(34) 주입을 실시한다. 도면부호 32는 기판(30)내의 소정깊이 아래에 형성된 산소이온 주입층이다.

다음은 제 3도 (c)에 나타낸 바와 같이 포토레지스트를 도포하고 패터닝하여 P웰 영역(a)은 노출되고 N웰 영역(b)상에 포토레지스트 패턴(35a)이 형성되게 한다. 그 후, 상기 포토레지스트 패턴(35a)를 마스크로 하여 보론(b), 이온을 P웰 영역(a)의 반도체 기판(30) 내부로 주입한다. 도면부호 33은 보론 이온이 주입된 층을 나타낸다.

계속해서, 제 3도 (d)와 같이 마스크로 이용된 포토레지스트 패턴(35a)를 제거하고, 이번에는 N웰 영역(b)은 노출되고 P웰 영역(a)이 마스킹되게 포토레지스트 래턴을 형성한다. 그리고 같은 방법으로 인(P) 이온을 N웰 영역(b)내에 주입한다.

이온 주입이 완료된 후에 상기 포토레지스트 패턴(35b)ㄹㄹ 제고하고 열처리 공정을 실시한다. 이 열처리 공정의 조건은 제 2도의 실시예와 동일하므로 상세한 설명은 생략한다.

제 3도는(e)는 열처리 공정후, 버퍼 산화막(31)이 제거된 이 발명의 SIMOX구조를 보여주고 있다.

기판 분리를 위한 매몰층(33a),(37a)은 그 깊이가 바람직하게는 기판 표면으로부터0.4 ~0.8㎛ 정도로 형성될 수 있다. 그리고 상기 매몰층(33a),(37a)은 반도체 기판(30)과 상부의 반도체층, 즉 활성측(30a)을 완전 분리하는 수직 분리구조를 이룬다.

또한, 상기 매몰층(33a), (37a)은 서로 반대 도전형의 수평분리 구조를 이루고 있다. 즉, P웰 영역(a)에는 매몰층으로서 BSG층(33a)이 형성되고, N 웰 영역(b)에는 PSG층(37a)이 형성된다.

이와 같은 SIMOX 구조의 기판상에는 여러가지 소자가 형성될 수 있는데, 게이트와 소스, 드레인 전극을 갖는 MOS 트랜지스터를 형성할 경우를 설명한다.

P웰 영역(a)상에는 NMOS트랜지스터, N웰 영역(b)상에는 PMOS 트랜지스터가 형성된 경우에 P웰 영역의 활성층(33a)에는 NMOS트랜지스터의 소스, 드레인 영역을 위한 n⁺형 불손물 주입층이 형성되어 이는 P형 불순물인 보론이온을 포함한 BSG층과 pn접합을 형성하여 이 발명의 매몰층의 분리효과를 증대시키고 있다. PMOS 트랜지스터도 마찬가지로 설명될 수 있다.

상기한 공정에서 알 수 있듯이 이 발명은 반도체 기판내에 분리를 위한 매몰층을 분리 특성이 우수한 절연체 즉, PSG, BSG, BPSG층으로 형성함으로써 산소이온 주입량을 종래에 비해 상당히 줄일 수 있고, 이에 따라 반도체 기판의 손상을 감소시킬 수 있을 뿐만 아니라 공성시간도 단축할 수 있다.

Claims (13)

1. 반도체 기판상에 버퍼 산화막을 형성하는 공정과, 상기 버퍼 산화막이 형성된 상기 반도체 기판 전면으로 산소이온을 주입하는 공정과, 상기 산소이온 주입후 상기 반도체 기판 전면으로 소정 도전형을 갖는 이온을 주입하는 공정과, 상기 두차례의 이온주입 공정이 이루어진 반도체 기판을 열처리하여 상기 반도체 기판내에 매몰층을 형성하는 공정을 포함하는 것을 특징으로 하는 SIMOX 구조의 반도체 장치 제조방법.
2. 제1항에 있어서, 상기 산소이온 주입공정은 에너지량 150~200KeV, 도우즈량 10¹⁶~10¹⁸㎝^-2으로 실시하는 것을 특징으로 하는 SIMOX구조의 반도체 장치 제조방법.
3. 제 1항에 있어서, 상기 소정 도전형을 갖는 이온은 인, 보론 중 어느 하나이거나 인과 보론을 동시에 포함하는 것을 특징으로 하는 SIMOX 구조의 반도체 장치 제조방법.
4. 제 1항에 있어서, 상기 소정 도전형을 갖는 이온주입공정은 에너지량 100~300KeV, 도우즈량 10¹⁵~10²⁰㎝^-2으로 실시하는 것을 특징으로 하는 SIMOX 구조의 반도체 장치 제조방법.
5. 제 1항에 있어서, 상기 열처리 공정은 질소가스(N₂) 분위기에서 1000~2000℃의 고온공정으로 30~60분 동안 진행하는 것을 특징으로 하는 SIMOX 구조의 반도체 장치 제조방법.
6. 제 1항에 있어서, 상기 반도체 기판의 열처리 후 생성되는 상기 매몰층은 BSG, PSG 또는 BPSG 중 어느 한가지의 절연물질로 되는 것을 특징으로 하는 SIMOX구조의 반도체 장치 제조방법.
7. 반도체 기판상에 버퍼 산화막을 형성하는 공정과, 상기 버퍼 산화막이 형성된 상기 반도체 기판 전면으로 산소이온을 주입하는 공정과, 제 1 도전형 웰(Well)영역상에 포토레지스트로 마스킹한 상태에서 반도체 기판 전면으로 제 2 도전형 이온을 주입하는 공정과, 상기 포토레지스트를 제거한 후 제 2 도전형 웰영역상에 포토레지스트로 마스킹하고 반도체 기판 전면으로 제 1 도전형 이온을 주입한 후 마스킹으로 사용된 포토레지스트를 제거하는 공정과, 상기 3차례의 이온주입 공정이 이루어진 반도체 기판을 열처리하여 상기 반도체 기판내에 반대도전형의 분리구조를 갖는 매몰층을 형성하는 공정을 포함하는 것을 특징으로 하는 SIMOX 구조의 반도체 장치 제조방법.
8. 제 7항에 있어서, 상기 산소이온주입 공정은 에너지량 150~200KeV, 도우즈량 10¹⁵~10¹⁸㎝^-2으로 실시하는 것을 특징으로 하는 SIMOX 구조의 반도체 장치 제조방법.
9. 제 7항에 있어서, 상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형인 것을 특징으로 하는 SIMOX 구조의 반도체 장치 제조방법.
10. 제 7항에 있어서, 상기 제 1도전형의 이온은 보론(b)인 것을 특징으로 하는 SIMOX 구조의 반도체 장치 제조방법.
11. 제 7항에 있어서, 상기 제 2도전형의 이온은 인(P)인 것을 특징으로 하는 SIMOX 구조의 반도체 장치 제조방법
12. 제 7항에 있어서, 상기 제 1및 제 2 도전형의 이온주입공정은 에너지량 100~ 300KeV, 도우즈량 10¹⁵~10²⁰㎝^-2으로 실시하는 것을 특징으로 하는 SIMOX구조의 반도체 장치 제조방법.
13. 제 7항에 있어서, 상기 반도체 기판의 열처리 후 생성되는 상기 분리구조의 매몰층은 상기 제 1도전형 웰 영역에는 BSG층이 되고, 상기 제 2 도전형 웰 영역에는 PSG층이 되는 것을 특징으로 하는 SIMOX 구조의 반도체 장치 제조방법.