KR0164729B1 - 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 씨모스(CMOS) 영역의 트윈-웰(Twin-well)에 의한 래치-업(Latch-Up) 방지 및 소자의 크기를 소형화하기 위하여 사소 이온을 주입하여 SIMOX(Seperation By Impalanted Oxygen)를 형성한 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치에 관한 것으로서, 제1 및 제2CMOS 영역과 바이폴라 영역을 갖는 래치업 방지형 바이시모스 반도체 장치에 있어서, 제1전도형의 반도체 기판; 상기 기판 상부에 순차적으로 형성된 제1 및 제2에피택셜층; 상기 바이폴라 영역의 기판과 제1에피택셜층 사이에 형성된 제2전도형의 매입층; 상기 제1 및 제2CMOS 영역의 제1에피택셜층 내부에 형성된 절연층; 및 상기 바이폴라 영역과 제1 및 제2CMOS 영역 사이의 제1 및 제2에피택셜층에 형성된 트랜치 아이솔레이션을 포함하여 이루어진 것을 특징으로 하는 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치를 제공코자 한 것이다.
Description
제1도는 종래 바이시모스 반도체 장치의 구조 단면도.
제2도는 종래 바이시모스 반도체 장치의 제조 공정도.
제3도는 본 발명에 따른 바이시모스 반도체 장치의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 12 : 산화막
14 : 실리콘질화막 20, 50a, 50b : 매입층
30, 35 : 에피택셜층 40 : 포토레지스트
50 : SIMOX 60 : 아이솔레이션
본 발명은 바이시모스(Bi-CMOS) 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 씨모스(CMOS) 영역의 트윈-웰(Twin-well)에 의한 래치업(Latch-Up) 방지를 위하여 산소 이온을 주입에 의한 SIMOX(Seperation By Implanted Oxygen)를 형성한 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 제1도에 도시한 바와 같은 종래 바이시모스 반도체 장치는 CMOS 부분에 트윈-웰(소오스 및 드레인 영역)을 형성하고 있으며, 상기 트윈-웰의 래치-업(LATCH-UP)방지를 위해 웰의 하부에 매입층(NBL, PBL)을 형성하고 있다.
이를 제2도를 참조하여 구체적으로 설명한다.
P형 실리콘 기판(10)상에 산화막(12)과 실리콘질화막(14)을 순차적으로 침적하고, 그 위에 기판(10)내 이온 주입을 위한 포토레지스트(40) 패턴을 형성한 다음, 이를 마스크로 사용하여 기판(10)의 표면 근방에 비소 이온을 주입한다.
그리고 실리콘질화막(14)을 산화막(12)이 노출된 때까지 식각한 후 포토레지스트(40)를 제거하고, 웨이퍼를 셀프얼라인하여 산화막(12)을 성장시키면서 동시에 기판(10)에 주입된 비소 이온을 활성화시켜 N형 매입층(NBL)(50)을 형성한다.
그런 다음, 상기 실리콘질화막(14)을 완전히 제거한 후, 상기 산화막(12) 상부로부터 기판(10)의 표면 근방에 붕소 이온을 주입하고, 다시 웨이퍼를 셀프얼라인하여 기판(10)내에 주입된 붕소 이온을 활성화시켜 P형 매입층(PBL)(60)을 형성한다.
그러나 상기와 같은 공정에 의해 매입층을 형성하게 되면, PBL 및 NBL이 각각 셀프얼라인에 의해 형성되므로 공정이 길어지고, 특히 고내압 바이폴라 트랜지스터를 구현을 위한 웰-벌크 확보를 위해서는 칩 크기가 커질 수 밖에 없었다.
따라서 본 발명은 상기와 같은 문제점을 해결하고자 한 것으로, 그 목적은 SIMOX에 의해 CMOS의 레치업을 방지하면서 칩 크기를 줄일 수 있도록 한 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치를 제공하는데 있다.
또한 본 발명의 다음 목적은 상기 바이시모스 반도체 장치의 바람직한 제조 방법을 제공하는데 있다.
즉, 본 발명은 산소 이온을 주입하여 형성한 절연막(SIMOX : SEPERATION BY IMPLANTED OXYGEN)를 부분적으로 사용하여 바이폴라 트랜지스터가 형성되는 부분의 크기를 줄인데 특징이 있는 것이다.
상기 본 발명의 목적을 달성하기 위한 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치는, 제1 및 제2CMOS 영역과 바이폴라 영역을 갖는 바이시모스 반도체 장치에 있어서,
제1전도형의 반도체 기판;
상기 기판 상부에 순차적으로 형성된 제1 및 제2에피택셜층;
상기 바이폴라 영역의 기판과 제1에피택셜층 사이에 형성된 제2전도형의 매입층;
상기 제1 및 제2CMOS 영역의 제1에피택셜층 내부에 형성된 절연층; 및
상기 바이폴라 영역과 제1 및 제2CMOS 영역 사이의 제1 및 제2에피택셜층에 형성된 트랜치 아이솔레이션을 포함하여 이루어진 데에 그 특징이 있다.
또한 본 발명에 따른 바이시모스 반도체 장치의 제조 방법은,
제1전도형 반도체 기판의 바이폴라 영역에 매몰층 형성을 위한 제2전도형의 불순물 이온을 주입하는 단계;
상기 결과물의 상부에 제1전도형의 제1에피택셜층을 침적하는 단계;
상기 제1에피택셜층의 내부 CMOS 형성 영역에 산소 이온을 고농도로 주입하는 단계;
상기 제1에피택셜층에 주입된 산소 이온을 활성화시키는 단계;
상기 CMOS 영역과 바이폴라 영역 사이의 제1 및 제2에피택셜층에 트랜치 아이솔레이션을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명에 따른 산소 이온 주입을 이용한 래치업 방비형 바이시모스 반도체 장치 및 그 제조 방법을 첨부 도면에 의거 상세히 설명하고자 한다.
제3도는 본 발명에 의한 바이시모스 반도체 장치의 제조 공정도이다.
먼저 제3a도에 도시된 바와 같이, P형 실리콘 기판(10)의 상부에 바이폴라 영역의 매입층 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성하고, 이를 마스크로 사용하여 기판(10)의 표면 근방에 비소 이온을 주입하여 매입층(20)을 형성한다.
다음 제 3b 및 c도에 도시된 바와 같이, 실리콘 기판(10)의 상부에 붕소 이온이 주입된 제1에피택셜층(30)을 1.5㎛ 이상의 두께로 형성하고, 그 상부에 SIMOX 형성을 위한 포토레지스트 패턴(40)을 형성한 후 이를 마스크로 사용하여 상기 제1에피택셜층(30)의 내부에 산소 이온을 주입한다. 여기서, 산소 이온은 농도 ∼2×1018㎝-2, 에너지 150∼180KeV로 주입한다.
다음, 제 3d 및 e 도에 도시된 바와 같이, 상기 결과물의 포토레지스트(40) 패턴을 제거하고, 그 결과물을 N2분위기, 1100∼1175℃의 온도에서 3∼5시간 정도 아닐링하여 기판(10)내 주입된 비소 이온을 활성화시켜 매입층(30)을 형성한 후 제1에피택셜층(30)의 상부에 제2에피택셜층을 0.5㎛ 이하의 두께로 형성한다. 그리고, 바이폴라 형성 영역과 CMOS 형성 영역 사이의 제1 및 제2 에피택셜층(30)(35)에 트랜치 아이솔레이션을 형성한다(제 3f도 참조).
이상에서 설명한 바와 같이 본 발명은 종래 바이시모스 반도체 장치에 있어 CMOS 영역의 트윈-웰 하부에 형성하던 매입층을 대신하여 산소이온 주입에 의한 절연막(SIMOX)를 형성함으로써 소자의 크기를 소형화하면서도 트윈-웰에 의한 래치업 현상을 방지할 수 있게 된다.
Claims (7)
- 제1 및 제2CMOS 영역과 바이폴라 영역을 갖는 바이시모스 반도체 장치에 있어서, 제1전도형의 반도체 기판; 상기 기판 상부에 순차적으로 형성된 제1 및 제2에피택셜층; 상기 바이폴라 영역의 기판과 제1에피택셜층 사이에 형성된 제2전도형의 매입층; 상기 제1 및 제2CMOS 영역의 제1에피택셜층 내부에 형성된 절연층; 및 상기 바이폴라 영역과 제1 및 제2CMOS 영역 사이의 제1 및 제2에피택셜층에 형성된 트랜치 아이솔레이션을 포함하여 이루어진 것을 특징으로 하는 산소 이온을 주입을 이용한 래치업 방지형 바이시모스 반도체 장치.
- 제1항에 있어서, 상기 제1에피택셜층은 1.5㎛ 이상의 두께로 형성된 것을 특징으로 하는 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치.
- 제1항에 있어서, 상기 제2에피택셜층은 0.5㎛ 이상의 두께로 형성된 것을 특징으로 하는 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치.
- 제1항에 있어서, 상기 절연층은 산소 이온 주입에 의해 형성한 SIMOX인 것을 특징으로 하는 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치.
- 제4항에 있어서, 상기 SIMOX는 산소 이온이 2×1018㎝-2이하의 농도로 주입된 것임을 특징으로 하는 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치.
- 제1전도형 반도체 기판의 바이폴라 영역에 매몰층 형성을 위한 제2전도형의 불순물 이온을 주입하는 제1단계; 상기 결과물이 상부에 제1전도형의 제1에피택셜층을 침적하는 제2단계; 상기 제1에피택셜층의 내부 CMOS 형성 영역에 산소 이온을 고농도로 주입하는 제3단계; 상기 제1에피택셜층에 주입된 산소 이온을 활성화시키는 제4단계; 상기 결과물의 상부에 제2에피택셜층을 형성하는 제5단계; 및 상기 CMOS 영역과 바이폴라 영역 사이의 제1 및 제2에피택셜층에 트랜치 아이솔레이션을 형성하는 제6단계를 포함하여 이루어지는 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 제3단계의 산소 이온 주입은 150∼180KeV의 에너지에 의해 ∼2×1018㎝-2의 농도로 형성하는 것을 특징으로 하는 산소 이온 주입을 이용한 래치업 방지형 바이시모스 반도체 장치의 제조 방법.
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