KR0139773B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

반도체 집적 회로 장치 및 그 제조 방법

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사또오 후미오
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Abstract

CMOS 형 반도체 집적회로 장치의 MOSFET 의 채널 바로 아래의 웰의 반도체 기판표면으로부터의 깊이를 얕게 하고 그 웰 영역에 인가되는 역바이어스에 의하여 MOSFET 의 동작특성을 조정하고 그때의 역바이어스가 인가되는 외부전극의 위치를 적정화한다.
CMOS 구조의 NMOSFET 의 채널영역 바로 아래의 제 1 의 웰(11)(P웰)을 얕게 하고 이 웰의 외측에 제 2 의 웰(12)(N 웰)을 형성하여 2 중 웰로 한다. 또 PMOSFET 의 채널영역 바로 아래의 제 3 의 웰(13)(N 웰)을 얕게 하고 이 웰의 외측에 제 4 의 웰(14)(P 웰)을 형성하여 2중 웰로 한다. 그위에 이 NMOSFET 가 형성되어 있는 제 1 의 웰(11)과, 인접한 제 4 의 웰(14)을 하나의 영역으로 한다. 제 1 및 제 4 의 웰을 하나의 영역으로 함으로써 제 4 의 웰에 형성되는 외부전극 Vpw 을 반도체 기판(1)의 표면에 형성할 수 있다.

Description

반도체 집적 회로 장치 및 그 제조 방법
제 1 도는 본 발명의 제 1 실시예의 반도체 집적 회로 장치의 단면도.
제 2 도는 제 1 실시예의 제조 공정 단면도.
제 3 도는 제 1 실시예의 제조 공정 단면도.
제 4 도는 제 1 실시예의 제조 공정 단면도.
제 5 도는 제 1 실시예의 제조 공정 단면도.
제 6 도는 제 1 실시예의 제조 공정 단면도.
제 7 도는 제 2 실시예의 제조 공정 단면도.
제 8 도는 제 2 실시예의 제조 공정 단면도.
제 9 도는 제 2 실시예의 제조 공정 단면도.
제 10 도는 제 2 실시예의 반도체 집적 회로 장치의 단면도.
제 11 도는 본 발명을 설명하는 Id-Vd 특성도.
제 12 도는 본 발명을 설명하는 드레인 전류-게이트 전압 특성도.
제 13 도는 본 발명을 설명하는 게이트 지연시간의 기판 바이어스 전압 의존성을 나타내는 특성도.
제 14 도는 본 발명을 설명하는 게이트 근방을 중심으로한 반도체기판의 부분 단면도.
제 15 도는 게이트 바로 아래의 공핍층 폭의 웰 불순물 농도 의존성을 나타내는 특성도.
제 16 도는 종래의 반도체 집적 회로 장치의 단면도.
*도면의 주요부분에 대한 부호의 설명*
1, 10 : 반도체기판
2 : 얕은 N 웰
3 : P 형 소스/드레인 영역
4, 40 : 게이트 산화막
5, 50 : 게이트 전극
6 : 깊은 P 웰
7 : 필드 산화막
11 : 제 1 웰(얕은 P 웰)
12 : 제 2 웰(깊은 N 웰)
13 : 제 3 웰(얕은 N 웰)
14 : 제 4 웰(깊은 P 웰)
15 : N 형 고농도 접촉 영역
16 : P 형 고농도 접촉 영역
22, 26, 32 : 실리콘 산화막
23, 28 : 레지스트 패턴
24 : 이온 주입된 붕소
27 : 실리콘 질화막
29, 36, 38, 43, 45, 49 : P 형 불순물 확산 영역
30 : N 형 소스/드레인 영역
31, 37, 39, 42, 44, 48 : N 형 불순물 확산 영역
34, 47 : 얕은 P 웰
35, 46 : 얕은 N 웰
41 : N 웰
본 발명은 CMOS 구조를 채택한 반도체 집적 회로 장치의 구조와 그 제조방법에 관한 것이다.
최근에, IC 나 LSI 등의 반도체 장치의 고밀도화 및 고집적화가 현저하게 진행되고 있으며, 이에 대응하여 반도체 소자의 미세화 구조의 개발도 가속화되고 있다. 고집적화를 추구하는데 있어서는 MOS 형 전계효과 트랜지스터(MOSFET: Metal-Oxide-Semiconductor Field Effect Transistor)를 사용하는 것이 유리하나 이것을 채택한 반도체 집적회로 장치에 있어서의 집적도가 높아짐에 따라 칩내에서의 소비 전력도 증가하게 되는 단점이 생기게 되었다. 따라서 고집적화와 함께 낮은 소비전력을 얻을 수 있는 CMOS(Complementary MOS) 구조의 반도체 집적 회로 장치, 즉 CMOS 디바이스가 그 목적에 적합하게 되었다. 또 반도체 소자를 미세화 구조에 적합하게 하기 위하여 제 16 도와 같은 구조의 MOSFET 가 공지되어 있다(특원평3-198282호 참조). 이것은 예컨대 CMOS 반도체 집적 회로 등에 적용되는 것이며 불순물 농도가 2×1015cm-3정도의 N 형 실리콘 반도체기판(1)에 형성된다. MOSFET 는 이 반도체기판에 형성된 2중의 불순물 확산 영역(이하, 웰(well)이라 한다)내에 배치된다. 그리고 도시는 생략하였으나 다른 소자는 반도체기판내에 직접 설치하든가 다른 웰이나 2중 웰 등의 내부에 형성한다.
먼저 이 반도체기판(1)에 마스크(도시 생략)를 사용하여 붕소를 이온주입 하고, 약 1190℃의 열처리를 수시간 행하여 반도체기판 표면에서의 깊이는 약 5㎛ 정도이고 피크 불순물 농도는 6×1016cm-3정도인 P 웰(깊은 웰)(6)을 형성한다. 이어서 인을 이온주입하고 열처리를 수시간 행하여 이 웰안에 접합 깊이(Xj), 즉 반도체기판 표면에서의 깊이가 약 1.0㎛ 이고, 피크 불순물 농도가 1×1017cm-3정도의 N 웰(얕은 웰)(2)을 형성한다. 반도체기판(1)과 N 웰(2) 및 P 웰(6)의 표면계면에는 LOCOS 기술로 소자 분리 영역(도시 생략)을 형성한다. N 웰(2) 표면의 중앙에 게이트 산화막(SiO2)(4)을 40~50 nm 정도 퇴적시킨다. 이 산화막을 통하여 반도체기판(1) 중앙에 문턱 전압(Vth)을 제어하기 위하여 붕소를 이온주입한다. 게이트 산화막(4) 위에는 예컨대 다결정 실리콘을 퇴적하고 이 속에 인을 확산하여 게이트 전극(5)을 가공한다. 또 게이트 전극(5)의 양측에서 반도체기판(1)에 붕소등을 이온주입하고 열확산을 행하여 불순물농도가 1×1021cm-3정도의 P+소스/드레인 영역(3)을 형성한다.
제 11 도에서 실선으로 표시된 곡선은 제 16도의 종래의 반도체기판 표면에서의 깊이가 약 1.0㎛ 이하인 얕은 웰을 갖는 MOSFET 의 드레인 전류-드레인 전압(Id-Vd) 특성을 표시하고 있다. N 웰(2)에는 4V 의 내부 전압 (Vint)이 인가되어 있고 P 웰(6)에는 일정한 전압 Vbb(-2V)가 가해진다(제 16 도 참조). 제 11 도는 이와같은 상태에서 게이트 전압 Vg 으로서 -0.5V, -1V, -2V, -3V 및 -4V 를 게이트 전극(5)에 인가하고, 그때의 드레인 전압 Vd 를 횡축(V)으로 설정하고 드레인 전류 Id 를 종축(mA)으로 설정한다. 점선으로 표시된 곡선은 N 웰(2)의 접합깊이가 4~5㎛ 정도의 깊은 웰을 갖는 역시 종래의 MOSFET 의 Id-Vd 특성을 나타내고 있다. 이들 곡선을 비교하면, 점선으로 나타낸 얕은 웰이 없는 종래예에 비교하여 드레인 전류량은 상당히 많아지고 있다. 또 실선으로 나타낸 종래예의 문턱 전압은 약 0.5V 로서, 점선으로 표시한 종래예의 문턱 전압의 약 1.0V 보다 감소하고 있다. 제 16 도의 MOSFET 에서는 채널 영역하의 공핍층 용량과 N 웰 -P 웰간의 역바이어스 용량이 결합하므로 공핍층이 인가되는 게이트 전압으로 얻어지는 공핍층보다 커지고 실질적으로 저전압으로 동작하게 된다. 또, 제 12 도에 보이는 바와같이, 반도체기판 표면에서의 깊이가 0.5㎛ 정도의 얕은 웰을 갖는 MOSFET 의 서브-문턱 전압 계수는 상기 얕은 웰을 가지고 있지 않은 종래의 웰을 갖는 MOSFET 를 향상시키고 있다. 따라서 문턱 전압을 저감하여도 제로 바이어스 전압에서의 누설 전류를 억제할 수 있으므로 문턱 전압을 낮게 설정할 수 있다. 제 12 도는 서브-문턱 전압 전류 특성을 나타내는 도면인바, 종축에 드레인 전류(μA)를 취하고 횡축에 게이트 전압(V)을 취한다. 이와같이 P 웰-N 웰 간의 접합영역에 역바이어스를 인가함으로써 MOSFET 의 특성을 억제할 수 있게 된다. 그러기위해서는 MOSFET 가 형성되어 있는 웰 영역의 게이트 전극하의 접합깊이를 충분히 얕게 할 필요가 있다.
종래의 CMOS 구조의 반도체 집적 회로 장치가 형성되는 반도체기판내의 웰 영역의 깊이는 N 웰 이나 P 웰에서 그 반도체기판 표면으로부터의 2㎛ 이상의 깊이이고, 통상은 전술한 바와같이 4~5㎛ 정도의 깊이의 것을 사용한다. 또 반도체 집적회로 장치의 미세화에 대응하여 웰을 얕게 하고 웰영역에 형성된 PN 접합에 가해지는 역바이어스 용량을 MOSFET 의 제어에 이용하는 제 16 도에 표시하는 구조와 같이 웰 영역에 외부로부터 역바이어스를 가할 경우에는 게이트 전극하의 접합 깊이는 약 1.5㎛ 이하로 한다. 그러나 이와같은 구조의 MOSFET 에서는 이 MOSFET 가 형성되어 있는 웰 영역과 이 웰 영역과 접합을 형성하는 반도체기판 혹은 이 웰 영역을 둘러싸는 다른 웰 영역에 외부에서 역바이어스를 가하기 위한 외부전극을 설치하지 않으면 안된다. 그런데 전술한 바와같이 반도체 집적 회로의 고집적화를 진행시키려면 제 16 도와 같은 2중 웰 구조의 웰은 가능한 좁게하여 미세화를 진행할 필요가 있다. 따라서 외측의 웰(6)은 한없이 내측의 웰에 접근하고, 실질적으로 외측의 웰(6)은 반도체기판(1)의 표면에 노출되지 않게 되므로 예컨대 외측의 웰(6)에는 외부 전극을 형성할 여지가 없어진다. 또 반도체기판의 이면에도 전극을 설치하고, 여기에 전위를 부여할 수도 있고, 이 전위에 의하여 반도체 장치의 고속화를 도모할 수도 있다.
이러한 경향은 CMOS 구조의 경우도 동일하다. 예컨대 N 형 실리콘 반도체 기판(1)을 사용할 경우, 제 16 도에 도시한 P 웰/N 웰의 2중 웰에 PMOSFET 를 형성하고 인접하는 활성영역에는 얕은 P 웰내에 NMOSFET 를 형성한다. 이 얕은 P 웰은 반도체기판에 형성한 채로도 좋고, 이 얕은 P 웰을 깊은 N 웰로 둘러싸고 2중 웰로 할 수도 있다. 어느쪽이든 고집적화를 행하기 위해서, 외측에 있는 웰은 반도체기판 표면에 노출되지 않고 얕은 웰 영역하에 형성되게 된다. 이와같은 구조에서는 웰 영역에 역바이어스를 가하기 위한 외부전극을 형성할 여지가 없으므로 이를 위하여 영역을 일부러 설치하지 않으면 안되므로, 이것은 전술한 고집적화에 반하는 것이다.
본 발명은 이와같은 문제점을 해결하기 위하여 이루어진 것으로서 MOSFET 의 채널 바로 아래에 있는 웰의 반도체기판 표면으로부터의 깊이를 얕게 하고, 그 웰 영역에 인가되는 역바이어스에 의하여 MOSFET 의 동작 특성을 조정하고 그때의 역바이어스가 인가되는 외부전극의 위치를 적정화하는 반도체 집적 회로 장치 및 그 제조 방법을 제공함을 목적으로 하고 있다.
본 발명은 CMOS 구조 한쪽의 MOSFET 의 채널 영역 바로 아래에 있는 제 1 웰 영역을 얕게하고 이 웰의 외측에 제 2 웰을 형성하여 2중 웰로 하고, 다시 이 외측의 제 2 웰 영역과 다른쪽에 MOSFET 가 형성되고, 얕게된 인접한 제 3 웰 영역을 하나의 영역으로 하는 것을 특징으로 하고 있다.
본 발명의 반도체 집적회로 장치는 제 1 도전형의 반도체기판과, 상기 반도체 기판에 형성된 제 2 도전형의 제 1 웰 영역과, 상기 반도체기판에 형성되고 상기 제 1 웰 영역을 에워싸는 제 1 도전형의 제 2 웰 영역과, 상기 반도체기판에 형성된 제 1 도전형의 제 3 웰 영역과, 상기 반도체 기판에 형성되고 상기 제 3 웰 영역을 에워싸는 제 2 도전형의 제 4 웰 영역과, 상기 제 1 웰 영역에 형성되고 게이트 전극을 갖는 제 1 도전형 MOS형 전계효과 트랜지스터와, 상기 제 3웰 영역에 형성되고 게이트 전극을 갖는 제 2 도전형 MOS 형 전계효과 트랜지스터와, 상기 제 1 웰 영역 및 상기 제 3 웰 영역 상의 각각에 형성되어 이들 각 영역에 역바이어스를 인가하는 수단을 구비하고, 상기 제 1 웰 영역과 상기 제 4 웰 영역은 인접해 있으며, 상기 제 1 웰 영역 및 제 3 웰 영역의 제 1 도전형 및 제 2 도전형 MOS 형 전계효과 트랜지스터의 각 게이트 전극 아래에 있는 상기 반도체기판 표면의 깊이는 0.5㎛ 이하인 것을 제 1 의 특징으로 하고 있다.
상기 반도체기판상에는 상기 제 1 웰 영역에 소자 분리용의 필드 산화막이 형성되고, 그 필드 산화막 아래에 있는 상기 제 1 웰 영역에는 제 2 도전형의 채널스토퍼 영역이 형성되어 있고, 이 채널스토퍼 영역이 상기 제 4 웰 영역과 접속하고 있다. 상기 제 1 웰 영역에 형성된 채널스토퍼 영역에 인접하여 상기 제 3 웰 영역에 제 1 도전형의 채널스토퍼 영역이 형성되어 있고, 이 제 3 웰 영역에 형성된 채널스토퍼 영역의 상기 반도체기판 표면으로부터의 깊이는 상기 제1 웰 영역에 형성된 채널 스토퍼 영역의 상기 반도체기판 표면으로부터의 깊이보다 얕은 것을 특징으로 하고 있다. 또 제 1 도전형의 반도체기판과, 상기 반도체기판에 형성된 제 2 도전형의 제 1 웰 영역과, 상기 반도체기판에 형성된 제 1 도전형의 제 2 웰 영역과, 상기 반도체기판에 형성되고 상기 제 2 웰 영역을 에워싸는 제 2 도전형의 제 3 웰 영역과, 상기 제 1 웰 영역에 형성되고 게이트 전극을 갖는 제 1 도전형 MOS 형 전계효과 트랜지스터와, 상기 제 2 의 웰 영역에 형성되고 게이트전극을 갖는 제 2 도전형 MOS 형 전계효과 트랜지스터와, 상기 제 1 웰 영역 및 상기 제 2 웰 영역 상의 각각에 형성되어 이들 각 영역에 역바이어스를 인가하는 수단을 구비하고, 상기 제 1 웰 영역과 상기 제 3 웰 영역은 인접해 있으며, 상기 제 1 웰 영역과 제 2 웰 영역의 제 1 도전형 및 제 2 도전형 MOS 형 전계효과 트랜지스터의 상기 각 게이트 전극 아래에 있는 상기 반도체기판 표면의 깊이는 0.5㎛ 이하인 것을 제 2 특징으로 하고 있다.
상기 반도체기판상에는 상기 제 1 웰 영역에 소자 분리용의 필드 산화막이 형성되고, 그 필드 산화막하의 상기 제 1 웰 영역에는 제 2 도전형의 채널스토퍼 영역이 형성되어 있고, 이 채널스토퍼 영역이 상기 제 3 웰 영역과 접속하고 있다. 상기 제 1 웰 영역에 형성된 채널스토퍼 영역에 인접하여 상기 제 2 웰 영역에 제 1 도전형의 채널스토퍼 영역이 형성되어 있고, 이 제 2 웰 영역에 형성된 채널스토퍼 영역의 상기 반도체기판 표면으로부터의 깊이는 상기 제 1 웰 영역에 형성된 채널스토퍼 영역의 상기 반도체기판 표면으로부터의 깊이보다 얕게 할 수 있다.
본 발명의 반도체 집적회로 장치의 제조방법은 제 1 도전형의 반도체기판에 제 1 도전형의 제 2 웰 영역을 형성하는 공정과, 상기 반도체기판에 상기 제 2 웰 영역에 인접하여 제 2 도전형의 제 4 웰 영역을 형성하는 공정과, 상기 제 2 웰 영역내에 제 2 도전형의 제 1 웰 영역을 형성하는 공정과, 상기 제 4 웰 영역에 상기 제 1 웰 영역에 인접하고 상기 제 1 웰 영역과의 경계 부분에 있어서 상기 반도체기판 표면에서의 깊이가 상기 제 1 웰 영역의 상기 반도체기판 표면에서의 깊이보다 얕은 제 1 도전형의 제 3 웰영역을 형성하는 공정과, 상기 제 1 웰 영역에 제 1 도전형의 MOS 형 전계효과 트랜지스터를 형성하는 공정과, 상기 제 3 웰 영역에 제 2 도전형의 MOS 형 전계효과 트랜지스터를 형성하는 공정과, 상기 제 1 웰 영역상 및 상기 제 3 웰 영역상의 각각에 역바이어스를 인가하는 수단을 형성하는 공정을 포함하고, 상기 제 1 도전형 및 제 2 도전형의 MOS 형 전계효과 트랜지스터의 각 게이트 전극 아래 부분의 상기 제 1 웰 영역 및 제 3 웰 영역의 상기 반도체기판 표면으로부터의 깊이를 0.5㎛ 이하로 하는 것을 특징으로 하고 있다.
본 발명의 반도체 집적 회로 장치의 구동 방법은 상기 역바이어스를 인가하는 수단에 가해지는 역바이어스의 크기를 변화시킴으로써 제 1 도전형 또는 제 2 도전형 MOS 형 전계효과 트랜지스터를 흐르는 드레인 전류를 억제하는 것을 특징으로 하고 있다.
얕은 제 3 웰 영역과 얕은 제 1 웰 영역을 에워싸는 제 2 웰 영역을 접속함으로써 제 1 웰 영역과 제 2 웰 영역과의 접합부에 역바이어스를 인가하는 외부 전극을 반도체기판의 제 3 웰 영역이 형성되어 있는 표면에 형성할 수 있으므로 상기 제 2 웰 영역에 외부 전극을 설치하지 않아도 역바이어스를 인가하는 수단을 확보할 수 있다.
(실시예)
이하 도면을 참조하여 본 발명의 실시예를 설명한다.
제 1 도는 CMOS 구조를 갖는 반도체 직접 회로 장치가 형성되어 있는 반도체 기판의 단면도이다. 비저항이 1~2Ωcm 정도의 N 형 실리콘 반도체기판(10)에는 제 1 웰 영역(11), 제 2 웰 영역(12), 제 3 웰 영역(13) 및 제 4 웰 영역(14)이 형성되어 있다. 제 1 및 제 3 웰 영역은 각각 P 웰(11) 및 N 웰(13)이고, P 웰(11)에는 NMOSFET 가 형성되고, N 웰(13)에는 PMOSFET 가 형성되어 있다. 제 2 웰 영역(12)은 N 웰이고 P 웰(11)을 에워싸고 있으나 반도체기판(10)의 표면에 노출되는 영역은 없다. 동일하게 제 4 웰 영역은 P 웰이고 N 웰(13)을 에워싸고 있으나 반도체 기판(10)의 표면에 노출되는 영역은 없다. NMOSFET 는 필드산화막(7)에 둘러싸인 P 웰(11)의 활성영역에 형성되어 있다. 이 FET 는 N 형 소스/드레인 영역(30)을 구비하고, 이 영역간의 채널영역 위에 게이트 산화막(SiO2)(40) 및 그 게이트 산화막(40) 위에 게이트 전극(50)을 형성한다.
P 웰(11)에는 NMOSFET 와 떨어져서 P 형 고농도 접촉 영역(16)이 설치되어 있고 거기에 외부전극 Vpw 이 형성된다. PMOSFET 는 필드 산화막(7)에 둘러싸인 N 웰 (13)의 활성영역에 형성되어 있다. 이 FET 는 P 형 소스/드레인 영역(3)을 갖추고, 이 영역간의 채널 영역위에 게이트 산화막(SiO2)(4) 및 그 게이트 산화막(4) 위에 게이트 전극(5)을 형성한다. N 웰(13)에는 N MOSFET 와 떨어져서 N 형 고농도 접촉 영역(15)이 설치되어 있고, 거기에 외부 전극 Vnw 이 형성된다. P 웰(11) 및 N 웰(13)은 모두 얕게 되어 있다(이하 이것을 얕은 웰이라 한다). 즉, 이 실시예에 있어서는 얕은 P 웰(11) 및 얕은 N 웰(13)의 NMOSFET 및 PMOSFET 의 채널 영역하의 반도체기판 표면으로부터의 깊이는 약 0.4㎛ 이다. 본 발명에서는 얕은 웰의 반도체기판 표면으로부터의 깊이는 0.5㎛ 이하로 하고 있다. 여기서 얕은 제 1 웰 영역(11)과 제 4 웰 영역(14)은 모두 P 형 영역이고 양자는 서로 전기적으로 접속되어 있다.
이와같은 구성으로 얕은 N 웰(13)과 P 웰(14) 사이의 PN 접합에 외부 전극 VPW, VNW을 통하여 역바이어스를 인가하면 공핍층이 형성되어서 PMOSFET 가 동작한다. 이와같이 PMOS 영역의 반도체기판 표면에 외부 전극 VPW을 설치하지 않아도 다른 영역에 형성할 수 있으므로 반도체기판 표면이 유효하게 이용된다.
이 얕은 웰을 갖는 MOSFET 는 또 반도체기판에 전위를 부여함으로써 반도체 장치의 고속화를 도모할 수 있다. 예컨대 제 1도와 같이 반도체기판(10) 표면의 외부전극 VPW, VNW에 전압을 인가할 뿐만 아니라 NMOS 영역 바로 아래 반도체 기판(10) 및 N 웰(12)에도 전위를 부여함으로써 NMOSFET 의 접합 용량을 저감하여 반도체 장치의 고속화를 도모할 수 있다. 종래의 CMOS 구조의 반도체 집적 회로에서는 P 웰과 N 웰에서만 웰을 바이어스할 수 있다. 이때 P 웰 또는 N 웰에 역바이어스 전압을 인가하여도 백게이트 효과 때문에 MOSFET 의 문턱 전압이 증가하고 회로의 동작 속도가 향상되지 않는다.
그러나 본 발명에 관한 반도체 장치에 있어서, 예컨대 반도체기판의 이면에 전극을 형성하고 그 전극을 통하여 반도체기판에 역바이어스 전압을 인가하면 NMOSFET 의 드레인 전류가 향상하고, 또 NMOSFET 의 소스/드레인의 접합용량이 감소한다. 그 결과 CMOS 회로의 동작 속도가 향상하게 된다.
제 13 도는 예컨대 CMOS 링 발진기의 게이트 지연 시간의 기판바이어스 의존성을 나타내는 특성도이고, 종축에 게이트 지연 시간(PS)을 횡축에 기판 바이어스 전압(V)을 취하고 있다. 도면에 의하면 기판 바이어스를 인가함으로써 게이트 지연 시간이 감소하고 있다. 또 이 특성도에 이용한 MOSFET 의 게이트 길이는 0.35㎛ 이고 전원 전압은 2.5V 이다.
본 발명에 있어서, 게이트 전극 바로 아래의 웰 영역은 완전히 공핍화하고 있는 것을 특징으로 하고 있다. 그리고 그 웰 영역의 반도체기판 표면에서의 깊이가 0.5㎛ 이하인 사실은 전술한 바와같다. 이와같이 상기 웰 영역이 완전히 공핍화하려면 MOSFET 의 동작시에 게이트 바로 아래의 공핍층과 웰-기판간의 공핍층이 접속하지 않으면 안된다.
제 14 도는 게이트 전극 근방의 반도체기판의 구성을 설명하는 부분 단면도이다. 게이트 바로아래 공핍층과 웰-기판간의 공핍층이 접촉되기 위해서는 얕은 P 웰의 기판 표면으로부터의 깊이 Xpw 가 게이트 바로 아래의 공핍층 폭 wd 와 얕은 웰측으로 뻗은 부분의 P 웰-기판간 공핍층폭 Wpw 의 합계보다 작지 않으면 안된다. 즉 Xpw≤Wd + Wpw 이다. 그런데 게이트 바로 아래의 공핍층 폭 Wd 은 이 공핍층폭의 불순물 농도 의존성을 나타내는 특성도인 제 15 도에 도시하는 바와 같이 P 웰의 불순물 농도에 의존하고 있다. 본 발명에 있어서 게이트 바로 아래의 웰 영역의 불순물 농도는 1×1016cm-3이상이므로 이 웰 영역의 기판 표면으로부터의 깊이 Xpw 는 마진도 고려하여 0.5㎛ 이하일 것이 필요하다. 제 15 도의 종축은 게이트 바로 아래의 공핍층 폭 Wd(㎛)이고, 횡축은 게이트 바로 아래의 웰 영역의 불순물 농도(cm-3)이다.
다음에 본 발명의 제 1 실시예의 반도체 집적 회로 장치의 제조 방법에 대하여 제 2 도~제 6 도에 도시하는 제조 공정 단면도를 참조하여 설명한다.
먼저 N 형(100)으로 비저항이 1~2Ωcm 인 실리콘 반도체기판(10)을 약 1000℃ 의 산화성 분위기중에서 산화함으로써 반도체기판의 표면에 보호막으로서의 막 두께 15nm 정도의 실리콘 산화막(22)을 형성한다. 다음에 사진식각법에 의하여 제 1 레지스트 패턴(23)을 형성하고, 이것을 마스크로하여 PMOS 트랜지스터 형성영역에 붕소(24)를 가속전압 160 kev 도즈량 4 ×1013cm-2정도로 이온 주입한다(제 2 도).
다음에 제 1 레지스트 패턴(23)을 제거한 후에 약 1190℃, 질소 분위기중에서 어닐(anneal)하고 두께 약 3㎛ 의 제 4 P 형 불순물 확산 영역(14)을 형성한다. P 형 불순물 확산 영역(14)은 깊은 P 웰(14)로서 사용된다. 이 후 깊은 P 웰(14)에 인접하여 두께 약 3 ㎛ 의 제 2 N 형 불순물 확산 영역(12)을 형성하고 이것을 깊은 N 웰(12)로 한다. 깊은 N 웰(12)은 전술한 P 웰(14)의 형성법과 같이 인등의 불순물을 이온주입하고 이 불순물을 열확산하여 형성한다(제 3 도). 계속하여 실리콘 산화막(22)을 불산계 용액으로 제거한 후에 반도체기판(10)의 표면을 약 900℃ 의 산화성 분위기중에서 약 500 옹스트롬(이하 A 라 약기한다) 산화하여 제 2 실리콘 산화막(26)을 형성한다. 그 위에 예컨대 화학 기상 성장법에 의하여 실리콘 질화막(Si3N4)(27)을 약 150nm 퇴적한다. 계속해서 사진식각법에 의하여 제 2 레지스트 패턴(28)을 형성한다(제 4 도).
그리고 이것을 마스크로 하여 이방성 에칭 예컨대 RIE 법(반응성 이온 에칭법)에 의하여 소자 분리 영역을 형성하는 부분의 실리콘 질화막(26)을 선택적으로 제거한다. 이어서 제 2 레지스트 패턴(28)을 제거한 후 새로이 레지스트 패턴(도시생략)을 형성하고 NMOS 형성 영역의 소자 분리 형성 영역하에 붕소를 도즈량 약 1×1013~1×1014cm-2, 가속 전압 약 160 KeV 로 이온 주입한다. 다음에 레지스트 패턴을 박리한후, 새로이 레지스트 패턴(도시 생략)을 형성하고 인을 PMOS 형성 영역의 소자 분리 형성 영역하에 가속 전압 약 150 keV 도즈량 약 5×1012~2.5×1013cm-2로 이온 주입한다. 계속하여 레지스트 패턴을 제거한 후에 산화성 분위기 중에서 1000℃로 산화함으로써 소자 분리 영역 형성 부분에 필드 산화막이 되는 두께 약 600nm 의 실리콘 산화막(7)을 형성하는 동시에 NMOS 형성 영역의 소자 분리 영역(필드 산화막(7))하에 이온 주입된 붕소 및 PMOS 형성 영역의 소자 분리 영역하에 이온 주입된 인이 활성화되고, 각기 이온을 주입한 영역에 두께 0.2~2㎛ 정도의 P 형 불순물 확산 영역(29) 및 두께 약 0.1㎛ 이상의 N 형 불순물 확산 영역(31)을 형성한다. 이들 P 형 불순물 확산 영역(29) 및 N 형 불순물 확산 영역(31)은 필드 산화막(7) 아래에 형성되고, 트랜지스터의 채널스토퍼로 사용된다. 계속해서 실리콘 질화막(27)과 제 2 실리콘 산화막(26)을 제거한다(제 5 도).
이때 N 형 불순물 확산 영역(31)의 두께는 P 형 불순물 확산 영역(29)의 두께에 비하여 얇아지고 있다. 그러므로 P 형 불순물 확산 영역(29)과 깊은 P 웰(14)은 접속 되어서 일체화된다. 필드 산화막(7)의 두께는 0.2~0.7㎛ 정도이고, 이 실시예에서는 0.3㎛ 로 하고 있다.
계속하여 산화성 분위기중 850℃ 의 온도로 반도체기판(10)의 소자 영역 표면에 10nm 의 제 3 실리콘 산화막(32)을 열산화한 후 화학적 기상 성장법에 의하여 다결정 실리콘 막을 300nm 정도 퇴적하고 그 위에 텅스텐 실리사이드 등의 실리사이드 막을 퇴적하여 폴리사이드 막을 형성한다. 계속해서 사진식각법에 의하여 패터닝된 레지스트를 마스크(도시 생략)로 하여 반응성 에칭법에 의하여 실리콘 산화막(32) 및 폴리사이드 막을 선택적으로 에칭하여 N 웰(12)에 게이트 산화막(40) 및 게이트 산화막위에 폴리사이드 게이트 전극(50)을 형성하고 P 웰(14)에 게이트 산화막(4) 및 게이트 산화막 상에 폴리사이드 게이트 전극(5)을 형성한다. 게이트 전극은 폴리사이드에 한하지 않고 다결정 실리콘, 텅스텐등의 고융점 금속, 다결정 실리콘과 고융점 금속과의 적층체, 실리사이드 등의 소재를 이용할 수 있다. 게이트 전극의 두께는 0.1~0.4㎛ 정도이다.
이어서 사진식각법에 의한 레지스트 패턴을 마스크(도시 생략)로 하여 NMOS 형성영역에 붕소를 가속전압 60 keV~200keV, 도즈량 1×1012~1×1013cm-2정도로 이온 주입한다. 또 레지스트 패턴을 제거한 후, 재차 사진식각법에 의한 레지스트 패턴을 마스크(도시생략)로 하여 PMOS 형성 영역에 인을 가속전압 100keV~400keV 도즈량 1×1012~1×1013cm-2정도로 이온 주입한다. 이후 마스크를 제거하고 이온 주입한 붕소 및 인을 전기적으로 활성화시키고 깊은 N 웰(12)에 게이트 전극(40) 아래의 반도체기판으로부터의 깊이가 약 0.4㎛ 의 얕은 P 웰(34)을 형성하고 깊은 P 웰(14)에 게이트 전극(4)의 반도체기판으로부터의 깊이가 약 0.4㎛ 의 얕은 N 웰(35)을 형성한다. 계속하여 산화성 분위기 중에 있어서 900℃ 에서 열산화를 시행하고 기판 표면에 10nm 의 실리콘 산화막을 성장 후 사진식각법에 의한 레지스터 패턴에 의하여 NMOS 트랜지스터의 소스/드레인 영역과 PMOS 영역의 웰의 전위를 취하기 위한 고농도 불순물 확산 영역이 될 부분에 비소를 가속전압 50keV, 5×1015cm-2정도로 이온 주입한다.
다음에 불활성가스 분위기중에서 850℃ 의 온도로 10 분간 어닐링함으로써 이온 주입한 비소를 전기적으로 활성화시켜서 N 형 불순물 확산 영역을 형성하고 깊은 N 웰(12)안에 NMOS 트랜지스터의 소스/드레인 영역(30) 및 깊은 P 웰(14)안에 N 형 불순물 확산 영역(37)이 형성된다. 이어서 사진식각법에 의한 레지스트 패턴을 형성하고 PMOS 트랜지스터의 소스/드레인 영역과 NMOS 영역의 웰에 전위를 취하기 위한 고농도 불순물 확산 영역이 될 부분에 2불화붕소를 가속전압 40keV, 3×1015cm-2정도로 이온 주입한다. 계속해서 불활성 가스 분위기 중에서 850℃ 의 온도로 10 분간 어닐링함으로써 이온 주입한 붕소를 전기적으로 활성화시켜서 P 형 불순물 확산 영역을 형성하고 깊은 P 웰(14)안에 PMOS 트랜지스터의 소스/드레인 영역(3) 및 깊은 웰 영역(12)에 P 형 불순물 확산 영역(36)이 형성된다.
이상 펀치스루(punch through)를 억제하는 이온 주입을 필요로 하지 않는 제 1 방법이고, 다음에 펀치스루를 억제하는 층을 형성하는 제 2 방법에 대하여 설명한다.
더미게이트(dummuy gate) 산화후, 게이트 산화를 하기 전에 N 웰(12)에 붕소를 10~100keV, 1×1012~2×1013cm-2로 이온 주입하고 P 웰(14)에 인을 20~200keV, 1×1012~2×1013cm-2으로 이온 주입한다. 이어서 산화성 분위기중 850℃ 의 온도로 반도체기판(10)의 소자 영역 표면에 10nm 의 제 3 실리콘 산화막(32)을 열산화한 후 화학적 기상 성장법에 의하여 다결정 실리콘 막을 300nm 정도 퇴적하고 그 위에 텅스텐 실리사이드 등의 실리사이드 막을 퇴적하여 폴리사이드막을 형성한다. 계속해서 사진식각법에 의하여 패터닝된 레지스트를 마스크(도시생략)로 하여 반응성 에칭법에 의하여 실리콘 산화막(32) 및 폴리사이드 막을 선택적으로 에칭하고, N 웰(12)에 게이트 산화막(40) 및 게이트 산화막(40) 위에 폴리사이드 게이트 전극(50)을 형성하고, P 웰(14)에 게이트 산화막(4) 및 게이트 산화막(4)위에 폴리사이드 게이트 전극(5)을 형성한다. 게이트 전극은 폴리사이드에 한정되지 않고 다결정 실리콘 텅스텐등의 고융점 금속, 다결정 실리콘과 고융점 금속과의 적층체, 실리사이드 등의 소재를 이용할 수 있다. 게이트 전극의 두께는 0.1~0.4㎛ 정도이다. 그 후 마스크를 제거한 다음 이온 주입한 붕소 및 인을 전기적으로 활성화시키고 깊은 N 웰(12)에 게이트 전극(40) 아래의 반도체기판으로부터의 깊이가 약 0.4㎛ 의 얕은 P 웰(34)을 형성하고 깊은 P 웰(14)에 게이트 전극(4)하의 반도체기판에서의 깊이가 약 0.4㎛ 의 얕은 N 웰(35)을 형성한다. 계속하여 산화성 분위기중에 있어서 900℃ 로 열산화를 시행하고 기판 표면에 10nm 의 실리콘 산화막을 성장후 사진식각법에 의한 레지스트 패턴을 마스크에 NMOS 트랜지스터의 소스/드레인 영역에 붕소를 100~200 keV 의 가속전압, 2×1012~1.5×1013cm-2정도의 도즈량으로 이온 주입한다. 또 PMOS 트랜지스터의 소스/드레인 영역에 인을 80~180 keV 의 가속전압, 2×1012~1.5×1013cm-2의 도즈량으로 이온 주입하고 P 형 불순물 확산 영역(38) 및 N 형 불순물 확산 영역(39)을 형성한다(제 6 도).
이들 P 형 불순물 확산 영역(38) 및 N 형 불순물 확산 영역(39)은 각각 소스/드레인과 반도체기판, 소스/드레인과 제 1 N 형 불순물 확산 영역과의 펀치스루를 억제할 수 있다. 사진식각법에 의한 레지스트 패턴에 의하여 NMOS 트랜지스터의 소스/드레인 영역과 PMOS 영역의 웰의 전위를 취하기 위한 고농도 불순물 확산 영역이 될 부분에 비소를 가속 전압 50 KeV, 5×1015cm-2정도로 이온 주입한다. 계속하여 불활성 가스 분위기중에서 850℃의 온도로 10 분간 어닐링함으로써 이온 주입한 비소를 전기적으로 활성화 시켜서 N 형 불순물 확산 영역을 형성하고, 깊은 N 웰(12)안에 NMOS 트랜지스터의 소스/드레인 영역(30) 및 깊은 P 웰(14)안에 N 형 불순물 확산 영역(37)이 형성된다. 계속하여 사진식각법에 의한 레지스트 패턴을 형성하고 PMOS 트랜지스터 소스/드레인 영역과 NMOS 영역의 웰에 전위를 취하기 위한 고농도 불순물 확산 영역이 될 부분에 2 불화 붕소를 가속 전압 40KeV, 3×1015cm-2정도로 이온 주입한다. 이어서 불활성 가스 분위기중에 850℃ 의 온도에서 10 분간 어닐링함으로써 이온 주입한 붕소를 전기적으로 활성화시켜서 P 형 불순물 확산 영역을 형성하고 깊은 P 웰(14)안에 PMOS 트랜지스터 소스/드레인 영역(3) 및 깊은 N 웰 영역(12)에 P 형 불순물 확산 영역(36)이 형성된다.
제 6 도에 도시한 얕은 P 웰(34), P 형 불순물 확산 영역(36, 38) 및 P 형 불순물 확산 영역(29)은 제 1 도에 보이는 얕은 P 웰(11)인 제 1 웰 영역으로서 하나의 영역이 된다. 또 이 제 1 웰영역은 제 4 웰영역(깊은 N 웰)(14)과 합체하여 실질적으로 하나의 영역을 형성한다. 얕은 N 웰(35), N 형 불순물 확산 영역(37),(39) 및 N 형 불순물 확산 영역(31)은 도시한 얕은 N 웰(13)인 제 3 웰 영역으로서 하나의 영역으로 된다. P 형 불순물 확산 영역(36) 안에 형성된 얕은 P 웰(34)은 제 1 웰영역(11)의 P 형 고농도 접촉 영역(16)이 되고, N 형 불순물 확산 영역(37)안에 형성된 얕은 N 웰(35)은 제 3 웰영역(13)의 N 형 고농도 접촉 영역(15)으로 된다. 이상의 공정보다 뒤의 공정은 접촉 영역(15)으로 된다. 이상의 공정보다 뒤의 공정은 주지의 기술에 의하여 층간 절연막, 리드 전극, 패시베이션(passivation)막등을 형성하여 필요로 하는 CMOS 구조의 반도체 집적 회로 장치를 완성시킨다.
이 실시예에서 소자 분리 영역에는 LOCOS 에 의한 산화막을 사용하였으나 본 발명은 물론 이에 한정되지 않고 기존의 소자 분리 구조를 사용할 수 있다. 예컨대 트렌치 구조의 소자 분리도 있으나 이 트렌치의 아래에 형성되는 얕은 웰영역이 되는 불순물 확산 영역을 형성한 다음 트렌치를 형성하는 방법이 유리하다. 전술한 제 1 실시예에서는 비저항 1~2Ωcm 의 N 형 실리콘 반도체기판을 사용하였으나 N 형 또는 P 형 에피택셜 성장층을 갖는 N 형 반도체기판이나 N 형 또는 P 형 에피택셜 성장폭을 갖는 P 형 반도체기판을 사용할 수도 있다.
다음에 제 7 도 내지 제 10 도를 참조하여 제 2 실시예를 설명한다. 제 1 실시예에서는 N 형 실리콘 반도체기판을 사용하였으나 이 실시예에서는 P 형 실리콘 반도체기판(10)을 사용한다. 반도체기판(10)의 NMOS 영역 형성 부분에 두께 5㎛ 정도의 N 웰(41)을 형성한다. 이것은 먼저 사진식각법에 의하여 레지스트 패턴을 형성한 후, 이것을 마스크(도시생략)로 하여 NMOS 형성 영역에 인을 가속 전압 150KeV, 도즈량 3×1013cm-2정도로 이온 주입하고, 약 1190℃ 로 질소 분위기중에서 10 시간 확산함으로써 형성한다. 계속해서 제 1 실시예와 같은 방법으로 두께 50nm 의 실리콘산화막(26) 및 두께 150nm 의 실리콘 질화막(27)을 형성한 뒤 사진식각법에 의한 레지스트 패턴을 마스크(도시생략)로 하여 이방에칭법에 의하여 소자분리 영역을 형성하는 부분의 실리콘 질화막(27)을 선택적으로 제거한다(제 7 도).
계속해서 레지스터 패턴을 제거한 후에 새로이 레지스트 패턴을 형성하고 NMOS 형성 영역의 소자 분리 영역에 붕소를 가속 전압 100 KeV, 도즈량 1×1014cm-2정도로 이온 주입하고, 또 PMOS 형성 영역의 소자 분리 영역에 인을 가속 전압 360 KeV, 도즈량 5×1013cm-2정도로 이온 주입하고, 이후 레지스트 패턴을 제거한 다음 산화성 분위기중에서 1000℃ 로 산화함으로써 소자 분리 영역 형성 부분에 필드 산화막(7)을 형성한다. 그때에 NMOS 영역의 소자 분리 영역에 이온 주입된 붕소 및 PMOS 소자 분리 영역에 이온 주입된 인이 활성화되고 P 형 불순물 확산 영역(43)과 N 형 불순물 확산 영역(42)이 형성된다. P 형 불순물 확산 영역(43)보다도 N 형 불순물 확산 영역(42)쪽을 두껍게 하고 있기 때문에 N 웰(41)과 N 형 불순물 확산 영역(42)은 접속할 수 있다(제 8 도).
이 이후의 공정은 전술한 제 1 실시예와 같은 방법을 사용하고, 깊은 N 웰 (41)중에는 필드 산화막(7)하에 형성된 P 형 불순물 확산 영역(43), P 형 소스/드레인 영역(3)과 동시에 형성된 P 형 불순물 확산 영역(49), 얕은 P 웰(47), 펀치스루를 억제하는 P 형 불순물 확산 영역(45), N 형 소스/드레인 영역(30)과 그위의 게이트 산화막(40) 및 게이트 전극(50)을 구비한 NMOS 트랜지스터가 형성되고, 반도체기판(10) 중에는 필드 산화막(7)하의 N 형 불순물 확산 영역(42), 얕은 N 웰(46), 펀치스루를 억제하는 N 형 불순물 확산 영역(44), N 형 소스/드레인 영역(30)과 동시에 형성된 N 형 불순물 확산 영역(48), P 형 소스/드레인 영역(3)과 그위의 게이트 산화막(4) 및 게이트 전극(5)을 구비한 PMOS 트랜지스터가 형성된다(제 9 도).
얕은 P 웰(47) 및 P 형 불순물 확산 영역(43),(45),(49)은 얕은 P 웰인 제 1 웰 영역(11)으로서 하나의 영역이 된다. 또 얕은 N 웰(46) 및 N 형 불순물 확산 영역(42),(44),(48)은 얕은 N 웰인 제 3 웰 영역(13)으로서 하나의 영역으로 된다. 이 제 3 웰 영역은 또 제 2 웰영역(깊은 N 웰)(12)과 합체하여 실질적으로 하나의 영역을 형성한다. N 웰(41)은 깊은 N 웰으로 제 1 도에 도시한 제 2 웰영역(12)과 같다. 제 9 도의 P 형 불순물 확산 영역(49)내에 형성된 얕은 P 웰(47)은 제 1 도와 같은 P 형 고농도 접촉 영역(16)이 된다. 동일하게 N 형 불순물 확산 영역(48)안에 형성된 얕은 N 웰(46)은 N 형 고농도 접촉 영역(15)으로 된다(제 10 도).
상기 접촉 영역(15), (16)에 외부 전압을 부착하여 얕은 P 웰(11)과 깊은 웰(12)과의 접합부에 역 바이어스를 인가하여 NMOS 트랜지스터를 동작시킨다.
이후의 공정은 주지의 기술에 의하여 층간 절연막, 리이드 전극, 패시베이션막을 형성하여 필요로 하는 CMOS 구조의 반도체 집적 회로 장치를 완성시킨다. 전술한 실시예에서 예컨대, 제 1 도에 있어서 제 1 영역(11)과 제 4 영역(14)은, 1 영역을 구성하고 있으나 제 1 영역(얕은 P 웰)(11)이 형성되어 있는 제 2 영역(깊은 N 웰)(12)과 이 제 2 영역(12)과 인접하고 제 3 영역(얕은 N 웰)(13)이 형성되어 있는 제 4 영역(깊은 P 웰)(14)과의 경계 영역에 P 형 및 N 형의 불순물 확산 영역(29), (31)의 두 확산 영역의 반도체기판 표면으로부터의 깊이에 차를 붙임으로써 이 구성은 가능하게 된다. 이 인접하는 2 개의 불순물 확산 영역(29),(31)은 필드 산화막(7)의 아래에 형성되고 채널스토퍼 영역으로서 형성되는 것인바 양자의 깊이의 차는 약 0.1~0.5㎛ 정도가 적당하다.
또 제 1 실시예에서 소자 분리법으로서는 LOCOS 법을 사용하였으나 매립 소자 분리법을 사용한 경우에도 동일한 구조를 얻을 수 있다. 본 발명에 의하면 반도체기판에 게이트 전극 바로 아래의 웰의 깊이가 0.5㎛ 이하의 MOS 트랜지스터를 갖는 CMOS 구조의 반도체 장치를 형성할 수 있고 이것을 동작하기 위한 외부 전극은 반도체기판상에 유효하게 배치할 수 있다. 이와같은 구조에 의하여 게이트 전극 바로아래의 웰은 통상의 게이트 전압의 범위에서 공핍화 하고 있다. 따라서 실효적인 공핍층 용량이 저감되고 서브-문턱 전압 특성이 개선된다. 따라서 저전압 전원에 있어서도 누설 전류를 낮은 레벨에 설치한 채, 문턱 전압을 낮게 설정할 수 있으므로, 저전압, 저소비 전력으로 고속의 CMOS 회로를 얻을 수 있다. 또 반도체 기판의 이면에 설치한 제 3 전극에 의하여 MOSFET 의 소스/드레인 영역의 접합 용량의 저하, 드레인 전류의 증대를 도모할 수 있다.
또, 본원 청구범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.
본 발명에 의하면, 반도체기판에 게이트 전극 바로 아래의 웰의 깊이가 0.5㎛ 이하의 MOS 트랜지스터를 갖는 CMOS 구조의 반도체 집적회로 장치에 있어서, 얕은 웰이 다른 얕은 웰의 아래로 뻗는 구조로 되어 있으므로 이것을 동작하기 위한 외부전극은 반도체기판상에 유효하게 배치할 수 있다.

Claims (7)

  1. 제 1 도전형의 반도체기판(10)과,
    상기 반도체기판에 형성된 제 2 도전형의 제 1 웰 영역(11)과,
    상기 반도체기판에 형성되고 상기 제 1 웰 영역을 에워싸는 제 1 도전형의 제 2 웰 영역(12)과,
    상기 반도체기판에 형성된 제 1 도전형의 제 3 웰 영역(13)과,
    상기 반도체기판에 형성되고 상기 제 3 웰 영역을 에워싸는 제 2 도전형의 제 4 웰 영역(14)과,
    상기 제 1 웰 영역에 형성되고 게이트 전극(50)을 갖는 제 1 도전형 MOS형 전계효과 트랜지스터와,
    상기 제 3웰 영역에 형성되고 게이트 전극(5)을 갖는 제 2 도전형 MOS 형 전계효과 트랜지스터와,
    상기 제 1 웰 영역 및 상기 제 3 웰 영역 상의 각각에 형성되어 이들 각 영역에 역바이어스를 인가하는 수단(16,15)을 구비하고,
    상기 제 1 웰 영역과 상기 제 4 웰 영역은 인접해 있으며, 상기 제 1 웰 영역 및 제 3 웰 영역의 제 1 도전형 및 제 2 도전형 MOS 형 전계효과 트랜지스터의 각 게이트 전극 아래에 있는 상기 반도체기판 표면의 깊이는 0.5㎛ 이하인 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제 1 항에 있어서, 상기 반도체기판상에는 상기 제 1 웰 영역상에 소자 분리용의 필드 산화막(7)이 형성되고, 그 필드 산화막 아래의 상기 제 1 웰 영역에는 제 2 도전형의 채널스토퍼 영역(29)이 형성되며, 이 채널스토퍼 영역이 상기 제 4 웰 영역과 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  3. 제 2 항에 있어서, 상기 제 1 웰 영역에 형성된 채널스토퍼 영역에 인접하여 상기 제 3 웰 영역에 제 1 도전형의 채널스토퍼 영역(31)이 형성되어 있고, 이 제 3 웰 영역에 형성된 채널스토퍼 영역의 상기 반도체기판 표면에서의 깊이는 상기 제 1 웰 영역에 형성된 채널스토퍼 영역의 상기 반도체기판 표면에서의 깊이 보다 얕은 것을 특징으로 하는 반도체 집적회로 장치.
  4. 제 1 도전형의 반도체기판(10)과,
    상기 반도체 기판에 형성된 제 2 도전형의 제 1 웰 영역(13)과,
    상기 반도체기판에 형성된 제 1 도전형의 제 2 웰 영역(11)과,
    상기 반도체기판에 형성되고 상기 제 2 웰 영역을 에워싸는 제 2 도전형의 제 3 웰 영역(12)과,
    상기 제 1 웰 영역에 형성되고 게이트 전극(5)을 갖는 제 1 도전형 MOS 형 전계효과 트랜지스터와,
    상기 제 2 웰 영역에 형성되고 게이트 전극(50)을 갖는 제 2 도전형 MOS 형 전계효과 트랜지스터와,
    상기 제 1웰 영역 및 상기 제 2 웰 영역 상의 각각에 형성되어 이들 각 영역에 역바이어스를 인가하는 수단(15, 16)을 구비하고,
    상기 제 1 웰 영역과 상기 제 3 웰 영역은 인접해 있으며, 상기 제 1 웰 영역과 제 2 웰 영역의 제 1 도전형 및 제 2 도전형 MOS 형 전계효과 트랜지스터의 상기 각 게이트 전극 아래에 있는 상기 반도체기판 표면의 깊이는 0.5㎛ 이하인 것을 특징으로 하는 반도체 집적회로 장치.
  5. 제 4 항에 있어서, 상기 반도체기판상에는 상기 제 1 웰 영역상에 소자 분리용의 필드 산화막(7)이 형성되고 그 필드 산화막 아래의 상기 제 1 웰 영역에는 제 2 도전형의 채널스토퍼 영역(42)이 형성되어 있고, 이 채널스토퍼 영역이 상기 제 3 웰 영역과 접속되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제 5 항에 있어서, 상기 제 1 웰 영역에 형성된 채널스토퍼 영역에 인접하여 상기 제 2 웰 영역에 제 1 도전형의 채널스토퍼 영역(43)이 형성되어 있고, 이 제 2 웰 영역에 형성된 채널스토퍼 영역의 상기 반도체기판 표면에서의 깊이는 상기 제 1 웰 영역에 형성된 채널스토퍼 영역의 상기 반도체기판 표면에서의 깊이보다 얕은 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제 1 도전형의 반도체기판에 제 1 도전형의 제 2 웰 영역을 형성하는 공정과,
    상기 반도체기판에 상기 제 2 웰 영역과 인접하도록 제 2 도전형의 제 4 웰 영역을 형성하는 공정과,
    상기 제 2 웰 영역내에 제 2 도전형의 제 1 웰 영역을 형성하는 공정과,
    상기 제 4 웰 영역에 상기 제 1 웰 영역에 인접하도록 상기 제 1 웰 영역과의 경계 부분에 상기 반도체기판 표면에서의 깊이가 상기 제 1 웰 영역의 상기 반도체기판 표면에서의 깊이보다 얕은 제 1 도전형의 제 3 웰영역을 형성하는 공정과,
    상기 제 1 웰 영역에 제 1 도전형의 MOS 형 전계효과 트랜지스터를 형성하는 공정과,
    상기 제 3 웰 영역에 제 2 도전형의 MOS 형 전계효과 트랜지스터를 형성하는 공정과,
    상기 제 1 웰 영역상 및 상기 제 3 웰 영역 각각에 역바이어스를 인가하는 수단을 형성하는 공정을 포함하고,
    상기 제 1 도전형 및 제 2 도전형의 MOS 형 전계효과 트랜지스터의 각 게이트 전극 아래 부분의 상기 제 1 웰 영역 및 제 3 웰 영역의 상기 반도체기판 표면의 깊이를 0.5㎛ 이하로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
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