CN116153934B - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

Info

Publication number
CN116153934B
CN116153934B CN202310428778.1A CN202310428778A CN116153934B CN 116153934 B CN116153934 B CN 116153934B CN 202310428778 A CN202310428778 A CN 202310428778A CN 116153934 B CN116153934 B CN 116153934B
Authority
CN
China
Prior art keywords
type
well region
substrate
deep well
type deep
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310428778.1A
Other languages
English (en)
Other versions
CN116153934A (zh
Inventor
袁盼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202310428778.1A priority Critical patent/CN116153934B/zh
Publication of CN116153934A publication Critical patent/CN116153934A/zh
Application granted granted Critical
Publication of CN116153934B publication Critical patent/CN116153934B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及一种半导体结构及其制备方法。所述半导体结构包括衬底以及设置于衬底中的浅阱区和深阱区。浅阱区包括：沿平行于所述衬底表面的方向设置的多个第一型浅阱区和位于相邻两个第一型浅阱区之间的第二型浅阱区。深阱区位于浅阱区下方，包括：至少一个第一型深阱区及至少一个第二型深阱区；其中，第一型深阱区在衬底的厚度方向上具有第一深度；第二型深阱区在衬底的厚度方向上具有第二深度；第一深度与第二深度的比值的取值范围包括：三分之一至三分之二。本公开可以提升相邻同类型浅阱区之间的隔离效果，以降低PN结穿通及漏电流增大等问题出现的风险。

Description

半导体结构及其制备方法
技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
互补式金属氧化物半导体（Complementary Metal-Oxide-Semiconductor，简称为CMOS），作为集成电路的设计工艺之一，易于在晶圆上制备出NMOS（n-typeMOSFET）和PMOS（p-type MOSFET）的基本元件，以用于制备随机存取存储器、微控制器、微处理器、可控硅整流器及其他数字逻辑电路系统的集成电路。
双阱工艺作为CMOS制备步骤之一，可以通过控制P阱区和N阱区的形成区域，对应定义NMOS和/或PMOS的有源区，并在N阱区与其两侧相邻P阱区的交界面形成PN结，以及在P阱区与其两侧相邻N阱区的交界面形成PN结等。
然而，随着半导体工艺节点的不断缩小，各阱区的面积也在不断缩小，使得相邻同类型阱区之间的隔离也愈发重要。一旦相邻同类型阱区对应PN结的耗尽区相连通，例如N阱区两侧相邻两个P阱区对应PN结的耗尽区相连通，则容易出现PN结穿通的问题。从而导致对应NMOS和/或PMOS的漏电流增加，而影响该元件的电学性能。
发明内容
本公开实施例提供了一种半导体结构及其制备方法，利于提升相邻同类型浅阱区之间的隔离效果，以降低PN结穿通及漏电流增大等问题出现的风险，从而有效提升半导体结构的电学性能及可靠性。
一方面，本公开一些实施例提供了一种半导体结构，包括衬底以及设置于衬底中的浅阱区和深阱区。浅阱区包括：沿平行于所述衬底表面的方向设置的多个第一型浅阱区和位于相邻两个所述第一型浅阱区之间的第二型浅阱区。深阱区位于浅阱区下方，包括：至少一个第一型深阱区及至少一个第二型深阱区；其中，所述第一型深阱区在所述衬底的厚度方向上具有第一深度；所述第二型深阱区在所述衬底的厚度方向上具有第二深度；所述第一深度与所述第二深度的比值的取值范围包括：三分之一至三分之二。
在一些实施例中，所述第一型深阱区的数量为一个，且所述第一型深阱区位于所述第二型深阱区上方，并与各所述第一型浅阱区和所述第二型浅阱区的底部接触。
在另一些实施例中，所述第一型深阱区的数量为至少一个，且沿平行于所述衬底表面的方向所述第一型深阱区对应位于相邻所述第二型深阱区之间。
示例地，任一所述第二型浅阱区在所述衬底表面的正投影与对应所述第一型深阱区在所述衬底表面的正投影、对应所述第二型深阱区在所述衬底表面的正投影均部分重叠。
示例地，多个所述第一型浅阱区包括：与所述第一型深阱区对应设置的至少一个第一第一型浅阱区，以及与所述第二型深阱区对应设置的至少一个第二第一型浅阱区；其中，所述第一第一型浅阱区在所述衬底表面的正投影位于对应所述第一型深阱区在所述衬底表面的正投影范围内；所述第二第一型浅阱区在所述衬底表面的正投影位于对应所述第二型深阱区在所述衬底表面的正投影范围内。
在又一些实施例中，所述第一型深阱区的数量为多个，且所述第一型深阱区与所述第一型浅阱区一一对应；所述第一型浅阱区在所述衬底表面的正投影与对应所述第一型深阱区在所述衬底表面的正投影重叠。
示例地，多个所述第一型深阱区包括：至少一个第一第一型深阱区和至少一个第二第一型深阱区；其中，所述第一第一型深阱区与所述第二型深阱区对应设置；所述第一第一型深阱区在所述衬底表面的正投影位于对应所述第二型深阱区在所述衬底表面的正投影范围内；所述第二第一型深阱区位于相邻所述第二型深阱区之间，且与相邻的所述第二型深阱区之间具有间隔。
另一方面，本公开一些实施例提供了一种半导体结构的制备方法，用于制备上述一些实施例中的半导体结构。所述制备方法包括的步骤如下所述。
提供衬底。
于所述衬底中分别形成深阱区及浅阱区。所述浅阱区包括：沿平行于所述衬底表面的方向设置的多个第一型浅阱区和位于相邻两个所述第一型浅阱区之间的第二型浅阱区。所述深阱区位于所述浅阱区下方，包括：至少一个第一型深阱区及至少一个第二型深阱区；其中，所述第一型深阱区在所述衬底的厚度方向上具有第一深度；所述第二型深阱区在所述衬底的厚度方向上具有第二深度；所述第一深度与所述第二深度的比值的取值范围包括：三分之一至三分之二。
在一些实施例中，于所述衬底中形成所述第一型深阱区，包括：对所述衬底中的第一目标区域进行第一型离子注入，形成所述第一型深阱区。于所述衬底中形成所述第二型深阱区，包括：对所述衬底中的第二目标区域进行第二型离子注入，形成所述第二型深阱区。相应地，所述第二型离子注入的离子剂量大于所述第一型离子注入的离子剂量的二倍。所述第一型离子注入的离子能量大于所述第二型离子注入的离子能量的三分之一，且小于所述第二型离子注入的离子能量的三分之二。
在一些实施例中，于所述衬底中形成所述第一型浅阱区，包括：对所述衬底中所述第一型深阱区和/或所述第二型深阱区的上方进行所述第一型离子注入，形成所述第一型浅阱区；其中，形成所述第一型深阱区时所述第一型离子注入的离子能量大于或等于形成所述第一型浅阱区时所述第一型离子注入的离子能量的二倍。
在一些实施例中，于所述衬底中形成所述第二型浅阱区，包括：对所述衬底沿平行于所述衬底表面的方向位于相邻所述第一型浅阱区之间的区域进行所述第二型离子注入，形成所述第二型浅阱区；其中，形成所述第二型深阱区时所述第二型离子注入的离子能量大于形成所述第二型浅阱区时所述第二型离子注入的离子能量的三倍。
在一些实施例中，所述衬底中待形成所述阱区的区域为基准区域。于所述衬底中形成所述第一型深阱区，包括：对所述衬底中的第一目标区域进行第一型离子注入，形成所述第一型深阱区；其中，所述第一目标区域位于所述基准区域的下方，且所述第一目标区域和所述基准区域在所述衬底表面的正投影重叠。
在另一些实施例中，于所述衬底中形成所述第一型深阱区，以及于所述衬底中形成所述第二型深阱区，包括步骤如下。
于所述衬底表面形成第一光刻图形；所述第一光刻图形具有第一开口，所述第一开口用于定义所述第二型深阱区形成区域的反向区域。
基于所述第一开口对所述衬底进行所述第一深度的第一型离子注入，形成所述第一型深阱区。
去除所述第一光刻图形。
对所述衬底位于相邻所述第一型深阱区之间的区域进行所述第二深度的第二型离子注入，形成所述第二型深阱区。
示例地，于所述衬底中形成所述第一型深阱区和所述第二型深阱区之后，于所述衬底中形成所述第一型浅阱区，包括：于所述衬底表面形成第二光刻图形，所述第二光刻图形具有第二开口，所述第二开口用于定义所述第一型浅阱区的形成区域；基于所述第二开口对所述衬底进行第一型离子注入，形成所述第一型浅阱区；以及，去除所述第二光刻图形。于所述衬底中形成所述第二型浅阱区，包括：于所述衬底表面形成第三光刻图形，所述第三光刻图形具有第三开口，所述第三开口用于定义所述第二型浅阱区的形成区域；基于所述第三开口对所述衬底进行第二型离子注入，形成所述第二型浅阱区；以及，去除所述第三光刻图形。
示例地，所述第一型浅阱区的形成区域包括第一区域和第二区域；其中，所述第一区域在所述衬底表面的正投影位于对应所述第一型深阱区在所述衬底表面的正投影范围内；所述第二区域在所述衬底表面的正投影位于对应所述第二型深阱区在所述衬底表面的正投影范围内。
在又一些实施例中，于所述衬底中分别形成深阱区及浅阱区之前，所述制备方法还包括：提供掩模板；所述掩模板具有掩模图案，所述掩模图案用于定义所述第一型浅阱区的形成区域；其中，所述第一型深阱区和所述第一型浅阱区均基于所述掩模图案进行第一型离子注入形成。
本公开实施例可以/至少具有以下优点：
本公开实施例中，通过于浅阱区下方设置包括第一型深阱区和第二型深阱区在内的深阱区，并控制第一型深阱区深度和第二深阱区深度之间的比值在三分之一至三分至二范围内，可以利用第一型深阱区和第二型深阱区的互相补偿，有效保障相邻同类型浅阱区（例如第二型浅阱区两侧相邻两个第一型浅阱区）对应PN结的耗尽区之间具有较远距离，从而降低相邻同类型浅阱区对应PN结耗尽区相连通的风险，以避免出现PN结穿通及漏电流增大等问题，进而可以有效提升半导体结构的电学性能及可靠性。
此外，本公开实施例中，通过深阱区提升相邻同类型浅阱区之间的隔离效果，还有利于进一步缩小相邻同类型浅阱区之间其他类型浅阱区的尺寸。从而有利于进一步缩小半导体结构的尺寸，以实现半导体结构的小型化。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中提供的一种相邻PN结耗尽区是否重叠的对比示意图；
图2为一些实施例中提供的一种半导体结构的结构示意图；
图3为一些实施例中提供的另一种半导体结构的结构示意图；
图4为图3所示半导体结构中相邻PN结线的示意图；
图5为一些实施例中提供的又一种半导体结构的结构示意图；
图6为图5所示半导体结构中相邻PN结线的示意图；
图7为一些实施例中提供的又一种半导体结构的结构示意图；
图8为一些实施例中提供的又一种半导体结构的结构示意图；
图9为图8所示半导体结构中相邻PN结线的示意图；
图10为一些实施例中提供的又一种半导体结构的结构示意图；
图11为图10所示半导体结构中相邻PN结线的示意图；
图12为一些实施例中提供的又一种半导体结构的结构示意图；
图13为一些实施例中提供的又一种半导体结构的结构示意图；
图14为图13所示半导体结构中相邻PN结线的示意图；
图15为一些实施例中提供的又一种半导体结构的结构示意图；
图16为图15所示半导体结构中相邻PN结线的示意图；
图17为一些实施例中提供的一种半导体结构的制备方法的流程图。
附图标记说明：
10-衬底，STI-浅槽隔离结构，40-隔离层，50-接触插塞，20-浅阱区，30-深阱区，201-第一型浅阱区，202-第二型浅阱区，301-第一型深阱区，302-第二型深阱区，201A-第一第一型浅阱区，201B-第二第一型浅阱区，301A-第一第一型深阱区，301B-第二第一型深阱区，D1-第一深度，D2-第二深度。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
应当明白，尽管可使用术语第一、 第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
随着半导体工艺节点的不断缩小，各阱区的面积也在不断缩小，使得相邻同类型阱区之间的隔离也愈发重要。一旦相邻同类型阱区对应PN结的耗尽区相连通，例如N阱区两侧相邻两个P阱区对应PN结的耗尽区相连通，则容易出现PN结穿通的问题。从而导致对应NMOS和/或PMOS的漏电流增加，而影响该元件的电学性能。
示例地，请参阅图1中的（a）图和（b）图，两个P阱区01间隔设置，N阱区02位于两个P阱区01之间并在其与两侧P阱区的交界面分别形成PN结；其中，A1区域为左侧PN结的耗尽区，A2区域为右侧PN结的耗尽区。如图1中的（a）图所示，在M区域，左右两侧PN结的耗尽区A1和A2之间不存在重叠（即无交叠连通）的问题。如图1中的（b）图所示，在N区域，左右两侧PN结的耗尽区A1和A2之间出现了重叠（即交叠连通），使得相邻PN结出现了穿通。
基于此，本公开实施例提供了一种半导体结构及其制备方法，可以提升相邻同类型浅阱区之间的隔离效果，以降低PN结穿通及漏电流增大等问题出现的风险，从而有效提升半导体结构的电学性能及可靠性。
请参阅图2，在一些实施例中，半导体结构包括衬底10以及设置于衬底10中的浅阱区20和深阱区30。浅阱区20包括：沿平行于衬底10表面的方向设置的多个第一型浅阱区201和位于相邻两个第一型浅阱区201之间的第二型浅阱区202。深阱区30位于浅阱区20下方，包括：至少一个第一型深阱区301及至少一个第二型深阱区302；其中，第一型深阱区301在衬底10的厚度方向上具有第一深度D1；第二型深阱区302在衬底10的厚度方向上具有第二深度D2；第一深度D1与第二深度D2的比值的取值范围包括：三分之一至三分之二。
此处，可以理解，第一型浅阱区201、第二型浅阱区202、第一型深阱区301和第二型深阱区302分别采用离子注入工艺形成。第一型深阱区301的第一深度D1和第二型深阱区302的第二深度D2是指对应的离子浓度分布深度。图2中所标识的第一深度D1和第二深度D2仅是示意性表达。
示例地，第一深度D1与第二深度D2的比值包括但不限于三分之一、五分之二、二分之一、五分之三或三分之二。
此外，上述第一型浅阱区201和第二型浅阱区202以其掺杂类型进行区分，第一型浅阱区201和第二型浅阱区202的掺杂类型不同，例如第一型浅阱区201为P阱区，第二型浅阱区202为N阱区；或者，还例如，第一型浅阱区201为N阱区，第二型浅阱区202为P阱区。
相应地，第一型深阱区301和第二型深阱区302以其掺杂类型进行区分，第一型深阱区301和第二型深阱区302的掺杂类型不同，且第一型深阱区301的掺杂类型与第一型浅阱区201的掺杂类型相同，第二型深阱区302的掺杂类型与第二型浅阱区202的掺杂类型相同。并且，深阱区30位于浅阱区20下方，是指深阱区30的掺杂深度大于浅阱区20的掺杂深度。
在一些实施例中，衬底10包括但不限于P型硅衬底。例如，衬底10也可以为N型衬底。
本公开实施例中，通过于浅阱区20下方设置包括第一型深阱区301和第二型深阱区302在内的深阱区30，并控制第一型深阱区301深度（即第一深度D1）和第二深阱区302深度（即第二深度D2）之间的比值在三分之一至三分至二范围内，可以利用第一型深阱区301和第二型深阱区302的互相补偿，有效保障相邻同类型浅阱区（例如第二型浅阱区202两侧相邻两个第一型浅阱区201）对应PN结的耗尽区之间具有较远距离，从而降低相邻同类型浅阱区对应PN结耗尽区相连通的风险，以避免出现PN结穿通及漏电流增大等问题，进而可以有效提升半导体结构的电学性能及可靠性。
此外，本公开实施例中，通过深阱区30提升相邻同类型浅阱区之间的隔离效果，还有利于进一步缩小相邻同类型浅阱区之间其他类型浅阱区的尺寸。从而有利于进一步缩小半导体结构的尺寸，以实现半导体结构的小型化。
需要说明的是，在满足前述深度条件的基础上，深阱区30内的第一深阱区301和第二深阱区302可以有多种不同的实施。以下一些实施例中以衬底10为P型衬底，第一型浅阱区201为P阱区（PW），第二型浅阱区202为N阱区（NW），第一型深阱区301为P深阱区（DPW），第二型深阱区302为N深阱区（DNW）为例分别对深阱区30的不同设置进行了描述。对应地，以衬底10为N型衬底，第一型浅阱区201为N阱区，第二型浅阱区202为P阱区，第一型深阱区301为N深阱区，第二型深阱区302为P深阱区的具体实施，可以参考下述实施例适应性进行。
在一些实施例中，请继续参阅图2，第一型深阱区301的数量为一个，且第一型深阱区301位于第二型深阱区302上方，并与各第一型浅阱区201和第二型浅阱区202的底部接触。
此处，第一型深阱区301为整层掺杂。并且，在图2所示的半导体结构中，多个第一型浅阱区201和多个第二型浅阱区202交替分布，可以用于制备形成可控硅整流器等。
示例地，请参阅图3，图3以两个第一型浅阱区201间隔设置且使第二型浅阱区202位于两个第一型浅阱区201之间为例，示出了一种深阱区30的结构。其中，第一型深阱区301位于第二型深阱区302上方，并位于两个第一型浅阱区201底部及二者之间第二型浅阱区202的底部。第二型深阱区302对应位于左侧第一型浅阱区201及部分第二型浅阱区202的下方。在对图3所示的半导体结构进行检测之后，可以获取第二型浅阱区202两侧相邻第一型浅阱区201对应PN结线的分布位置如图4中的（b）图所示。为了方便对比，图4中的（a）图为未设置第一型深阱区30时对应PN结线的示意图。
示例地，请参阅图5，图5以两个第二型浅阱区202间隔设置且使第一型浅阱区201位于两个第二型浅阱区202之间为例，示出了一种深阱区30的结构。其中，第一型深阱区301位于第二型深阱区302上方，并位于两个第二型浅阱区202底部及二者之间第一型浅阱区201的底部。两个第二型深阱区302分别位于对应第二型浅阱区202的下方。在对图5所示的半导体结构进行检测之后，可以获取第一型浅阱区201两侧相邻第二型浅阱区202对应PN结线的分布位置如图6中的（b）图所示。为了方便对比，图6中的（a）图为未设置第一型深阱区30时对应PN结线的示意图。
由上，请结合图4和图6理解，在本公开实施例中，可以在第一型浅阱区201（PW）左右两侧PN结线之间距离最短处进行第一型深阱区301的离子注入，使得相邻第一型浅阱区201（PW）之间对应PN结线的距离减小（例如图4中，N1小于N）而不发生PN结线穿通，同时使得相邻第二型浅阱区202（NW）之间对应PN结线的距离增大（例如图6中，P1大于P，且P1相对于P增加较多）而不发生PN结线穿通。基于此，本公开实施例可以有效降低相邻PN结穿通的风险，并在确保相邻PN结无穿通风险的基础上，进一缩小相邻第二型浅阱区202（NW）之间的距离，以实现半导体结构尺寸的进一步小型化。
请参阅图7，在另一些实施例中，第一型深阱区301的数量为至少一个，且沿平行于衬底10表面的方向第一型深阱区301对应位于相邻第二型深阱区302之间。
示例地，如图7中所示，任一第二型浅阱区202在衬底10表面的正投影与对应第一型深阱区301在衬底10表面的正投影、对应第二型深阱区302在衬底10表面的正投影均部分重叠。
示例地，多个第一型浅阱区201包括：与第一型深阱区301对应设置的至少一个第一第一型浅阱区201A，以及与第二型深阱区302对应设置的至少一个第二第一型浅阱区201B；其中，第一第一型浅阱区201A在衬底表面的正投影位于对应第一型深阱区301在衬底10表面的正投影范围内；第二第一型浅阱区201B在衬底10表面的正投影位于对应第二型深阱区302在衬底10表面的正投影范围内。
示例地，请参阅图8，图8以第一第一型浅阱区201A和第二第一型浅阱区201B间隔设置且使第二型浅阱区202位于第一第一型浅阱区201A和第二第一型浅阱区201B之间为例，示出了一种深阱区30的结构。其中，第一型深阱区301与第二型深阱区302相邻设置，且第一型深阱区301位于第一第一型浅阱区201A底部及部分第二型浅阱区202底部。第二型深阱区302位于部分第二型浅阱区202底部及第二第一型浅阱区201B底部。在对图8所示的半导体结构进行检测之后，可以获取第二型浅阱区202两侧相邻第一型浅阱区201对应PN结线的分布位置如图9中的（b）图所示。为了方便对比，图9中的（a）图为未设置第一型深阱区30时对应PN结线的示意图。
示例地，请参阅图10，图10以两个第二型浅阱区202间隔设置且使第一第一型浅阱区201A位于两个第二型浅阱区202之间为例，示出了一种深阱区30的结构。其中，第一型深阱区301与第二型深阱区302相邻设置，且第一型深阱区301位于第一第一型浅阱区201A底部及两个第二型浅阱区202的部分底部。两个第二型深阱区302分别位于对应第二型浅阱区202的部分底部。在对图10所示的半导体结构进行检测之后，可以获取第一第一型浅阱区201A两侧相邻第二型浅阱区202对应PN结线的分布位置如图11中的（b）图所示。为了方便对比，图11中的（a）图为未设置第一型深阱区30时对应PN结线的示意图。
由上，请结合图9和图11理解，在本公开实施例中，可以在第一第一型浅阱区201A（PW）左右两侧PN结线之间距离最短处进行第一型深阱区301的离子注入，使得相邻第一型浅阱区201（PW）之间对应PN结线的距离减小（例如图9中，N2小于N）而不发生PN结线穿通，同时使得相邻第二型浅阱区202（NW）之间对应PN结线的距离增大（例如图11中，P2大于P，且P2相对于P增加较多）而不发生PN结线穿通。并且，与前述图4和图6的检测结果相比，N1＜N2＜N，P1＞P2＞P。基于此，本公开实施例可以有效降低相邻PN结穿通的风险，并在确保相邻PN结无穿通风险的基础上，进一缩小相邻第二型浅阱区202（NW）之间的距离，以实现半导体结构尺寸的进一步小型化。
请参阅图12，在又一些实施例中，第一型深阱区301的数量为多个，且第一型深阱区301与第一型浅阱区201一一对应；第一型浅阱区201在衬底10表面的正投影与对应第一型深阱区301在衬底10表面的正投影重叠。
示例地，如图12中所示，多个第一型深阱区301包括：至少一个第一第一型深阱区301A和至少一个第二第一型深阱区301B；其中，第一第一型深阱区301A与第二型深阱区302对应设置；第一第一型深阱区301A在衬底10表面的正投影位于对应第二型深阱区302在衬底10表面的正投影范围内；第二第一型深阱区301B位于相邻第二型深阱区302之间，且与相邻的第二型深阱区302之间具有间隔。
示例地，请参阅图13，图13以两个第一型浅阱区201间隔设置且使第二型浅阱区202位于两个第一型浅阱区201之间为例，示出了一种深阱区30的结构。其中，第一型深阱区301一一对应地位于第一型浅阱区201底部，且与第二型深阱区302对应设置的第一第一型深阱区301A的底部和侧壁均被第二型深阱区302包围，位于相邻第二型深阱区302之间的第二第一型深阱区301B与相邻的第二型深阱区302之间具有间隔。在对图13所示的半导体结构进行检测之后，可以获取第二型浅阱区202两侧相邻第一型浅阱区201对应PN结线的分布位置如图14中的（b）图所示。为了方便对比，图14中的（a）图为未设置第一型深阱区30时对应PN结线的示意图。
示例地，请参阅图15，图15以两个第二型浅阱区202间隔设置且使第一型浅阱区201位于两个第二型浅阱区202之间为例，示出了一种深阱区30的结构。其中，第二第一型深阱区301B位于对应第一型浅阱区201的底部，且位于相邻第二型深阱区302之间，并与相邻的第二型深阱区302之间具有间隔。两个第二型深阱区302分别位于对应第二型浅阱区202的部分底部。在对图15所示的半导体结构进行检测之后，可以获取第一型浅阱区201两侧相邻第二型浅阱区202对应PN结线的分布位置如图16中的（b）图所示。为了方便对比，图16中的（a）图为未设置第一型深阱区30时对应PN结线的示意图。
由上，请结合图14和图16理解，在本公开实施例中，可以在第一型浅阱区201（PW）左右两侧PN结线之间距离最短处进行第一型深阱区301的离子注入，使得相邻第一型浅阱区201（PW）之间对应PN结线的距离减小（例如图14中，N3小于N）而不发生PN结线穿通，同时使得相邻第二型浅阱区202（NW）之间对应PN结线的距离增大（例如图16中，P3大于P，且P3相对于P增加较多）而不发生PN结线穿通。并且，与前述图4和图6的检测结果以及前述图9和图11的检测结果相比，N1＜N2＜N3＜N，P1＞P2＞P3＞P。基于此，本公开实施例可以有效降低相邻PN结穿通的风险，并在确保相邻PN结无穿通风险的基础上，进一缩小相邻第二型浅阱区202（NW）之间的距离，以实现半导体结构尺寸的进一步小型化。
值得一提的是，请参阅图2、图7及图12，在上述一些实施例提供的半导体结构中，该半导体结构还包括设置于衬底10内的浅槽隔离结构STI以及覆盖浅槽隔离结构STI及衬底10表面的隔离层40。
示例地，浅槽隔离结构STI用于定义有源区的位置，浅槽隔离结构STI可以通过在衬底10内形成沟槽并填充绝缘材料获得。浅槽隔离结构STI的材料包括但不限于氧化硅。
示例地，隔离层40采用绝缘材料形成，隔离层40的材料可以与浅槽隔离结构STI的材料相同。例如，隔离层40为氧化硅层。
在一些实施例中，请继续参阅图2、图7及图12，隔离层40覆盖第一型浅阱区201和/或第二型浅阱区202的区域可以设置接触孔，以容置接触插塞50。如此，可以利用接触插塞50实现对应第一型浅阱区201或第二型浅阱区202与外部元件的电性连接。
示例地，接触插塞50可以采用金属钨或金属铜填充接触孔形成。
示例地，第一型浅阱区201可以通过对应的接触插塞50与第一电压端V1连接。第一电压端V1的电压例如小于等于0，例如可以为0V~-3V。
示例地，第二型浅阱区202可以通过对应的接触插塞50与第二电压端V2连接。第二电压端V2的电压例如大于等于0，例如可以为0V~3V。
本公开一些实施例还提供了一种半导体结构的制备方法，用于制备上述一些实施例中的半导体结构。前述半导体结构所具有的技术优势，该制备方法也均具备，此处不再详述。
请参阅图17，所述制备方法包括的步骤如下所述。
S100，提供衬底。衬底包括但不限于P型硅衬底。
S200，于衬底中分别形成深阱区及浅阱区。浅阱区包括：沿平行于衬底表面的方向设置的多个第一型浅阱区和位于相邻两个第一型浅阱区之间的第二型浅阱区。深阱区位于浅阱区下方，包括：至少一个第一型深阱区及至少一个第二型深阱区；其中，第一型深阱区在衬底的厚度方向上具有第一深度；第二型深阱区在衬底的厚度方向上具有第二深度；第一深度与第二深度的比值的取值范围包括：三分之一至三分之二。
此处，可以理解，第一型浅阱区、第二型浅阱区、第一型深阱区和第二型深阱区分别采用离子注入工艺形成。第一型深阱区的第一深度和第二型深阱区的第二深度是指对应的离子浓度分布深度。
示例地，第一深度与第二深度的比值包括但不限于三分之一、五分之二、二分之一、五分之三或三分之二。
此外，上述第一型浅阱区和第二型浅阱区以其掺杂类型进行区分，第一型浅阱区和第二型浅阱区的掺杂类型不同，例如第一型浅阱区为P阱区，第二型浅阱区为N阱区；或者，还例如，第一型浅阱区为N阱区，第二型浅阱区为P阱区。相应地，第一型深阱区和第二型深阱区以其掺杂类型进行区分，第一型深阱区和第二型深阱区的掺杂类型不同，且第一型深阱区的掺杂类型与第一型浅阱区的掺杂类型相同，第二型深阱区的掺杂类型与第二型浅阱区的掺杂类型相同。并且，深阱区位于浅阱区下方，是指深阱区的离子注入深度大于浅阱区的离子注入深度。
结合前述一些实施例中半导体结构的相关描述，以下一些实施例请结合图2、图7及图12予以理解。
在一些实施例中，于衬底10中形成第一型深阱区301，包括：对衬底10中的第一目标区域进行第一型离子注入，形成第一型深阱区301。于衬底10中形成第二型深阱区302，包括：对衬底10中的第二目标区域进行第二型离子注入，形成第二型深阱区302。
示例地，用于形成第二型深阱区302的第二型离子注入的离子剂量大于用于形成第一型深阱区301第一型离子注入的离子剂量的二倍，例如可以为2.2倍、2.5倍、2.8倍、3倍或5倍等。
示例地，用于形成第一型深阱区301第一型离子注入的离子能量大于用于形成第二型深阱区302的第二型离子注入的离子能量的三分之一，且小于用于形成第二型深阱区302的第二型离子注入的离子能量的三分之二。
示例地，第一型深阱区301为P深阱区，第一型离子包括但不限于硼（B）离子。第二型深阱区302为N深阱区，第二型离子包括但不限于磷（P）离子。
基于此，可选地，用于形成第二型深阱区302的第二型离子注入的离子剂量可以为1e13/cm2~3e13/cm2，用于形成第一型深阱区301的第一型离子注入的离子剂量可以为400e12/cm2~600e12/cm2。用于形成第二型深阱区302的第二型离子注入的离子能量可以为800keV~1000keV，用于形成第一型深阱区301的第一型离子注入的离子能量可以为300keV~500keV。
在一些实施例中，于衬底10中形成第一型浅阱区201，包括：对衬底10中第一型深阱区301和/或第二型深阱区302的上方进行第一型离子注入，形成第一型浅阱区201；其中，形成第一型深阱区301时第一型离子注入的离子能量大于或等于形成第一型浅阱区201时第一型离子注入的离子能量的二倍。
示例地，形成第一型深阱区301时第一型离子注入的离子能量为形成第一型浅阱区201时第一型离子注入的离子能量的2倍、2.2倍、2.5倍、2.8倍、3倍或5倍等。
示例地，第一型浅阱区201为P阱区，第一型深阱区301为P深阱区，第一型离子包括但不限于硼（B）离子。基于此，可选地，用于形成第一型浅阱区201的第一型离子注入的离子剂量可以为1e12/cm2~4e13/cm2，用于形成第一型深阱区301的第一型离子注入的离子剂量可以为400e12/cm2~600e12/cm2。用于形成第一型浅阱区201的第一型离子注入的离子能量可以为35keV~250keV，用于形成第一型深阱区301的第一型离子注入的离子能量可以为300keV~500keV。
在一些实施例中，于衬底10中形成第二型浅阱区202，包括：对衬底10沿平行于衬底10表面的方向位于相邻第一型浅阱区201之间的区域进行第二型离子注入，形成第二型浅阱区202；其中，形成第二型深阱区302时第二型离子注入的离子能量大于形成第二型浅阱区202时第二型离子注入的离子能量的三倍。
示例地，形成第二型深阱区302时第二型离子注入的离子能量为形成第二型浅阱区202时第二型离子注入的离子能量的3.2倍、3.5倍、3.8倍、4倍或5倍等。
示例地，第二型浅阱区202为N阱区，第二型深阱区302为N深阱区，第二型离子包括但不限于磷（P）离子。基于此，可选地，用于形成第二型浅阱区202的第二型离子注入的离子剂量可以为1e12/cm2~4e13/cm2，用于形成第二型深阱区302的第二型离子注入的离子剂量可以为1e13/cm2~3e13/cm2。用于形成第二型浅阱区202的第二型离子注入的离子能量可以为150keV~300keV，用于形成第二型深阱区302的第二型离子注入的离子能量可以为800keV~1000keV。
此外，上述第一型离子和第二型离子的注入角度也均可以匹配需求选择设置。
需要说明的是，在满足前述深度条件的基础上，深阱区30内的第一深阱区301和第二深阱区302可以有多种不同的实施。如此，匹配第一深阱区301和第二深阱区302的不同设置，其制备方法也不全然相同。
在一些实施例中，请结合图2理解，衬底10中待形成浅阱区20的区域为基准区域。于衬底10中形成第一型深阱区301，包括：对衬底10中的第一目标区域进行第一型离子注入，形成第一型深阱区301；其中，第一目标区域位于基准区域的下方，且第一目标区域和基准区域在衬底10表面的正投影重叠。 如此，可以制备获得半导体结构如图2中所示。
示例地，衬底10的整个区域均可用于形成浅阱区20。相应地，第一型深阱区301可以对衬底10的整个区域进行离子注入，而无需增加新的掩模板，从而不会额外增加生产成本。
在另一些实施例中，请结合图7理解，于衬底10中形成第一型深阱区301，以及于衬底10中形成第二型深阱区302，包括步骤如下。
S11，于衬底10表面形成第一光刻图形；第一光刻图形具有第一开口，第一开口用于定义第二型深阱区302形成区域的反向区域。
S12，基于第一开口对衬底10进行第一深度的第一型离子注入，形成第一型深阱区301。
S13，去除第一光刻图形。
S14，对衬底10位于相邻第一型深阱区301之间的区域进行第二深度的第二型离子注入，形成第二型深阱区302。
示例地，请结合图7理解，于衬底10中形成第一型深阱区301和第二型深阱区302之后，于衬底10中形成第一型浅阱区201（包括第一第一型浅阱区201A和第二第一型浅阱区201B），包括如下步骤。
S21，于衬底10表面形成第二光刻图形，第二光刻图形具有第二开口，第二开口用于定义第一型浅阱区201的形成区域。
S22，基于第二开口对衬底进行第一型离子注入，形成第一型浅阱区（包括第一第一型浅阱区201A和第二第一型浅阱区201B）。
S23，去除第二光刻图形。
相应地，于衬底10中形成第二型浅阱区202，包括如下步骤。
S24，于衬底10表面形成第三光刻图形，第三光刻图形具有第三开口，第三开口用于定义第二型浅阱区202的形成区域。
S25，基于第三开口对衬底进行第二型离子注入，形成第二型浅阱区202。
S26，去除第三光刻图形。
示例地，第一型浅阱区201的形成区域包括第一区域和第二区域；其中，第一区域在衬底10表面的正投影位于对应第一型深阱区301在衬底10表面的正投影范围内；第二区域在衬底10表面的正投影位于对应第二型深阱区302在衬底10表面的正投影范围内。
此处，第一区域用于形成第一第一型浅阱区201A，第二区域用于形成第二第一型浅阱区201B。
由此，可以制备获得半导体结构如图7中所示。
在又一些实施例中，请结合图12理解，于衬底10中分别形成深阱区30及浅阱区20之前，所述制备方法还包括：提供掩模板；掩模板具有掩模图案，掩模图案用于定义第一型浅阱区201的形成区域；其中，第一型深阱区301和第一型浅阱区201均基于所述掩模图案进行第一型离子注入形成。
结合前述一些实施例中的相关描述可以理解，光刻图形通常均是依赖于掩模板的掩模图案显影刻蚀形成。本公开实施例中，第一型深阱区301和第一型浅阱区201可以重复使用同一掩模板的掩模图案制备形成，而无需增加新的掩模板，从而不会额外增加生产成本。
由此，可以制备获得半导体结构如图12中所示。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
衬底；
浅阱区，设置于所述衬底中，包括：沿平行于所述衬底表面的方向设置的多个第一型浅阱区和位于相邻两个所述第一型浅阱区之间的第二型浅阱区；
以及，深阱区，位于所述浅阱区下方，包括：至少一个第一型深阱区及至少一个第二型深阱区；
其中，所述第一型深阱区在所述衬底的厚度方向上具有第一深度；所述第二型深阱区在所述衬底的厚度方向上具有第二深度；所述第一深度与所述第二深度的比值的取值范围包括：三分之一至三分之二。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一型深阱区的数量为一个，且所述第一型深阱区位于所述第二型深阱区上方，并与各所述第一型浅阱区和所述第二型浅阱区的底部接触。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一型深阱区的数量为至少一个，且沿平行于所述衬底表面的方向所述第一型深阱区对应位于相邻所述第二型深阱区之间。
4.根据权利要求3所述的半导体结构，其特征在于，任一所述第二型浅阱区在所述衬底表面的正投影与对应所述第一型深阱区在所述衬底表面的正投影、对应所述第二型深阱区在所述衬底表面的正投影均部分重叠。
5.根据权利要求3所述的半导体结构，其特征在于，多个所述第一型浅阱区包括：与所述第一型深阱区对应设置的至少一个第一第一型浅阱区，以及与所述第二型深阱区对应设置的至少一个第二第一型浅阱区；
其中，所述第一第一型浅阱区在所述衬底表面的正投影位于对应所述第一型深阱区在所述衬底表面的正投影范围内；所述第二第一型浅阱区在所述衬底表面的正投影位于对应所述第二型深阱区在所述衬底表面的正投影范围内。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一型深阱区的数量为多个，且所述第一型深阱区与所述第一型浅阱区一一对应；所述第一型浅阱区在所述衬底表面的正投影与对应所述第一型深阱区在所述衬底表面的正投影重叠。
7.根据权利要求6所述的半导体结构，其特征在于，多个所述第一型深阱区包括：至少一个第一第一型深阱区和至少一个第二第一型深阱区；其中，
所述第一第一型深阱区与所述第二型深阱区对应设置；所述第一第一型深阱区在所述衬底表面的正投影位于对应所述第二型深阱区在所述衬底表面的正投影范围内；
所述第二第一型深阱区位于相邻所述第二型深阱区之间，且与相邻的所述第二型深阱区之间具有间隔。
8.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底中分别形成深阱区及浅阱区；
其中，所述浅阱区包括：沿平行于所述衬底表面的方向设置的多个第一型浅阱区和位于相邻两个所述第一型浅阱区之间的第二型浅阱区；
所述深阱区位于所述浅阱区下方，包括：至少一个第一型深阱区及至少一个第二型深阱区；其中，所述第一型深阱区在所述衬底的厚度方向上具有第一深度；所述第二型深阱区在所述衬底的厚度方向上具有第二深度；所述第一深度与所述第二深度的比值的取值范围包括：三分之一至三分之二。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，
于所述衬底中形成所述第一型深阱区，包括：对所述衬底中的第一目标区域进行第一型离子注入，形成所述第一型深阱区；
于所述衬底中形成所述第二型深阱区，包括：对所述衬底中的第二目标区域进行第二型离子注入，形成所述第二型深阱区；
其中，所述第二型离子注入的离子剂量大于所述第一型离子注入的离子剂量的二倍；
其中，所述第一型离子注入的离子能量大于所述第二型离子注入的离子能量的三分之一，且小于所述第二型离子注入的离子能量的三分之二。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，于所述衬底中形成所述第一型浅阱区，包括：对所述衬底中所述第一型深阱区和/或所述第二型深阱区的上方进行所述第一型离子注入，形成所述第一型浅阱区；
其中，形成所述第一型深阱区时所述第一型离子注入的离子能量大于或等于形成所述第一型浅阱区时所述第一型离子注入的离子能量的二倍。
11.根据权利要求9所述的半导体结构的制备方法，其特征在于，于所述衬底中形成所述第二型浅阱区，包括：对所述衬底沿平行于所述衬底表面的方向位于相邻所述第一型浅阱区之间的区域进行所述第二型离子注入，形成所述第二型浅阱区；
其中，形成所述第二型深阱区时所述第二型离子注入的离子能量大于形成所述第二型浅阱区时所述第二型离子注入的离子能量的三倍。
12.根据权利要求8~11中任一项所述的半导体结构的制备方法，其特征在于，所述衬底中待形成所述阱区的区域为基准区域；
于所述衬底中形成所述第一型深阱区，包括：对所述衬底中的第一目标区域进行第一型离子注入，形成所述第一型深阱区；其中，所述第一目标区域位于所述基准区域的下方，且所述第一目标区域和所述基准区域在所述衬底表面的正投影重叠。
13.根据权利要求8~11中任一项所述的半导体结构的制备方法，其特征在于，于所述衬底中形成所述第一型深阱区，以及于所述衬底中形成所述第二型深阱区，包括：
于所述衬底表面形成第一光刻图形；所述第一光刻图形具有第一开口，所述第一开口用于定义所述第二型深阱区形成区域的反向区域；
基于所述第一开口对所述衬底进行所述第一深度的第一型离子注入，形成所述第一型深阱区；
去除所述第一光刻图形；
对所述衬底位于相邻所述第一型深阱区之间的区域进行所述第二深度的第二型离子注入，形成所述第二型深阱区。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，于所述衬底中形成所述第一型深阱区和所述第二型深阱区之后，
于所述衬底中形成所述第一型浅阱区，包括：于所述衬底表面形成第二光刻图形，所述第二光刻图形具有第二开口，所述第二开口用于定义所述第一型浅阱区的形成区域；基于所述第二开口对所述衬底进行第一型离子注入，形成所述第一型浅阱区；以及，去除所述第二光刻图形；
于所述衬底中形成所述第二型浅阱区，包括：于所述衬底表面形成第三光刻图形，所述第三光刻图形具有第三开口，所述第三开口用于定义所述第二型浅阱区的形成区域；基于所述第三开口对所述衬底进行第二型离子注入，形成所述第二型浅阱区；以及，去除所述第三光刻图形；
其中，所述第一型浅阱区的形成区域包括第一区域和第二区域；所述第一区域在所述衬底表面的正投影位于对应所述第一型深阱区在所述衬底表面的正投影范围内；所述第二区域在所述衬底表面的正投影位于对应所述第二型深阱区在所述衬底表面的正投影范围内。
15.根据权利要求8~11中任一项所述的半导体结构的制备方法，其特征在于，所述于所述衬底中分别形成深阱区及浅阱区之前，所述制备方法还包括：
提供掩模板；所述掩模板具有掩模图案，所述掩模图案用于定义所述第一型浅阱区的形成区域；
其中，所述第一型深阱区和所述第一型浅阱区均基于所述掩模图案进行第一型离子注入形成。
CN202310428778.1A 2023-04-20 2023-04-20 半导体结构及其制备方法 Active CN116153934B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310428778.1A CN116153934B (zh) 2023-04-20 2023-04-20 半导体结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310428778.1A CN116153934B (zh) 2023-04-20 2023-04-20 半导体结构及其制备方法

Publications (2)

Publication Number Publication Date
CN116153934A CN116153934A (zh) 2023-05-23
CN116153934B true CN116153934B (zh) 2023-06-27

Family

ID=86362237

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310428778.1A Active CN116153934B (zh) 2023-04-20 2023-04-20 半导体结构及其制备方法

Country Status (1)

Country Link
CN (1) CN116153934B (zh)

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57155768A (en) * 1981-03-23 1982-09-25 Hitachi Ltd Semiconductor integrated circuit device
JPH0443673A (ja) * 1990-06-11 1992-02-13 Matsushita Electron Corp 半導体装置の製造方法
KR940004807A (ko) * 1992-08-11 1994-03-16 사또오 후미오 반도체 집적 회로 장치 및 그 제조 방법
US6388295B1 (en) * 2000-04-05 2002-05-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP2002237575A (ja) * 2001-02-08 2002-08-23 Sharp Corp 半導体装置及びその製造方法
JP2002289698A (ja) * 2001-03-28 2002-10-04 Sharp Corp 半導体装置及びその製造方法と携帯電子機器
KR20060116915A (ko) * 2005-05-11 2006-11-16 주식회사 하이닉스반도체 반도체 소자의 소자분리막 및 이의 형성방법
JP2008205055A (ja) * 2007-02-17 2008-09-04 Seiko Instruments Inc 半導体装置
CN101499436A (zh) * 2008-01-31 2009-08-05 中芯国际集成电路制造(上海)有限公司 一种可提高两相邻n阱间击穿电压的方法
CN109148450A (zh) * 2017-06-28 2019-01-04 瑞萨电子株式会社 半导体器件和制造该半导体器件的方法
CN111524884A (zh) * 2020-04-15 2020-08-11 电子科技大学 一种用于高压esd保护的改进型ldmos-scr器件
CN114373746A (zh) * 2021-12-29 2022-04-19 无锡沐创集成电路设计有限公司 一种多熵源硬件真随机数发生器的熵源电路版图结构
CN115708209A (zh) * 2021-08-19 2023-02-21 长鑫存储技术有限公司 半导体静电保护器件
CN115910997A (zh) * 2021-08-06 2023-04-04 长鑫存储技术有限公司 闩锁测试结构

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57155768A (en) * 1981-03-23 1982-09-25 Hitachi Ltd Semiconductor integrated circuit device
JPH0443673A (ja) * 1990-06-11 1992-02-13 Matsushita Electron Corp 半導体装置の製造方法
KR940004807A (ko) * 1992-08-11 1994-03-16 사또오 후미오 반도체 집적 회로 장치 및 그 제조 방법
US6388295B1 (en) * 2000-04-05 2002-05-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP2002237575A (ja) * 2001-02-08 2002-08-23 Sharp Corp 半導体装置及びその製造方法
JP2002289698A (ja) * 2001-03-28 2002-10-04 Sharp Corp 半導体装置及びその製造方法と携帯電子機器
KR20060116915A (ko) * 2005-05-11 2006-11-16 주식회사 하이닉스반도체 반도체 소자의 소자분리막 및 이의 형성방법
JP2008205055A (ja) * 2007-02-17 2008-09-04 Seiko Instruments Inc 半導体装置
CN101499436A (zh) * 2008-01-31 2009-08-05 中芯国际集成电路制造(上海)有限公司 一种可提高两相邻n阱间击穿电压的方法
CN109148450A (zh) * 2017-06-28 2019-01-04 瑞萨电子株式会社 半导体器件和制造该半导体器件的方法
CN111524884A (zh) * 2020-04-15 2020-08-11 电子科技大学 一种用于高压esd保护的改进型ldmos-scr器件
CN115910997A (zh) * 2021-08-06 2023-04-04 长鑫存储技术有限公司 闩锁测试结构
CN115708209A (zh) * 2021-08-19 2023-02-21 长鑫存储技术有限公司 半导体静电保护器件
CN114373746A (zh) * 2021-12-29 2022-04-19 无锡沐创集成电路设计有限公司 一种多熵源硬件真随机数发生器的熵源电路版图结构

Also Published As

Publication number Publication date
CN116153934A (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
US8148774B2 (en) Method of fabricating semiconductor device with a high breakdown voltage between neighboring wells
US8530931B2 (en) Semiconductor device and method of manufacturing the same
TWI441335B (zh) 溝渠式半導體元件及其製作方法
US20110062547A1 (en) Semiconductor device and method for manufacturing the same
CN103378153A (zh) 用于集成有电容器的FinFET的结构和方法
KR100420870B1 (ko) Eeprom-반도체구조물의제조방법
TWI430432B (zh) 具有防靜電結構之功率半導體元件及其製作方法
US20110148466A1 (en) Logic-cell-compatible decoupling capacitor
CN111863805A (zh) 集成电路及形成半导体结构的方法
TW201724454A (zh) 包括分接頭單元的電路
US7521742B2 (en) Complementary metal oxide semiconductor (CMOS) image sensor
US8120123B2 (en) Semiconductor device and method of forming the same
TWI387094B (zh) 具備汲極電壓保護之功率半導體元件及其製作方法
US7843020B2 (en) High withstand voltage transistor and manufacturing method thereof, and semiconductor device adopting high withstand voltage transistor
KR102642021B1 (ko) 반도체 소자 및 그 제조방법
KR100630649B1 (ko) Ｅｓｄ 보호 회로
CN110323138B (zh) 一种ldmos器件的制造方法
CN116153934B (zh) 半导体结构及其制备方法
KR102037867B1 (ko) 반도체 소자의 제조 방법
KR100345681B1 (ko) 반도체소자의 삼중웰 형성방법
KR100479398B1 (ko) 반도체 기억 장치
KR101076565B1 (ko) 고집적 ｍｏｓ 디바이스 및 그 제조방법
CN103390648A (zh) 半导体结构及其形成方法
CN112992663B (zh) 一种高压cmos的制造方法、高压cmos和电子装置
KR100462365B1 (ko) 매몰 트랜지스터를 갖는 고전압 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant