JPH0443673A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置およびその製造方法に関するもの
で、特に微細寸法を有し高集積化か可能な、Ｍｉｓ　（
金属絶縁膜半導体）、ＭＯＳ（金属酸化膜半導体）の半
導体装置およびその製造方法に関する。

従来の技術 ＤＲＡＭ　（ダイナミック　ランダムアクセスメモリー
）に代表されるＭＯＳ　（金属酸化膜半導体）型半導体
素子は、次々と微細化、高集積化されて素子寸法が１μ
ｍ以下で１００万個以上が集積化されたチップが開発さ
れている。しかしこのような微細化、高集積化は簡単に
実現されたわけではなく、製造方法の工夫や半導体素子
構造の最適化、新たな製造装置の開発が必要であった。

例えばトランジスタ間を分離するフィールド酸化膜の形
成方法としては、従来ＬＯＣＯ８法（選択酸化法）が−
船釣で、２〜３μｍ程度の分離幅では、フィールド酸化
膜段差部に傾きができ、自己整合的にフィールド酸化膜
下にチャネルストッパー層が形成できる優れた方法であ
る。しかし本来活性領域（トランジスタ形成領域）にな
るところにまでフィールド酸化膜（バーズビーク）やチ
ャネルストッパー層が形成され、トランジスタが形成で
きなくなるという問題がある。

この問題を解決すべくいくつかの改良 ｔｏｃｏｓ法が検討され提案されている（月刊Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ　１９８５年５月号０
．５μｍ時代の素子分離技術　Ｐ、９９〜１０４）。

まずフィールド酸化膜の横方向の広がりに対しては、 （１）　　浅（基板を蝕刻し、シリコン窒化膜のザイド
ウォール（側壁）を形成して酸化膜の構成がりを防止す
る。

（２）　　酸化の際にシリコン窒化膜が酸化膜の成長に
よって持ち上がらないように、シリコン窒化膜の上に別
の膜をあらかじめ堆積しておく。

（３）　　シリコン窒化膜下に多結晶シリコンを形成し
ておき酸化時のシリコン窒化膜の持ち上がりを防止する
。

（４）　　シリコン窒化膜の組成をシリコンに近い組成
から窒化膜まで段階的に変化させて基板に直接シリコン
窒化膜を成長させる。

（５）　　シリコン窒化膜ではなく、シリコン酸化窒化
膜を用いる。

等がある。

一方フイールド酸化膜の構成がりではなく、チャネルス
トッパー層の浸み出しに対しては、フィールド酸化膜形
成後にチャネルストッパーを注入して熱拡散を少なくし
、浸み出しを防止する方法が知られている。

これらの改良法により、ウェルを形成した後にフィール
ド酸化膜を形成するのではなく、順番を逆にして、フィ
ールド酸化膜をさきに形成し、その後でウェルを形成す
る方法が有望視されている。

以下に従来の半導体装置に関し、その製造方法を第３図
に沿って説明する。第３図は、フィールド酸化膜を形成
した後ウェル形成、チャネルストッパー形成、チャネル
ドープく拡散）を同時に行う方法を説明するための工程
図である。第３図（ａ）は、半導体基板ｌ」―にシリコ
ン酸化膜２．シリコン窒化膜３を順次成長させた後所定
のパターンに従ってシリコン窒化膜３をエツチングした
状態を示している。次に第３図（ｂ）に示すように、シ
リコン窒化膜３のない領域にフィールド酸化膜４をＬＯ
ＣＯ８により成長させる。

その後マスクに用いたシリコン窒化膜３を除去する。次
に第３図（Ｃ）に示すように、第１のウェルレジストマ
スク５を形成後、イオン注入によって第１のウェル注入
層６（およそ０．５〜１．５μｍ深さ）とチャネルスト
ッパー注入層７（およそ０．３〜０．８μｍ深さ）、チ
ャネルドープ注入層８（およそ０．１〜０．３μｍ深さ
）を同時に形成する。次に第３図（ｄ）に示すように、
第１のウェルレジストマスク５を除去し、第３図（Ｃ）
でイオン注入した領域を覆って第２のウェルレジストマ
スク９を形成後、イオン注入によって第２のウェル注入
層１０（およそ０．５〜１．５μｍＨさ）とチャネルス
トッパー注入層１１（およそ０．３〜０．８μｍｆｌさ
）、チャネルドープ注入層１２（およそ０．１〜０．３
μｍ深さ）を同時に形成する。以上でウェルおよび素子
分離工程が終了する。ここで第１のウェル注入層６と第
２のウェル注入層１０とは異なる導伝型を与える不純物
で形成される。

なお第１のウェル注入層６あるいは第２のウェル注入層
１０のいずれか一方は半導体基板１と同じ導伝型であれ
ば必ずしも必要ではなく省略できる。

発明が解決しようとする課題 しかし上記の従来の構成では、フィールド酸化膜形成後
にウェル注入層を形成する方法により微細化が可能であ
り、浅いウェル注入層を形成できるが、ウェル注入層が
浅いためにウェル注入層のシート抵抗が増大するという
課題を有していた。

すなわち、ウェル注入層シート抵抗が増大するとウェル
の電位が不安定になりやすく、誤動作、リーク電流の増
大、ラッチアップの発生等が起こり易い。

ウェルのシート抵抗の増大を防止する方法としては、 （ａ）　　半導体基板に埋め込み層を形成後エピタキシ
ャル成長を行う（バイポーラトランジスタの製造方法と
同じ）。

（ｂ）　　比抵抗の低い基板上に比抵抗の高いエピタキ
シャル層を成長させる（ＭＯＳ　）ランジスタではよ（
使われる方法）。

（Ｃ）　　高加速イオン注入により比較的深い位置に不
純物イオンを打ち込む（加速エネルギーはおよそＩＭｅ
Ｖ程度）。

等の方法がある。しかしながら（ａ）　、　（ｂ）はい
ずれもエピタキシャル成長を用いるため製造コストが著
しく上昇してしまう。また（Ｃ）は、高エネルギーで不
純物を打ち込むため、素子特性に重要な影響を及ぼす表
面付近にダメージ層が形成されて回復しに（い。

本発明は上記従来の課題を解決するもので、ウェルのシ
ート抵抗を下げ、接合リーク電流を防止し、誤動作、リ
ーク、ラッチアップを防止できる半導体装置を提供する
ことを目的とする。

課題を解決するだめの手段 この目的を達成するために本発明の半導体装置は、半導
体基板あるいは浅いつＪ−ル注大層のシート抵抗を下げ
るために、浅いつＪ、ル注入層を形成する領域の深い位
置に高加速イオン注入層（以下深いつ１ル注入層と称す
る）を有するものである。この注入層は上にできる浅い
ウェル注入層の不純物分布にあまり影響しないように打
ち込む必要がある。すなわち高加速イオン注入による不
純物の導入を設計通りの深さと領域に施し、ダメージを
低減し、素子特性を劣化させないためにイオン注入の順
番とそのエネルギー、注入量、注入後の熱処理を最適化
させる必要がある。

イオン注入の加速エネルギーが高（なると、物理的なス
パッタリング（エツチング）が顕著になってくるので、
レジストマスクの変形や膜減りを防止するためには、注
入イオンのエネルギーをおよそ９００ｅＶ以下にする必
要がある。この値はイオンの到達深さで換算して、はう
素でおよそ１．５μｍ、つんでおよそ１．０μｍの深さ
に相当する。−力木発明で必要とするウェル注入層の深
さは、浅いウェル注入層で０．５〜１．５μ■１、深い
ウェル注入層で１．０〜３．０μｍである。深いウェル
注入層の注入を行うために高エネルギーにするとレジス
トマスクの変形や膜減りが発生するため、注入の順番と
基板表面の状態、レジスト材料とそのパターン形状に注
意しなければならない。

本発明では、深いウェル注入層の注入をＬＯＣＯ３後の
シリコン窒化膜を除去する前に行う。このようにするこ
とで半導体基板表面はシリコン窒化膜とシリコン酸化膜
があるために半導体基板がスパッタリングされる可能性
は少ない。また深いウェル注入層の注入ではレジストマ
スクの膜減りや表面の形状の変化が顕著にならないよう
に、加速エネルギーは３ＭｅＶ以下に、注入量は３　Ｘ
　１０”ｃｊ以下に抑える必要がある。

深いウェル注入層の注入の後は、ＬＯＧＯ３のマスクに
使ったシリコン窒化膜とシリコン酸化膜を除去したあと
、アニールと次の注入に対する保護膜としての酸化膜形
成を行う。

この工程は、半導体基板表面付近のダメージ層の回復を
はかるためにも好都合である。深いウェル注入層の注入
工程と浅いウェル注入層の注入工程との間に９００℃３
０分以上の熱処理を行う方が接合のリークの発生が少な
い。

以上の理由により工程の順番は、深いウェル注入層形成
のための注入、シリコン窒化膜およびシリコン酸化膜除
去、熱処理（９００℃３０分以上）、レジストパターニ
ング、浅い第１のウェル注入層形成のための注入（同時
にチャネルドープ注入、チャネルストップ注入を行う）
、レジストバターニング、浅い第２のウェル注入層形成
のための注入（同時にチャネルドープ注入、チャネルス
トップ注入を行う）、熱処理（９００℃３０分以上）と
なる。なお浅い第１または第２のウェル注入層のいずれ
かが半導体基板と同じ導伝型であれば必ずしも必要では
な（省略できる。

次の表に半導体基板、・深いウェル注入層、浅いウェル
注入層の導伝型の組合せの適合性を示した。表において
◎印は良い組合せ、×は良（ない組合せを示す。

表 表のうち、半導体基板と深いウェル注入層の導伝型が同
じであれば、基板濃度が上がったのと同じであるから、
深いウェル注入層のシート抵抗が下げられる（表の◎印
）。半導体基板と異なる導伝型の深いウェル注入層を作
ると半導体基板と深いウェル注入層がＰＮ接合で分離さ
れ、深いウェル注入層の電位が不安定になる。この問題
を解決するために、半導体基板と同じ導伝型の浅いウェ
ル注入層と半導体基板とを接続する必要があり、半導体
基板と異なる導伝型の深いウェル注入層を半導体基板と
同じ導伝型の浅いウェル注入層の下に形成しないように
する必要がある（表の×印）。

この場合にはさきに説明したように深いウェル注入層の
注入と浅いウェル注入層の注入の間に熱処理を入れる必
要があるので、シリコン窒化膜除去前と除去後にレジス
トパターンを２回形成する必要がある。

作用 この構成によって、二重の高加速イオン注入を用い、エ
ピタキシャル成長をすることなしに浅いウェル注入層の
シート抵抗を下げることができる。また高加速イオン注
入による半導体基板表面のスパッタリングの影響を防止
しつつ所定の領域と深さに正確にイオン注入を行うこと
ができ、さらにイオン注入によるダメージの発生を少な
（することができる。その結果製造コストの上昇を抑え
、誤動作、リーク、ラッチアップの発生を防止できる。

実施例 以下に本発明の一実施例における半導体装置に関し、そ
の製造方法を第１図に沿って説明する。

第１図は、基板と同じ導伝型の深いウェル注入層を形成
した後、それぞれの浅いウェル注入層形成、チャネルス
トッパー１１人層形成、ヂャネルドーブ注入層形成を同
時に行う方法を図示したものである。第１図（ａ）は、
半導体基板１上に酸化膜２、シリコン窒化膜３を順次成
長させた後所定のパターンに従ってシリコン窒化１ｍ　
３をエツチングした状態である。次に第１図（ｂ）に示
すように、シリコン窒化膜３のない領域にＬＯＣＯ３に
よりフィールド酸化膜４を成長させる。その後イオン注
入を行い、全面に深いウェル注入層１３（およそ１，０
〜３．０μｍ深さ）を形成する。マスクに用いたシリコ
ン窒化ｌＩ３、シリコン酸化膜２を除去し、熱処理（９
００℃３０分）の後次のイオン注入用の酸化膜（図では
省略）を形成する。次に第１図（Ｃ）に示すように、第
１のウェルレジストマスク５を形成後、イオン注入によ
って第１のウェル注入層６（およそ０．５〜１．５μｍ
深さ）、チャネルトラバー注入層７（およそ０．３〜０
．８μｍ深さ）、チャネルドープ注入層８（およそ０．
１〜０．３μｍ深さ）を同時に形成する。次に第１図（
ｄ）に示すように、第２のウェルレジストマスク９を形
成後、同じくイオン注入によって第２のウェル注入層１
０（およそ０．５〜１．５μｍｌさ）、チャネルストッ
パー注入層１１（およそ０．３〜０．８μｍＮさ）、チ
ャネルドープ注入層１２（およそ０．１〜０．３μｍ深
さ）を同時に形成する。以上でウェルおよび素子分離工
程が終了する。

ここで第１のウェル注入層６と第２のウェル注入層１０
とは異なる導伝型を与える不純物で形成される。なお第
１のウェル注入層６あるいは第２のウェル注入層１０の
いずれか一方は半導体基板１と同じ導伝型であれば必ず
しも必要ではなく省略できる。

第２図は基板と異なる導伝型の深いウェル注入層を形成
する方法を図示したものである。第２図（ａ）は、半導
体基板１上のシリコン酸化膜２、シリコン窒化膜３を順
次成長させた後所定のパターンに従ってシリコン窒化膜
３をエツチングした状態である。

次に第２図（ｂ）に示すように、シリコン窒化ＱＩＩ３
のない領域にＬＯＧＯ８によりフィールド酸化膜４を成
長させる。その後所定のレジストパターン１４を形成し
てイオン注入を行い、半導体基板１の一部に深いウェル
注入層１３（およそ１．０〜３．０μｍ深さ）を形成す
る。マスクに用いたシリコン窒化膜３、シリコン酸化膜
２を除去し、熱処理（９００℃３０分）の後火のイオン
注入用の酸化膜（図では省略〉を形成する。

次に第２図（Ｃ）に示すように、第１のウェルし・シス
トマスク５を形成後、イオン注入によって第１のウェル
注入層６（およそ０．５〜１．５μｍ深さ）、深いウェ
ル注入層１３（およそ１．０〜３．０μｍ深さ）を形成
する。深いウェル注入層１３、第１のウェル注入層６は
半導体基板１と異なる導伝型である。同時にチャネルス
トッパー注入層７（およそ０．３〜０．８μｍｌさ）、
チャネルドープ注入層８（およそ０．１〜０．３μｍ深
さ）を同時に形成する。次に第２図ω）に示すように、
第２のウェルレジストマスク９を形成後、同じくイオン
注入によって第２のウェル注入層１０（およそ０．５〜
１．５μｍ深さ）、チャネルストッパー注入層１１（お
よそ０．３〜０．８μｍ深さ）、チャネルドープ注入層
１２（およそ０．１〜０．３μｍ深さ）を同時に形成す
る。以上でウェル注入層および素子分離工程が終了する
。

ここで第１のウェル注入層６と第２のウェル注入層１０
とは異なる導伝型を与える不純物で形成される。なお、
第２のウェル注入層１０は半導体基板１と同じ導伝型で
あれば必ずしも必要ではなく省略できる。また第２のウ
ェル注入層６と第２のウェル注入層１０の工程順番は逆
であってもよい。またこの実施例では、深いウェル注入
層１３と浅い第１のウェル注入層６を同じマスクを用い
てイオン注入しているが興なるパターンのマスクを用い
ることも可能である。その時は半導体基板１と、半導体
基板１と同じ導伝型の浅い第２のウェル注入層１０が分
断されないパターンであればよい。

なおチャネルストッパー注入層７または１１は必ずウェ
ル注入層６または１ｏと同じ導伝型であるが、チャネル
ドープ注入層８または１２は、ゲート電極となる材料の
仕事関数によって導伝型が異なる。

発明の効果 以上のように本発明の半導体装置および（の製造方法に
よれば、高加速イオン注入による基板表面のスパッタリ
ングやイメージの発生を防止でき、ウェル注入層のシー
ト抵抗を下げることができる。その結果、接合リーク電
流の発生を防止し、素子の性能を維持し、誤動作、ラッ
チアップの発生を防止できる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の一実施例における半導
体装置およびその製造方法を説明するための工程断面図
、第２図（ａ）〜（ｄ）は本発明の他の実施例を説明す
るための工程断面図、第３図（ａ）〜（ｄ）は従来の半
導体装置およびその製造方法を説明するための工程断面
図である。 ｌ・・・・・・半導体基板、６・・・・・・第１のウェ
ル注入層（浅いウェル）、１３・・・・・・深いウェル
注入層（深いウェル）。

Claims (5)

【特許請求の範囲】
1. （１）半導体基板の深い位置に前記半導体基板とは異な
   る導伝型の深いウェルが一部に形成され、前記深いウェ
   ルと同一導伝型の浅いウェルが前記深いウェルの上に形
   成された半導体装置。
2. （２）半導体基板の一部の深い位置に前記半導体基板と
   は異なる導電型の深いウェルが形成され、その深いウェ
   ルの上に前記深いウェルと同一導伝型の第１の浅いウェ
   ルと前記深いウェルとは異なる導伝型の第２の浅いウェ
   ルとが接して形成された半導体装置。
3. （３）半導体基板の一部の深い位置に前記半導体基板と
   は異なる導伝型の深いウェルが形成され、その深いウェ
   ルの上にのみ前記深いウェルと同一導伝型の第１の浅い
   ウェルが形成され、前記第１のウェルに接して前記半導
   体基板と同一導伝型のウェルが形成された半導体装置。
4. （４）半導体基板の素子形成領域に耐酸化性マスクを形
   成する工程、耐酸化性マスクで覆われていない領域に分
   離酸化膜を選択成長させる工程、半導体基板と同一導伝
   型を与えるイオン注入を行い耐酸化性マスクで覆われて
   いない領域に深いウェルを形成する工程、耐酸化性マス
   クを除去した後酸化熱処理する工程、耐酸化性マスクを
   除去した後酸化熱処理する工程、前記深いウェルの上の
   一部に前記半導体基板とは異なる導伝型の浅いウェルを
   形成する工程とを備えた半導体装置の製造方法。
5. （５）半導体基板の素子形成領域に耐酸化性マスクを形
   成する工程、耐酸化性マスクで覆われていない領域に分
   離酸化膜を選択成長させる工程、一部の素子形成領域を
   除いて形成されたレジストマスクを用いて前記半導体基
   板とは異なる導伝型を与えるイオン注入を行い、深いウ
   ェルを形成する工程、耐酸化性マスクを除去した後酸化
   熱処理する工程、前記深いウェルの上にのみ前記半導体
   基板とは異なる導伝性の浅いウェルを形成する工程とを
   備えた半導体装置の製造方法。