JPS58124269A - 相補型絶縁ゲート電界効果半導体装置の製造方法 - Google Patents
相補型絶縁ゲート電界効果半導体装置の製造方法Info
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- JPS58124269A JPS58124269A JP57008152A JP815282A JPS58124269A JP S58124269 A JPS58124269 A JP S58124269A JP 57008152 A JP57008152 A JP 57008152A JP 815282 A JP815282 A JP 815282A JP S58124269 A JPS58124269 A JP S58124269A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は萬速で高集積度化が可能な相補型絶縁ゲート電
界効果手導体装置のウェル構造に関するものである。
界効果手導体装置のウェル構造に関するものである。
NチャンネルおよびPチャンネルの絶縁ゲート電界効果
(以下、MOSと呼ぶ)トランジスタにより構成される
相補型MO8半導体装tは、従来第1図の構造を有して
いた。つまり、N型シ11コン基板1円にPチャンネル
MO8)ランジスタ2が形成され、NチャンネルMO8
)ランジスタ3は、前記N型シリコン基板1内に形成さ
れたPウェル4門に形成されていた。集積度の向上とと
も&lSJ&らは各トランジスタの周囲のフィールド酸
化膜のシリコン基板界面附近には、寄生MO8効果を防
ぐため、NチャンネルMO8)ランジスタなら、高濃度
P型領域5,6、PチャンuMO8トランジスタなら高
濃度N型領域7.8が形成されていた。しかしさらに高
密度の相補型MO8半導体装Ii管実現するためには、
相補型MO8半導体装置特有の現象であるラッチアップ
會防がなければならない。従来より、ラッチアップを防
ぐためには、シ1」コン基板不純物濃度及びウェルの不
純物濃度を高くして拡散層抵抗金小さくすることが効果
の大きいことは知られているが、トランジスタの高性能
化のためにシリコン基板不純物濃度及びウェルの不純物
濃度を低くシヨうとすることに相反している。
(以下、MOSと呼ぶ)トランジスタにより構成される
相補型MO8半導体装tは、従来第1図の構造を有して
いた。つまり、N型シ11コン基板1円にPチャンネル
MO8)ランジスタ2が形成され、NチャンネルMO8
)ランジスタ3は、前記N型シリコン基板1内に形成さ
れたPウェル4門に形成されていた。集積度の向上とと
も&lSJ&らは各トランジスタの周囲のフィールド酸
化膜のシリコン基板界面附近には、寄生MO8効果を防
ぐため、NチャンネルMO8)ランジスタなら、高濃度
P型領域5,6、PチャンuMO8トランジスタなら高
濃度N型領域7.8が形成されていた。しかしさらに高
密度の相補型MO8半導体装Ii管実現するためには、
相補型MO8半導体装置特有の現象であるラッチアップ
會防がなければならない。従来より、ラッチアップを防
ぐためには、シ1」コン基板不純物濃度及びウェルの不
純物濃度を高くして拡散層抵抗金小さくすることが効果
の大きいことは知られているが、トランジスタの高性能
化のためにシリコン基板不純物濃度及びウェルの不純物
濃度を低くシヨうとすることに相反している。
本発明の目的は、上記従来技術の問題点を解決し、高速
で高密度かつ、ラッチアップがおこりにくい相補型MO
8半導体装置を提供するものである。
で高密度かつ、ラッチアップがおこりにくい相補型MO
8半導体装置を提供するものである。
本発明の特徴は、−導電型の半導体基板内に該基板と反
対導電型の第1のウェルを選択的に形成した半導体基体
と、該半導体基体の半導体基板および第1のウェル上に
おのおのゲート絶縁膜を介して設けられたゲート電極と
、上記半導体基板及び第1のウェルにおのおの形成され
た該基板及び° 第1のウェルとそれぞれ反対導電型
のソース、ドレイン領域とを具備した相補型MO8半導
体装置において、前記第1のウェルの側面部及び底面部
の不純物a度が前記第1のウェル中のMOS)ランジス
タが形成されている部分の不純物濃度よりも高い相補型
MO8半導体装置にある。
対導電型の第1のウェルを選択的に形成した半導体基体
と、該半導体基体の半導体基板および第1のウェル上に
おのおのゲート絶縁膜を介して設けられたゲート電極と
、上記半導体基板及び第1のウェルにおのおの形成され
た該基板及び° 第1のウェルとそれぞれ反対導電型
のソース、ドレイン領域とを具備した相補型MO8半導
体装置において、前記第1のウェルの側面部及び底面部
の不純物a度が前記第1のウェル中のMOS)ランジス
タが形成されている部分の不純物濃度よりも高い相補型
MO8半導体装置にある。
本発明の他の特徴は、−導電型の半導体基板内に該基板
と反対導電型の第1のウェルと、該基板と同一導電型の
第2のウェルとを選択的に形成した半導体基体と該半導
体基体の第1のウェル及び!2のウェル上におのおのゲ
ート絶縁膜を介して設けられたゲート電極と、前記第1
のウェル及び第2のウェルにおのおの形成された第1の
ウェル及び第2のウェルと、それぞれ反対導電型のソー
ス・ドレイン領域を具備した相補型MO8O8半導体装
Cおいて、前記第2のウェルの側面部及び底面部の不純
物濃度が、前記第2のウェル中のMO8トランジスタが
形成されている部分の不純物濃度よりも高い相補型へ1
O8半導体装1にある。
と反対導電型の第1のウェルと、該基板と同一導電型の
第2のウェルとを選択的に形成した半導体基体と該半導
体基体の第1のウェル及び!2のウェル上におのおのゲ
ート絶縁膜を介して設けられたゲート電極と、前記第1
のウェル及び第2のウェルにおのおの形成された第1の
ウェル及び第2のウェルと、それぞれ反対導電型のソー
ス・ドレイン領域を具備した相補型MO8O8半導体装
Cおいて、前記第2のウェルの側面部及び底面部の不純
物濃度が、前記第2のウェル中のMO8トランジスタが
形成されている部分の不純物濃度よりも高い相補型へ1
O8半導体装1にある。
以下、本発明會実施例により詳しく説明する。
第2図は本発明の第1の実施例である。N型シ1】コン
基板21内に、Pウェル領域22.23を形成するが、
Pウェル22は、Pウェル23よりもPfi不純物濃度
金低くおさえることにより、NチャンネルMO8)ラン
ジスタ24の特性を劣下させること一&<、Pチャンネ
ルMO8)ランジメタ250周辺の寄生MO8効果會防
クチャンネルストッパーとかり、かつまたPウェルの拡
散層抵抗を小さくできることからラッチアップもおこり
5 − ニ<くなる。一方、PチャンネルMO8)ランジスタ2
5は寄生MO8効果を防ぐために必をならチャンネルス
ト、パーを入れてもよいが、N型シリコン基板21の不
純物濃度が高い場合には不要である。第1の実施例は、
N型シリコン基板21内にPウェル22,23を形成す
る場合だが、P型シリコン基板内1cNウェル全形成す
る場合でもまったく同様である。
基板21内に、Pウェル領域22.23を形成するが、
Pウェル22は、Pウェル23よりもPfi不純物濃度
金低くおさえることにより、NチャンネルMO8)ラン
ジスタ24の特性を劣下させること一&<、Pチャンネ
ルMO8)ランジメタ250周辺の寄生MO8効果會防
クチャンネルストッパーとかり、かつまたPウェルの拡
散層抵抗を小さくできることからラッチアップもおこり
5 − ニ<くなる。一方、PチャンネルMO8)ランジスタ2
5は寄生MO8効果を防ぐために必をならチャンネルス
ト、パーを入れてもよいが、N型シリコン基板21の不
純物濃度が高い場合には不要である。第1の実施例は、
N型シリコン基板21内にPウェル22,23を形成す
る場合だが、P型シリコン基板内1cNウェル全形成す
る場合でもまったく同様である。
第3図は本発明の第2の実施例である。第1の実施例で
は、Pウェルのみについて本発明全適用したものである
が、第2の実施例では、N型シリコン基板31として非
常に不純物濃度の低いものを用い、PチャンネルMO8
)ランジスタ32はNウェル33,34内に形成し、N
チャンネル厭トランジスタ35は、Pウェル36,37
内に形成する場合である。本実施例では、本発明の目的
とするところを最も効果的に笑現しようとするものであ
フ、それぞれのチャンネルのMOS)ランジスタは不純
物濃度の低いウェル33,36の中に形成されかつ、P
チャンネルMO8)ランジス 6− タ32とNチャンネルMO8)ランジスタ35との拡散
層最小間隔は、それぞれのウェルの側面部及び底面部3
4.37の不純物濃度を高くすることにより、自動的に
チャンネルストッパーが形成され非常に小さくなってい
る。またラッチアップVC対してもウェルの低面部濃度
が高いことは効果が大きい。
は、Pウェルのみについて本発明全適用したものである
が、第2の実施例では、N型シリコン基板31として非
常に不純物濃度の低いものを用い、PチャンネルMO8
)ランジスタ32はNウェル33,34内に形成し、N
チャンネル厭トランジスタ35は、Pウェル36,37
内に形成する場合である。本実施例では、本発明の目的
とするところを最も効果的に笑現しようとするものであ
フ、それぞれのチャンネルのMOS)ランジスタは不純
物濃度の低いウェル33,36の中に形成されかつ、P
チャンネルMO8)ランジス 6− タ32とNチャンネルMO8)ランジスタ35との拡散
層最小間隔は、それぞれのウェルの側面部及び底面部3
4.37の不純物濃度を高くすることにより、自動的に
チャンネルストッパーが形成され非常に小さくなってい
る。またラッチアップVC対してもウェルの低面部濃度
が高いことは効果が大きい。
以上の実施例に共通しているのは、PチャンネルMO8
)ランジスタとNチャンネルMO8)ランジスメの形成
されているところのシリコン基板不純物濃度をあげるこ
となしに、チャンネルストッパーの効果と、ラッチ了ツ
ブ防止のための対策がなされていることである。
)ランジスタとNチャンネルMO8)ランジスメの形成
されているところのシリコン基板不純物濃度をあげるこ
となしに、チャンネルストッパーの効果と、ラッチ了ツ
ブ防止のための対策がなされていることである。
次に、本発明の各実施例の製造方法を説明する。
第4図(al〜(elは第2図に示した第1の実施例の
製造工程を工程順に示す図である。
製造工程を工程順に示す図である。
第4図(a):まずN型低濃度シリコン基板101を熱
酸化して厚いシリコン酸化膜102’を形成し、シリコ
ン基板101上の所望の領域103をフォトエツチング
技術を用いてエツチング除去し、開孔さ第1.7を穴1
03から、高濃度にB+のイオン注。
酸化して厚いシリコン酸化膜102’を形成し、シリコ
ン基板101上の所望の領域103をフォトエツチング
技術を用いてエツチング除去し、開孔さ第1.7を穴1
03から、高濃度にB+のイオン注。
入104を行なう。
第4図(b):さらにシリコン基板101を熱酸化する
。新らしいシリコン酸化膜105は、前記フォトエツチ
ング技術にょクエッチング除去された領域103に含ま
れる領域で再び、フォトエツチング技術によシ、エツチ
ングされる。開孔された部分106より、すてにBがイ
オン注入されP型にかわっているPウェル107の中に
、リンの原子108をイオン注入することにょフ、P型
不純物濃度の低い領域109が形成される。Nチャンネ
ルMO8)ランジスタ130が形成されるのはこのP型
不純物濃度の低い領域109内である。
。新らしいシリコン酸化膜105は、前記フォトエツチ
ング技術にょクエッチング除去された領域103に含ま
れる領域で再び、フォトエツチング技術によシ、エツチ
ングされる。開孔された部分106より、すてにBがイ
オン注入されP型にかわっているPウェル107の中に
、リンの原子108をイオン注入することにょフ、P型
不純物濃度の低い領域109が形成される。Nチャンネ
ルMO8)ランジスタ130が形成されるのはこのP型
不純物濃度の低い領域109内である。
第4図(C):前記シリコン基板101上のシリコン酸
化膜全除去したのち、基板101に従来通シの製法によ
シシリコン窒化膜110,111全うj いシリコン酸
化膜112の上にパターニングし、PチャンネルMO8
)ランジスタB1のためのチャンネルストッパー113
,114’(j導入する。
化膜全除去したのち、基板101に従来通シの製法によ
シシリコン窒化膜110,111全うj いシリコン酸
化膜112の上にパターニングし、PチャンネルMO8
)ランジスタB1のためのチャンネルストッパー113
,114’(j導入する。
第4 図(di : シリコン窒化膜110,111’
kYスクとして選択酸化しフィールド酸化膜115゜1
16を形成する。その後薄いゲート酸化膜117゜11
8を形成し、さらにその上にゲート電極である多結晶シ
リコン119,12(l被着しパターニングする。次に
フォトレジストをマスクトシてリンやひ素などのN型不
純物を高濃度添加し、NチャンネルMO8)ランジスタ
130のソース。
kYスクとして選択酸化しフィールド酸化膜115゜1
16を形成する。その後薄いゲート酸化膜117゜11
8を形成し、さらにその上にゲート電極である多結晶シ
リコン119,12(l被着しパターニングする。次に
フォトレジストをマスクトシてリンやひ素などのN型不
純物を高濃度添加し、NチャンネルMO8)ランジスタ
130のソース。
ドレイン121,122に形成する。次にフォトレジス
)1マスクとしてほう素などのP型不純物を高濃度添加
し、PチャンネルMO8)ランジスタ131のリース、
ドレイン123,124を形成する。
)1マスクとしてほう素などのP型不純物を高濃度添加
し、PチャンネルMO8)ランジスタ131のリース、
ドレイン123,124を形成する。
第4図(e):従来技術により酸化膜128,129が
設けられ、さらにアルミニウム配線125゜126.1
27が形成されて相補型MO8半導体装置が構成される
。
設けられ、さらにアルミニウム配線125゜126.1
27が形成されて相補型MO8半導体装置が構成される
。
第5図(a)、 (blは、第2図に示した第1の実施
例の第2の製造方法である。従来通りの製法によシPウ
ェル52を形成(−、フィールド酸化を終了したのが第
5図(a)である。次に第5図(b)のようにフ9− オドレジスト54により、Pウェル領域52以外全すべ
ておおい、Pウェル領域52内のフィールビシ11コン
酸化膜53のうすい領域にリンi子イオン注入55を行
なうことにより、P17エル52の基板表面部分56の
みのP型不純物濃度が低くなカ、低濃度Pウェル56が
形成される。その後は、駆1の製造方法と同じである。
例の第2の製造方法である。従来通りの製法によシPウ
ェル52を形成(−、フィールド酸化を終了したのが第
5図(a)である。次に第5図(b)のようにフ9− オドレジスト54により、Pウェル領域52以外全すべ
ておおい、Pウェル領域52内のフィールビシ11コン
酸化膜53のうすい領域にリンi子イオン注入55を行
なうことにより、P17エル52の基板表面部分56の
みのP型不純物濃度が低くなカ、低濃度Pウェル56が
形成される。その後は、駆1の製造方法と同じである。
第1の実施例では、特にPウェル型の相補型MO8半導
体装f’(r示したが、Nウェル型でも、第1の製法お
よび第2の製造方法が適用できることは当然である。第
2の実施例ではN型基板31’Th用い、Pチャンネル
MO8)ランジスタはNウェル中に、NチャンネルMO
8)ランジスタはPウェル中に形成したが、基板はN型
でもP型でもかまわない。
体装f’(r示したが、Nウェル型でも、第1の製法お
よび第2の製造方法が適用できることは当然である。第
2の実施例ではN型基板31’Th用い、Pチャンネル
MO8)ランジスタはNウェル中に、NチャンネルMO
8)ランジスタはPウェル中に形成したが、基板はN型
でもP型でもかまわない。
それぞれのウェルの形成方法は、第1の実施例の中で示
し′fC,第1の製法又は第2の製法を、適当な不純物
音用いて片方のウェルずつ行なえばよいことはあきらか
である。
し′fC,第1の製法又は第2の製法を、適当な不純物
音用いて片方のウェルずつ行なえばよいことはあきらか
である。
以上説明した製造方法では、目的とする構造を形成する
のに、フィールド醸化前にすでに形成しまう方法と、従
来どうりのPウェル形成、フィールド酸化膜成長後に、
フィールド酸化膜の窓からレジストヲマスクとしてウェ
ルと反対導電型不純物をイオン注入する2つの方法全提
示した。
のに、フィールド醸化前にすでに形成しまう方法と、従
来どうりのPウェル形成、フィールド酸化膜成長後に、
フィールド酸化膜の窓からレジストヲマスクとしてウェ
ルと反対導電型不純物をイオン注入する2つの方法全提
示した。
本発明により形成された相補型MO8半導体装置におい
ては、高速かつ高密度しかもラッチアップがおこりにく
い。
ては、高速かつ高密度しかもラッチアップがおこりにく
い。
第1図は従来の相補型MO8半導体装置の断面図であり
、第2図、第3図は各々本発明実施例による相補型MO
8半導体装置の断面図であり、第4図(al 〜(el
、第5図(a)、 (blfl各々本発明実施例による
相補型MO8半導体装置の製造方法を段階を追って示し
た断面図である。 なお図において、 1・・・・・・N型シリコン基板、2・・・・・・Pチ
ャンネルMOSトランジスタ、3・・・・・・Nチャン
ネルMOSトランジスタ、4・・・・・・Pウェル、5
,6・・・・・・Ill高濃度領域で、Nチャンネル側
のチャンネルストッパー、7,8・・・・・・N型高濃
度領域でPチャンネル側のチャンネルストッパー、9・
・・・・・層間絶縁シリコン酸化膜、10・・・・・ア
ルミニウム配線、21・・・・・・N型シリコン基板、
22・・・・・・低濃度Pウェル、23・・・・・・高
濃度Pウェル、24・・・・・NチャンネルMO8)ラ
ンジスタ、2511111.PチャンネルMOSトラン
ジスタ、31・・・・・・N型シリコン基板、32・・
・・・・PチャンネルMO8)ランジスタ、3308.
。 低濃+fNウェル、34・・・・・・高濃度Nウェル、
35・・・・・・NチャンネルMOSトランジスタ、3
6・・・・・・低S度Pウェル、37・・・・・・高#
度Pウェル、38・・・・・・層間シリコン絶縁酸化膜
、39.40・・・・・・アルミニウム配線、101・
・・・・・N型シリコン基板、102・・・・・・シリ
コン酸化膜、103・・・・・・シリコン酸化膜102
が除去されている領域、104・・・・・・ボロン原子
のイオン注入、107・・・・・・高濃度Pウェル、1
06・・・・・・領域103の内側に開孔された酸化膜
除去領域、108・・・・・・リン原子のイオン注入、
109・・・・・・低濃UPウェル領域、110 。 111・・・・・シリコン窒化膜、112・・・・・・
薄いシリコン酸化11i、113,114・・・・・・
PチャンネルMO8)ランジスタのチャンネルストッパ
ー、115.116・・・・・・フィールド酸化膜、1
17゜118・・・・・・ゲート酸化膜、119,12
0・・印・ゲート電極s 121. 122・・・・・
・NチャンネルMOSトランジスタのソース、ドレイン
a域、123 。 124・・・・・・PチャンネルMO8)ランジスタの
ソース、ドレイン領域、125,126,127・・・
・・・アルミニウム配線% 128,129・・・・・
・層間絶[’llコン酸化膜、130・・・・・・Nチ
ャンネルMOSトランジスタ、131・・・・・・Pチ
ャンネルMO8)ランジスタ、51・・・・・・N型シ
リコン基板、52・・・・・・高濃度Pウェル、53・
・・・・・フィールド酸化膜、54・・・・・・フォト
レジスト膜、55・・・・・・リン原子のイオン注入、
56・・・・・・低濃度Pウェル領域、である。 13−
、第2図、第3図は各々本発明実施例による相補型MO
8半導体装置の断面図であり、第4図(al 〜(el
、第5図(a)、 (blfl各々本発明実施例による
相補型MO8半導体装置の製造方法を段階を追って示し
た断面図である。 なお図において、 1・・・・・・N型シリコン基板、2・・・・・・Pチ
ャンネルMOSトランジスタ、3・・・・・・Nチャン
ネルMOSトランジスタ、4・・・・・・Pウェル、5
,6・・・・・・Ill高濃度領域で、Nチャンネル側
のチャンネルストッパー、7,8・・・・・・N型高濃
度領域でPチャンネル側のチャンネルストッパー、9・
・・・・・層間絶縁シリコン酸化膜、10・・・・・ア
ルミニウム配線、21・・・・・・N型シリコン基板、
22・・・・・・低濃度Pウェル、23・・・・・・高
濃度Pウェル、24・・・・・NチャンネルMO8)ラ
ンジスタ、2511111.PチャンネルMOSトラン
ジスタ、31・・・・・・N型シリコン基板、32・・
・・・・PチャンネルMO8)ランジスタ、3308.
。 低濃+fNウェル、34・・・・・・高濃度Nウェル、
35・・・・・・NチャンネルMOSトランジスタ、3
6・・・・・・低S度Pウェル、37・・・・・・高#
度Pウェル、38・・・・・・層間シリコン絶縁酸化膜
、39.40・・・・・・アルミニウム配線、101・
・・・・・N型シリコン基板、102・・・・・・シリ
コン酸化膜、103・・・・・・シリコン酸化膜102
が除去されている領域、104・・・・・・ボロン原子
のイオン注入、107・・・・・・高濃度Pウェル、1
06・・・・・・領域103の内側に開孔された酸化膜
除去領域、108・・・・・・リン原子のイオン注入、
109・・・・・・低濃UPウェル領域、110 。 111・・・・・シリコン窒化膜、112・・・・・・
薄いシリコン酸化11i、113,114・・・・・・
PチャンネルMO8)ランジスタのチャンネルストッパ
ー、115.116・・・・・・フィールド酸化膜、1
17゜118・・・・・・ゲート酸化膜、119,12
0・・印・ゲート電極s 121. 122・・・・・
・NチャンネルMOSトランジスタのソース、ドレイン
a域、123 。 124・・・・・・PチャンネルMO8)ランジスタの
ソース、ドレイン領域、125,126,127・・・
・・・アルミニウム配線% 128,129・・・・・
・層間絶[’llコン酸化膜、130・・・・・・Nチ
ャンネルMOSトランジスタ、131・・・・・・Pチ
ャンネルMO8)ランジスタ、51・・・・・・N型シ
リコン基板、52・・・・・・高濃度Pウェル、53・
・・・・・フィールド酸化膜、54・・・・・・フォト
レジスト膜、55・・・・・・リン原子のイオン注入、
56・・・・・・低濃度Pウェル領域、である。 13−
Claims (2)
- (1)−導電型の半導体基板内に逆導電型の第1のウェ
ル全選択的に形成した半導体基体と、該半導体基体の半
導体基板および第1のウェル上におのおのゲー)e縁膜
を介して設けられたゲート電極と、前記半導体基板及び
第1のつ三ルにおのおの形成された逆導電型及び−導電
型のソース、ドレイン領域とを具備した相補型絶縁ゲー
ト電界効果半導体装置において、前記第1のウェルの側
面部及び底面部の不純物濃度が、前記第1のウェル中の
絶縁ゲート型電界効果トランジスタが形成されている部
分の不純物濃度よりも高いことを特徴とする相補型絶縁
ゲート電界効果半導体装置。 - (2)−導電型の半導体基板(ハ)に逆導電型の第1の
ウェルと、−導電型のWc2のウェルとを選択的に形成
した半導体基体と、該半導体基体の第1のウェル及び第
2のウェル上におのおのゲート絶縁膜を介して設けられ
たゲート電極と、前記第1のウェル及び第2のウェルに
おのおの形成された一導電型及び逆導電型のソース、ド
レイン領域とを具備した相補型絶縁ゲート電界効果半導
体装置において、前記第2のウェルの側面部及び底面部
の不純物濃度が、前記第2のウェル中の絶縁ゲート型電
界効果トランジスタが形成されている部分の不純物濃度
よりも高いこと全特徴とする相補型絶縁ゲート電界効果
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57008152A JPS58124269A (ja) | 1982-01-21 | 1982-01-21 | 相補型絶縁ゲート電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57008152A JPS58124269A (ja) | 1982-01-21 | 1982-01-21 | 相補型絶縁ゲート電界効果半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58124269A true JPS58124269A (ja) | 1983-07-23 |
JPH021377B2 JPH021377B2 (ja) | 1990-01-11 |
Family
ID=11685340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57008152A Granted JPS58124269A (ja) | 1982-01-21 | 1982-01-21 | 相補型絶縁ゲート電界効果半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58124269A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6254460A (ja) * | 1985-09-03 | 1987-03-10 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH02264464A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH0443673A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | 半導体装置の製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5098790A (ja) * | 1973-12-27 | 1975-08-06 | ||
JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
JPS5582461A (en) * | 1978-12-18 | 1980-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
JPS5694670A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Complementary type mis semiconductor device |
-
1982
- 1982-01-21 JP JP57008152A patent/JPS58124269A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5098790A (ja) * | 1973-12-27 | 1975-08-06 | ||
JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
JPS5582461A (en) * | 1978-12-18 | 1980-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
JPS5694670A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Complementary type mis semiconductor device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6254460A (ja) * | 1985-09-03 | 1987-03-10 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH02264464A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH0443673A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH021377B2 (ja) | 1990-01-11 |
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