JPS5874070A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5874070A JPS5874070A JP57176170A JP17617082A JPS5874070A JP S5874070 A JPS5874070 A JP S5874070A JP 57176170 A JP57176170 A JP 57176170A JP 17617082 A JP17617082 A JP 17617082A JP S5874070 A JPS5874070 A JP S5874070A
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- JP
- Japan
- Prior art keywords
- type
- well
- gate
- diffused
- channel misfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に、コンプリ
メンタリＭＩＳ−ＩＣの製造方法に関するものである。
メンタリＭＩＳ−ＩＣの製造方法に関するものである。
コンプリメンタリＭｉｓ−ＩＣは一つの集積回路内ＫＤ
チャンネルＭＩＳＦＥＴとｎチャンネルＭＩ８ＦＥＴと
を有するものであり、従来においては一般に第２図に示
すよ５な態様で製造された。
チャンネルＭＩＳＦＥＴとｎチャンネルＭＩ８ＦＥＴと
を有するものであり、従来においては一般に第２図に示
すよ５な態様で製造された。
すなわち、各ゲート部を形成した後ウェル部上をフォト
レジスト膜８でマスクした状態でマスクして不純物拡散
することにより半導体基体のウェル部外のＭＩＳＦＥＴ
のソース、ドレイン拡散しく同図（ａｌ ｉｃ示す）、
次いで、そのフォトレジスト膜８を除去し、逆にウェル
外をフォトレジスト膜８でマスクした状態で上記拡散を
した不純物とは逆導電型の不純物を拡散することｋより
ウェル内におけるＭＩＳＦＥＴのソース、ドレイン領埴
を形成する（同図（ｂｌに示す）方法がコンプリメンタ
ＩＪ Ｍ Ｉ ８− Ｉ Ｃの最も一般的製造方法であ
った。
レジスト膜８でマスクした状態でマスクして不純物拡散
することにより半導体基体のウェル部外のＭＩＳＦＥＴ
のソース、ドレイン拡散しく同図（ａｌ ｉｃ示す）、
次いで、そのフォトレジスト膜８を除去し、逆にウェル
外をフォトレジスト膜８でマスクした状態で上記拡散を
した不純物とは逆導電型の不純物を拡散することｋより
ウェル内におけるＭＩＳＦＥＴのソース、ドレイン領埴
を形成する（同図（ｂｌに示す）方法がコンプリメンタ
ＩＪ Ｍ Ｉ ８− Ｉ Ｃの最も一般的製造方法であ
った。
したがって、ソース、ドレイン拡散のため２回のマスク
工程を必要とし、製造プロセス複雑であり、コンプリメ
ンタリＭＩＳ−ＩＣの製造のため必要とするマスク数が
多くなった。
工程を必要とし、製造プロセス複雑であり、コンプリメ
ンタリＭＩＳ−ＩＣの製造のため必要とするマスク数が
多くなった。
本発明はセルフアライメント方式によるシリコンゲート
型ＭＩＳＩＣの製造方法において製造工程を簡略すべく
なされたもので、以下本発明な−実施例により説明する
。
型ＭＩＳＩＣの製造方法において製造工程を簡略すべく
なされたもので、以下本発明な−実施例により説明する
。
第１図（ａ）〜（ｇ）は本発明の一実施例を工程ｌｌｉ
に不す断面図である。
に不す断面図である。
（ａ） ｎ型半導体基体ｌの表面部Ｋｔ択鯰把ｐ型不
純物を選択的に拡散し、ｐｒｍ半導体ウェル２を形成す
る。
純物を選択的に拡散し、ｐｒｍ半導体ウェル２を形成す
る。
（ｂ） 次いで、ＭＩＳＦＥＴを形成すべき部分、具
体的には全ＭＩＳＦＥＴにおけるソース、ドレイン及び
ゲｉトを形成すべき部分の５ｉｎｓ膜３をエツチングす
る。
体的には全ＭＩＳＦＥＴにおけるソース、ドレイン及び
ゲｉトを形成すべき部分の５ｉｎｓ膜３をエツチングす
る。
（ｃ） その後、半導体表面を加熱酸化してゲート絶
縁膜（１０００〜３０００λ）４門形成する。
縁膜（１０００〜３０００λ）４門形成する。
（ｄ） 次いで、半導体表面に多結晶シリコン膜５を
気相化学成長（ＣＶＤ）法により形成し、それをエツチ
ングしてゲート電極を得る。そして、そのゲート電極を
マスクとし【上記ゲート絶縁膜４をフォトエツチングし
て、−敷用窓開部を形成する。
気相化学成長（ＣＶＤ）法により形成し、それをエツチ
ングしてゲート電極を得る。そして、そのゲート電極を
マスクとし【上記ゲート絶縁膜４をフォトエツチングし
て、−敷用窓開部を形成する。
□・。
ｌｅｌ 次いで、ｎ型不純物を半導体表面に拡散する
。不純物は上記窓開部を通じて基板ｌ及びウェル２ｆｊ
１１面にドープされるととになる。この際の拡散層の不
純物濃度は例えば１０’・／ａＩｉとする。
。不純物は上記窓開部を通じて基板ｌ及びウェル２ｆｊ
１１面にドープされるととになる。この際の拡散層の不
純物濃度は例えば１０’・／ａＩｉとする。
これｋより、ウェル内のｎチャンネルＭＩＳＦＥＴＫお
けるソース、ドレインが形成できると共□に多結晶シリ
コン膜５から成るゲート電極にもｎ型の不純物がドープ
される。
けるソース、ドレインが形成できると共□に多結晶シリ
コン膜５から成るゲート電極にもｎ型の不純物がドープ
される。
げ）その後、ウェル部２上をフォトレジスト膜８でマス
クする。
クする。
（ｇ）シかる後、ｐ型不純物を拡散する。この場合の拡
散においては不純物濃度を前の不純物濃度より高い例え
ば１０”・／ｄとする。これにより、ｐチャンネル型に
すべきＦＥＴのソース、ドレイン領域及び多結晶シリコ
ン膜５から成るゲート電極をｎ＋型導電型からｐ＋型導
電ｍＶＣ蜜えることができ゛、ウェル外にｐチャンネル
型ＦＥＴを支障なく形成することができる。
散においては不純物濃度を前の不純物濃度より高い例え
ば１０”・／ｄとする。これにより、ｐチャンネル型に
すべきＦＥＴのソース、ドレイン領域及び多結晶シリコ
ン膜５から成るゲート電極をｎ＋型導電型からｐ＋型導
電ｍＶＣ蜜えることができ゛、ウェル外にｐチャンネル
型ＦＥＴを支障なく形成することができる。
このように本発明によれば、ｐチャンネルＭＩＳＦＥＴ
及びｎ ｆ −：’ ：／ネルＭＩｓＦＥＴのゲート部
を形成した後にお一；て、まずｎ型不純物を半導体基体
表面ｋｎ型不純物をドープするととＫよりｎチャンネル
型ＭＩＳＦＥＴのソース、ドレインを形成し、次いで、
ｎチャンネルＭＩＳＦＥＴ部を完全にマスクした状態で
前より高濃度のｐｍ！不純物をドープするので、ｐチャ
ンネルＩＩＭＩｓＦＥＴのソース、ドレイン領域をｎ１
ｌｌからｐ ｍＩ Ｋ変えることができる。したがって
、交互に２回マスクするということは不必要となり、ソ
ース、ドレインの拡散にあたりて一回のマスク処理で支
障なくコンプリメンタリＭ Ｉ Ｓ−Ｉ Ｃを製造する
ことができる。
及びｎ ｆ −：’ ：／ネルＭＩｓＦＥＴのゲート部
を形成した後にお一；て、まずｎ型不純物を半導体基体
表面ｋｎ型不純物をドープするととＫよりｎチャンネル
型ＭＩＳＦＥＴのソース、ドレインを形成し、次いで、
ｎチャンネルＭＩＳＦＥＴ部を完全にマスクした状態で
前より高濃度のｐｍ！不純物をドープするので、ｐチャ
ンネルＩＩＭＩｓＦＥＴのソース、ドレイン領域をｎ１
ｌｌからｐ ｍＩ Ｋ変えることができる。したがって
、交互に２回マスクするということは不必要となり、ソ
ース、ドレインの拡散にあたりて一回のマスク処理で支
障なくコンプリメンタリＭ Ｉ Ｓ−Ｉ Ｃを製造する
ことができる。
上記実施例はｎ型半導体基体にコンプリメンタＩＪ Ｍ
Ｉ Ｓ −Ｉ Ｃを製造する方法であったが、ｐｍ１
半導体基体にコンプリメンタリＭｉｓ−ＩＣを製造する
場合にも本発明を適用することができることはいうまで
もない。
Ｉ Ｓ −Ｉ Ｃを製造する方法であったが、ｐｍ１
半導体基体にコンプリメンタリＭｉｓ−ＩＣを製造する
場合にも本発明を適用することができることはいうまで
もない。
第１図（１）〜（ｇｌは本発明の一実施例を工程１ｊＫ
示す断面図である。 第２図（ａ）、 （ｂ）は従来例を工１１１１［Ｋ示す
断面図である。 ｌ・・・ｎ１ｌｌ半導体基体、２・・・ｐ型中導体ウェ
ル、３・・・フィールドパッジページ冒ン用ＳｉＯ＊
膜、４・・・ゲート絶縁膜、５・・・シリコンゲート、
６・・・ｎ＋拡散領域、）・・・ｐ＋拡散領域、８・・
・フ１）レジスト膜。 第 １ 図 ２ 第 １ 図 第 ２ 図
示す断面図である。 第２図（ａ）、 （ｂ）は従来例を工１１１１［Ｋ示す
断面図である。 ｌ・・・ｎ１ｌｌ半導体基体、２・・・ｐ型中導体ウェ
ル、３・・・フィールドパッジページ冒ン用ＳｉＯ＊
膜、４・・・ゲート絶縁膜、５・・・シリコンゲート、
６・・・ｎ＋拡散領域、）・・・ｐ＋拡散領域、８・・
・フ１）レジスト膜。 第 １ 図 ２ 第 １ 図 第 ２ 図
Claims (1)
- １、半導体基体の一主面の一部に第１のＭＩＳＦＥＴと
、他の部分に第２０Ｍｌ５ＦＥＴを製造する半導体装置
の製造方法において、上記第１及び第２のＭＩＳＦＥＴ
形成箇所にそれぞれ第１及び第２のゲー、ト部を形成し
、上記第１及び第２のゲートをマスクとして上記半導体
基体の一主面の第ｘｆ）ＭＩＳＦＥＴ及び第２のＭＩＳ
ＦＥＴ形成箇所に第１の不純物を導入し、上記第１のゲ
ートをマスクした状態で上記第２のゲートに第２の不純
物を導入することを特徴とする半導体装置の製造方法、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176170A JPS5874070A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176170A JPS5874070A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50120683A Division JPS5245277A (en) | 1975-10-08 | 1975-10-08 | Method for production of complementary mis-ic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5874070A true JPS5874070A (ja) | 1983-05-04 |
Family
ID=16008882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57176170A Pending JPS5874070A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5874070A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154660A (ja) * | 1984-01-25 | 1985-08-14 | Seiko Epson Corp | 相補型薄膜トランジスタ |
| JPS61125166A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6211259A (ja) * | 1985-07-09 | 1987-01-20 | Sony Corp | 半導体装置の製造方法 |
| JPH07106428A (ja) * | 1993-09-24 | 1995-04-21 | Micron Semiconductor Inc | 半導体素子の製造中における多結晶シリコン層にｎ型およびｐ型ゲートを形成するための単一のマスク工程 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127073A (en) * | 1974-08-21 | 1976-03-06 | Suwa Seikosha Kk | Handotaisochino seizohoho |
-
1982
- 1982-10-08 JP JP57176170A patent/JPS5874070A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127073A (en) * | 1974-08-21 | 1976-03-06 | Suwa Seikosha Kk | Handotaisochino seizohoho |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154660A (ja) * | 1984-01-25 | 1985-08-14 | Seiko Epson Corp | 相補型薄膜トランジスタ |
| JPS61125166A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6211259A (ja) * | 1985-07-09 | 1987-01-20 | Sony Corp | 半導体装置の製造方法 |
| JPH07106428A (ja) * | 1993-09-24 | 1995-04-21 | Micron Semiconductor Inc | 半導体素子の製造中における多結晶シリコン層にｎ型およびｐ型ゲートを形成するための単一のマスク工程 |
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