JPS6211259A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6211259A JPS6211259A JP60150425A JP15042585A JPS6211259A JP S6211259 A JPS6211259 A JP S6211259A JP 60150425 A JP60150425 A JP 60150425A JP 15042585 A JP15042585 A JP 15042585A JP S6211259 A JPS6211259 A JP S6211259A
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- Japan
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- transistor
- type
- channel
- diffusion
- type layers
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に相補型ＭＯ８（Ｃ−ＭＯＳ
）トランジスタの製造方法に関する。
）トランジスタの製造方法に関する。
本発明は、相補型ＭＯ８）ランジスタの製造方法におい
て、ＰチャンネルＭＯ８）ランジスタとＮチャンネルＭ
Ｏ８）ランジスタとを形成する工程と、この相補型ＭＯ
８）ランジスタのそれぞれの電極取出部の全面に第１導
電型（例えばＰ型）不純物を導入する工程と、第２導電
型トランジスタ（例えばＮチャンネルＭＯ８）ランジス
タ）の電極取出部のみに第２導電型（例えばＮ型）不純
物を上記第１導電型不純物濃度より高濃度に導入する工
程を有することにより、型造工程数の減少を図ることが
できるようにしたものである。
て、ＰチャンネルＭＯ８）ランジスタとＮチャンネルＭ
Ｏ８）ランジスタとを形成する工程と、この相補型ＭＯ
８）ランジスタのそれぞれの電極取出部の全面に第１導
電型（例えばＰ型）不純物を導入する工程と、第２導電
型トランジスタ（例えばＮチャンネルＭＯ８）ランジス
タ）の電極取出部のみに第２導電型（例えばＮ型）不純
物を上記第１導電型不純物濃度より高濃度に導入する工
程を有することにより、型造工程数の減少を図ることが
できるようにしたものである。
第２図に示すように、従来の半導体装置（本例はＮチャ
ンネルＭＯ８）ランジスタ）（１）において、２．０〜
１．５μル一ル位まではＬＯＣＯ８法によるフィールド
酸化膜（２）と電極取出部（５）との距離りば１．０μ
以上設けるようにして設計されている。同図において、
（３）はソース、（４）はドレイン、（６）はダート酸
化膜、（７ンは多結晶ｓｉのダート、（８）はＰ型Ｓ１
基板、αＱは電極である。
ンネルＭＯ８）ランジスタ）（１）において、２．０〜
１．５μル一ル位まではＬＯＣＯ８法によるフィールド
酸化膜（２）と電極取出部（５）との距離りば１．０μ
以上設けるようにして設計されている。同図において、
（３）はソース、（４）はドレイン、（６）はダート酸
化膜、（７ンは多結晶ｓｉのダート、（８）はＰ型Ｓ１
基板、αＱは電極である。
半導体装置の高速化及び大容量化を達成するためには、
高集積化及び超微細化を図る必要があるが、これを妨げ
る原因の１つとしてこのフィールド酸化膜（２）と電極
取出部（５）との距離りがある。この距゛離りを単純に
狭めようとし念場合には、ストレスの多いフィールド０
酸化膜（２）のバーズビーク端部において基板（８）と
酸化膜（２）との界面が不安定のため、電極αＱと基板
（８）との間でリークが発生したシ、またマスク合せ精
度の悪さにより基板（８）表面が露出してリークが発生
するという問題点が生じる。そこで、このような問題点
を解決するために、第３図に示すように、フィールド酸
化膜（２）と電極取出部（５）との距離りを１μ以下に
すると共に、従来のソース（３）及びドレイン（４）よ
り深い拡散領域（３ａ） 、 （４ｍ）を形成して（所
謂補償拡散） Ａｔス／４’イク及び接合リークを防止
することにより微細化を図ることが提案されている。こ
のＡ／、スノクイクは、集積度が上シ、拡散面積の縮小
化と共に拡散深さが浅くなるに従って、よル顕著になる
。このような補償拡散は、相補型ＭＯ８） ７ンジスタ
についても、安定な歩留りを得るために行う必要がある
。
高集積化及び超微細化を図る必要があるが、これを妨げ
る原因の１つとしてこのフィールド酸化膜（２）と電極
取出部（５）との距離りがある。この距゛離りを単純に
狭めようとし念場合には、ストレスの多いフィールド０
酸化膜（２）のバーズビーク端部において基板（８）と
酸化膜（２）との界面が不安定のため、電極αＱと基板
（８）との間でリークが発生したシ、またマスク合せ精
度の悪さにより基板（８）表面が露出してリークが発生
するという問題点が生じる。そこで、このような問題点
を解決するために、第３図に示すように、フィールド酸
化膜（２）と電極取出部（５）との距離りを１μ以下に
すると共に、従来のソース（３）及びドレイン（４）よ
り深い拡散領域（３ａ） 、 （４ｍ）を形成して（所
謂補償拡散） Ａｔス／４’イク及び接合リークを防止
することにより微細化を図ることが提案されている。こ
のＡ／、スノクイクは、集積度が上シ、拡散面積の縮小
化と共に拡散深さが浅くなるに従って、よル顕著になる
。このような補償拡散は、相補型ＭＯ８） ７ンジスタ
についても、安定な歩留りを得るために行う必要がある
。
従来の相補型ＭＯ８）ランジスタの製造方法によれば、
補償拡散を行う念めに、両ＭＯ８）ランジスタの電極取
出部の窓開けを同時に行った後、先ず（ｉ） Ｐチャン
ネルＭＯ８）ランジスタを除くＮチャンネルＭＯ８）ラ
ンジスタ上へのホトレジストの形成、次に（ｉｉ） Ｐ
チャンネルＭＯ８）ランジスタの電極取出部を通しての
Ｐ型イオンの注入、次に（ｉｉＤ ＮチャンネルＭＯ８
）ランジスタを除くＰチャンネルＭＯ８）２ンジスタ上
へのホトレジストの形成、（ｉｖ）ＮチャンネルＭＯＳ
トランジスタの電極取出部を通してのＮ型イオンの注入
という４つの工程を必要としていた。
補償拡散を行う念めに、両ＭＯ８）ランジスタの電極取
出部の窓開けを同時に行った後、先ず（ｉ） Ｐチャン
ネルＭＯ８）ランジスタを除くＮチャンネルＭＯ８）ラ
ンジスタ上へのホトレジストの形成、次に（ｉｉ） Ｐ
チャンネルＭＯ８）ランジスタの電極取出部を通しての
Ｐ型イオンの注入、次に（ｉｉＤ ＮチャンネルＭＯ８
）ランジスタを除くＰチャンネルＭＯ８）２ンジスタ上
へのホトレジストの形成、（ｉｖ）ＮチャンネルＭＯＳ
トランジスタの電極取出部を通してのＮ型イオンの注入
という４つの工程を必要としていた。
本発明は、相補型ＭＯ８） ？ンジスタにおける補償拡
散工程を減少させることができる半導体装置の製造方法
を提供するものである。
散工程を減少させることができる半導体装置の製造方法
を提供するものである。
本発明は、半導体基板（１）にＰチャンネルＭＯＢ ）
２ンジスタ（ハ）とＮチャンネルＭＯ８）ランジスタ０
１から成る相補型ＭＯ８）ランジスタ（２）を形成する
半導体装置の輿遣方法において、半導体基板（１）にＰ
チャンネルＭＯ８）ランジスタ（ハ）のソースシカとド
レイン（２）となるＰ型不純物領域及びＮチーヤンネル
ＭＯ８）ランジスタ０ηのソース勾とドレイン（ハ）と
なるＮ型不純物領域を形成する工程と、両ＭＯ８）ラン
ジスタの４つの電極取出部（３５ｍ） 、 （３５ｂ）
。
２ンジスタ（ハ）とＮチャンネルＭＯ８）ランジスタ０
１から成る相補型ＭＯ８）ランジスタ（２）を形成する
半導体装置の輿遣方法において、半導体基板（１）にＰ
チャンネルＭＯ８）ランジスタ（ハ）のソースシカとド
レイン（２）となるＰ型不純物領域及びＮチーヤンネル
ＭＯ８）ランジスタ０ηのソース勾とドレイン（ハ）と
なるＮ型不純物領域を形成する工程と、両ＭＯ８）ラン
ジスタの４つの電極取出部（３５ｍ） 、 （３５ｂ）
。
（３５ｃ） 、 （３５ｄ）の窓開けを同時に行った後
、とれらの４つの電極取出部（３５ｍ） 、 （３５ｂ
） 、 （３５ｃ）、（３５ｄ）の全面にＰ型不純物を
導入する工程と、ＰチャンネルＭＯ８） ？ンジスタ（
ハ）上にホトレジストαつを形成し、ＮチャンネルＭＯ
８）ランジスタ０めの電極取出部（３５ｃ） 、 （３
５ｄ）のみにＮ型不純物を上記Ｐ型不純物濃度より高濃
度に導入する工程より成る。
、とれらの４つの電極取出部（３５ｍ） 、 （３５ｂ
） 、 （３５ｃ）、（３５ｄ）の全面にＰ型不純物を
導入する工程と、ＰチャンネルＭＯ８） ？ンジスタ（
ハ）上にホトレジストαつを形成し、ＮチャンネルＭＯ
８）ランジスタ０めの電極取出部（３５ｃ） 、 （３
５ｄ）のみにＮ型不純物を上記Ｐ型不純物濃度より高濃
度に導入する工程より成る。
本発明によれば、相補型ＭＯ８）ランジスタにおけるＰ
チャンネルＭＯ８）ランジスタとＮチャンネルＭＯ８）
７ンジスタのソース及びドレインに補償拡散を行うた
めの工程ば、ホトレジストによるｉスク工程が１回で済
むため、従来の４工穆と比べて３工程に減少する。
チャンネルＭＯ８）ランジスタとＮチャンネルＭＯ８）
７ンジスタのソース及びドレインに補償拡散を行うた
めの工程ば、ホトレジストによるｉスク工程が１回で済
むため、従来の４工穆と比べて３工程に減少する。
第１図Ａ−Ｄを参照して本発明の詳細な説明する。
先ず第１図Ａに示すように、Ｎ型Ｓｔ基板（１）の一方
にＰ型ソースｅカとドレイン（財）、ダート酸化膜り及
び多結晶Ｓｉのｆ−）（ハ）より成るＰチャンネルＭＯ
８）ランジスタ（ハ）及び他方にＰ型分離層翰中にＮ型
ソース（ロ）とドレイン（ハ）、ダート酸化膜−及び多
結晶Ｓ１のダート（支）より成るＮチャンネルＭＯ８）
ランジスタ０ηをそれぞれ形成した後、両ＭＯ８）ラン
ジスタｗ 、 ｏｌｌの電極取出部（３５ｍ） −（３
５ｂ） 。
にＰ型ソースｅカとドレイン（財）、ダート酸化膜り及
び多結晶Ｓｉのｆ−）（ハ）より成るＰチャンネルＭＯ
８）ランジスタ（ハ）及び他方にＰ型分離層翰中にＮ型
ソース（ロ）とドレイン（ハ）、ダート酸化膜−及び多
結晶Ｓ１のダート（支）より成るＮチャンネルＭＯ８）
ランジスタ０ηをそれぞれ形成した後、両ＭＯ８）ラン
ジスタｗ 、 ｏｌｌの電極取出部（３５ｍ） −（３
５ｂ） 。
（３５ｃ） 、 （３５ｄ）の窓開けを同時に行う。同
図中、（至）はフィールド酸化膜、（ロ）は８３０□で
ある。
図中、（至）はフィールド酸化膜、（ロ）は８３０□で
ある。
次に第１図Ｂに示すように、全面にＰ型不純物であるホ
ウ素Ｂ（又はＢＦ２）をイオン注入し、それぞれの電極
取出部ｍ ［（３５ｍ） 、 （３５ｂ） 、 （３５
ｃ）。
ウ素Ｂ（又はＢＦ２）をイオン注入し、それぞれの電極
取出部ｍ ［（３５ｍ） 、 （３５ｂ） 、 （３５
ｃ）。
（３５ｄ）：＋を通して補償拡散を行う。このイオン注
入のドーズ量は、少くとも８１基板クヤのＮ型不純物の
濃度より高くする。また、イオン注入のエネルギは、注
入イオンが電極取出部（ト）に対応する部分のみならず
、少くともバーズビーク（ハ）の先端からフィールド酸
化膜（至）方向に入ることができるエネルギ、例えば５
０ｋｅＶ以上とする。このイオン注入により、Ｐチャン
ネルＭＯ８）ランジスタ（ハ）における電極取出部（３
５ｍ） 、（３５ｂ）に対応するソース？めとドレイン
（イ）より深い部分にそれぞれＰ型の拡散領域０″／）
、（至）が形成される。また同時に、ＮチャンネルＭＯ
８）ランジスタＧ心における電極取出部（３５Ｇ）。
入のドーズ量は、少くとも８１基板クヤのＮ型不純物の
濃度より高くする。また、イオン注入のエネルギは、注
入イオンが電極取出部（ト）に対応する部分のみならず
、少くともバーズビーク（ハ）の先端からフィールド酸
化膜（至）方向に入ることができるエネルギ、例えば５
０ｋｅＶ以上とする。このイオン注入により、Ｐチャン
ネルＭＯ８）ランジスタ（ハ）における電極取出部（３
５ｍ） 、（３５ｂ）に対応するソース？めとドレイン
（イ）より深い部分にそれぞれＰ型の拡散領域０″／）
、（至）が形成される。また同時に、ＮチャンネルＭＯ
８）ランジスタＧ心における電極取出部（３５Ｇ）。
（３５ｄ）に対応するソース（財）とドレイン（至）よ
り深い部分にそれぞれＰ＋型の拡散領域（ト）、顛が形
成される。
り深い部分にそれぞれＰ＋型の拡散領域（ト）、顛が形
成される。
次に第１図Ｃに示すように、ＰチャンネルＭＯＳトラン
ジスタ（ハ）部分のみホトレジスト０１）で覆つ九後、
ＮチャンネルＭＯ８）ランジスタＧ力の電極取出部（３
５ｃ） 、 （３５ｄ）を西してＮ型不純物、例えばリ
ンＰをイオン注入する。このイオン注入のドーズ量は、
上記のＢのイオン注入のドーズ量より多く、例えば１桁
以上多くするのがよい。また、イオン注入のエネルギは
、上記第１図Ｂの場合と同様、注入イオンが電極取出部
（ト）に対応する部分のみならず、少くともバーズビー
ク（ト）の先端からフィールド酸化膜（至）方向に入る
ことかで酋るエネルギ、例えば１００〜１５０ｋｅＶと
するのが望ましい。このイオン注入により、Ｎチャンネ
ルＭＯ８）ランジスタ０９における電極取出部（３５ｃ
） 、（３５ｄ）に対応するソース（イ）とドレイン（
至）より深い部分にそれぞれ形成され＆Ｐ＋型の拡散領
域（ト）、００は、Ｎ＋型の拡散領域（イ）、０３に変
わる。
ジスタ（ハ）部分のみホトレジスト０１）で覆つ九後、
ＮチャンネルＭＯ８）ランジスタＧ力の電極取出部（３
５ｃ） 、 （３５ｄ）を西してＮ型不純物、例えばリ
ンＰをイオン注入する。このイオン注入のドーズ量は、
上記のＢのイオン注入のドーズ量より多く、例えば１桁
以上多くするのがよい。また、イオン注入のエネルギは
、上記第１図Ｂの場合と同様、注入イオンが電極取出部
（ト）に対応する部分のみならず、少くともバーズビー
ク（ト）の先端からフィールド酸化膜（至）方向に入る
ことかで酋るエネルギ、例えば１００〜１５０ｋｅＶと
するのが望ましい。このイオン注入により、Ｎチャンネ
ルＭＯ８）ランジスタ０９における電極取出部（３５ｃ
） 、（３５ｄ）に対応するソース（イ）とドレイン（
至）より深い部分にそれぞれ形成され＆Ｐ＋型の拡散領
域（ト）、００は、Ｎ＋型の拡散領域（イ）、０３に変
わる。
以上のように、電極取出部（３５ａ） 、（３５ｂ）、
（３５ｃ）。
（３５ｃ）。
（３５ｄ）の全面に対するホウ素Ｂのイオン注入、Ｐチ
ャンネルＭＯ８）ランジスタ（至）上へのホトレジスト
α力の形成及びＮチャンネルＭＯＳトランジスタ０１）
の電極取出部（３５ｃ） ＝ （３５ｄ）へのリンＰの
イオン注入の３工程で第１図りに示すように、Ｐチャン
ネルＭＯ８）ランジスタ（ハ）とＮチャンネルＭＯ８）
ランジスタ０］）のそれぞれに補償拡散がなされた目的
の相補型ＭＯ８）ランジスタｅ３■を得る。
ャンネルＭＯ８）ランジスタ（至）上へのホトレジスト
α力の形成及びＮチャンネルＭＯＳトランジスタ０１）
の電極取出部（３５ｃ） ＝ （３５ｄ）へのリンＰの
イオン注入の３工程で第１図りに示すように、Ｐチャン
ネルＭＯ８）ランジスタ（ハ）とＮチャンネルＭＯ８）
ランジスタ０］）のそれぞれに補償拡散がなされた目的
の相補型ＭＯ８）ランジスタｅ３■を得る。
なお、上記実施例におけるＰチャンネルＭＯ８）ランジ
スタ（ハ）と、ＮチャンネルＭＯ８）ランジスタ０１）
の導電型を逆にしても良く、この場合には、Ｐ型分離層
（ハ）ではなくＮ型分離層を形成する。
スタ（ハ）と、ＮチャンネルＭＯ８）ランジスタ０１）
の導電型を逆にしても良く、この場合には、Ｐ型分離層
（ハ）ではなくＮ型分離層を形成する。
本発明によれば、高集積化及び微細化を図るために電極
取出部とフィールド酸化膜との距離を縮小した相補型ト
ランジスタに対して、接合−リーク電流を減少させ、歩
留りを向上させるために行う補償拡散工程を従来の４工
程から３工穆に減少させることができる。
取出部とフィールド酸化膜との距離を縮小した相補型ト
ランジスタに対して、接合−リーク電流を減少させ、歩
留りを向上させるために行う補償拡散工程を従来の４工
程から３工穆に減少させることができる。
第１図Ａ−Ｄは本半導体装置の製造方法を示す工程図、
第２図及び第３図は従来例の断面図である。 翰はＮ型Ｓｔ基板、？■、＠はソース、（イ）、（ハ）
はドレイン、（ハ）はＰチャンネルＭＯ８）ランジスタ
、０力はＮチャンネルＭＯ８）ランジスタ、０りは相補
型ＭＯ８） 、ｉ’ンジスタ、ｂｅ 、［（３５ｍ）
、 （３５ｂ） 、 （３５ｅ）。 （３５ｄ ） ：）は電極取出部、（ロ）、（至）、（
ト）、００．（６）、（至）は拡散領域、＠→けホトレ
ジストである。 −・：
第２図及び第３図は従来例の断面図である。 翰はＮ型Ｓｔ基板、？■、＠はソース、（イ）、（ハ）
はドレイン、（ハ）はＰチャンネルＭＯ８）ランジスタ
、０力はＮチャンネルＭＯ８）ランジスタ、０りは相補
型ＭＯ８） 、ｉ’ンジスタ、ｂｅ 、［（３５ｍ）
、 （３５ｂ） 、 （３５ｅ）。 （３５ｄ ） ：）は電極取出部、（ロ）、（至）、（
ト）、００．（６）、（至）は拡散領域、＠→けホトレ
ジストである。 −・：
Claims (1)
- 【特許請求の範囲】 半導体基板に第１及び第２導電型トランジスタから成る
相補型トランジスタを形成する半導体装置の製造方法に
おいて、 上記相補型トランジスタを構成する相異なる導電型不純
物領域を上記半導体基板に形成する工程と、 上記相補型トランジスタのそれぞれの電極取出部の全面
に第１導電型不純物を導入する工程と、第２導電型トラ
ンジスタの上記電極取出部のみに第２導電型不純物を上
記第１導電型不純物濃度より高濃度に導入する工程を有
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150425A JPS6211259A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150425A JPS6211259A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211259A true JPS6211259A (ja) | 1987-01-20 |
Family
ID=15496649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150425A Pending JPS6211259A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590652A2 (en) * | 1992-09-29 | 1994-04-06 | Nec Corporation | Method of forming contact between diffused layer and wiring conductor semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726463A (en) * | 1980-07-24 | 1982-02-12 | Mitsubishi Electric Corp | Manufacture of complementary mos integrated circuit |
| JPS5874070A (ja) * | 1982-10-08 | 1983-05-04 | Hitachi Ltd | 半導体装置の製造方法 |
-
1985
- 1985-07-09 JP JP60150425A patent/JPS6211259A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726463A (en) * | 1980-07-24 | 1982-02-12 | Mitsubishi Electric Corp | Manufacture of complementary mos integrated circuit |
| JPS5874070A (ja) * | 1982-10-08 | 1983-05-04 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590652A2 (en) * | 1992-09-29 | 1994-04-06 | Nec Corporation | Method of forming contact between diffused layer and wiring conductor semiconductor device |
| EP0590652A3 (en) * | 1992-09-29 | 1994-12-07 | Nec Corp | Method for the production of contacts between diffusion layers and conductive circuits of semiconductor devices. |
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