JP3138263B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、二種
類以上の異なる電源電圧を用いる半導体装置に適用して
好適なものである。
類以上の異なる電源電圧を用いる半導体装置に適用して
好適なものである。
本発明は、第１導電型の半導体基板の一主面に形成さ
れた第１導電型の半導体領域を囲むように第２導電型の
半導体領域から成る分離層をイオン注入により形成する
ことにより第１導電型の半導体基板と第１導電型の半導
体領域とを電気的に分離する工程と、第１導電型の半導
体基板に第１導電型のウエル及び第２導電型のウエルを
形成する工程と、第１導電型の半導体領域に第１導電型
のウエル及び第２導電型のウエルを形成する工程と、第
１導電型の半導体基板に形成した第１導電型のウエル及
び第２導電型のウエルに第１の相補型MISトランジスタ
を及び上記第１導電型の半導体領域に形成した第１導電
型のウエル及び第２導電型のウエルに第２の相補型MIS
トランジスタをそれぞれ形成する工程とを有する。これ
によって、電源電圧の異なる回路を同一半導体基板上に
集積することができる。
れた第１導電型の半導体領域を囲むように第２導電型の
半導体領域から成る分離層をイオン注入により形成する
ことにより第１導電型の半導体基板と第１導電型の半導
体領域とを電気的に分離する工程と、第１導電型の半導
体基板に第１導電型のウエル及び第２導電型のウエルを
形成する工程と、第１導電型の半導体領域に第１導電型
のウエル及び第２導電型のウエルを形成する工程と、第
１導電型の半導体基板に形成した第１導電型のウエル及
び第２導電型のウエルに第１の相補型MISトランジスタ
を及び上記第１導電型の半導体領域に形成した第１導電
型のウエル及び第２導電型のウエルに第２の相補型MIS
トランジスタをそれぞれ形成する工程とを有する。これ
によって、電源電圧の異なる回路を同一半導体基板上に
集積することができる。
第５図は従来のCMOSLSIの一例を示す。第５図に示す
ように、この従来のCMOSLSIにおいては、例えばｎ型シ
リコン（Si）基板101中にｐウエル102,103及びｎウエル
104,105が形成されている。ｐウエル102には、図示省略
したゲート絶縁膜を介して形成されたゲート電極106、
例えばn+型のソース領域107及びドレイン領域108から成
るｎチャネルMOSFETQ1′が形成されている。符号109は
例えばp+型の半導体領域を示す。ｎウエル104には、図
示省略したゲート絶縁膜を介して形成されたゲート電極
110、例えばp+型のソース領域111及びドレイン領域112
から成るｐチャネルMOSFETQ2′が形成されている。上述
のｎチャネルMOSFETQ1′とこのｐチャネルMOSFETQ2′と
により相補型MOSトランジスタ、すなわちCMOSが構成さ
れる。符号113は例えばn+型の半導体領域を示す。ｐウ
エル103には、図示省略したゲート絶縁膜を介して形成
されたゲート電極114、例えばn+型のソース領域115及び
ドレイン領域116から成るｎチャネルMOSFETQ3′が形成
されている。符号117は例えばp+型の半導体領域を示
す。さらに、ｎウエル105には、図示省略したゲート絶
縁膜を介して形成されたゲート電極118、例えばp+型の
ソース領域119及びドレイン領域120から成るｐチャネル
MOSFETQ4′が形成されている。上述のｎチャネルMOSFET
Q3′とこのｐチャネルMOSFETQ4′とによりCMOSが構成さ
れる。符号121は例えばn+型の半導体領域を示す。
ように、この従来のCMOSLSIにおいては、例えばｎ型シ
リコン（Si）基板101中にｐウエル102,103及びｎウエル
104,105が形成されている。ｐウエル102には、図示省略
したゲート絶縁膜を介して形成されたゲート電極106、
例えばn+型のソース領域107及びドレイン領域108から成
るｎチャネルMOSFETQ1′が形成されている。符号109は
例えばp+型の半導体領域を示す。ｎウエル104には、図
示省略したゲート絶縁膜を介して形成されたゲート電極
110、例えばp+型のソース領域111及びドレイン領域112
から成るｐチャネルMOSFETQ2′が形成されている。上述
のｎチャネルMOSFETQ1′とこのｐチャネルMOSFETQ2′と
により相補型MOSトランジスタ、すなわちCMOSが構成さ
れる。符号113は例えばn+型の半導体領域を示す。ｐウ
エル103には、図示省略したゲート絶縁膜を介して形成
されたゲート電極114、例えばn+型のソース領域115及び
ドレイン領域116から成るｎチャネルMOSFETQ3′が形成
されている。符号117は例えばp+型の半導体領域を示
す。さらに、ｎウエル105には、図示省略したゲート絶
縁膜を介して形成されたゲート電極118、例えばp+型の
ソース領域119及びドレイン領域120から成るｐチャネル
MOSFETQ4′が形成されている。上述のｎチャネルMOSFET
Q3′とこのｐチャネルMOSFETQ4′とによりCMOSが構成さ
れる。符号121は例えばn+型の半導体領域を示す。
上述の従来のCMOSLSIにおいては、ｎチャネルMOSFETQ
1′,Q3′はそれぞれｐウエル102,103によりｎ型Si基板1
01と電気的に分離されているので、電源電圧VSS1と電源
電圧VSS3とは互いに異なる電圧とすることができる。こ
れに対し、ｐチャネルMOSFETQ2′,Q4′はｎ型Si基板101
を通じて導通していることから、バックゲート効果（基
板バイアス効果）を抑えるためには電源電圧VDD2と電源
電圧VDD4とは同じ電圧でなければならない。従って、ｎ
チャネルMOSFETQ1′及びｐチャネルMOSFETQ2′から成る
CMOSにより構成される回路の電源電圧と、ｎチャネルMO
SFETQ3′及びｐチャネルMOSFETQ4′から成るCMOSにより
構成される回路の電源電圧とを異なる電圧とすることは
困難であった。
1′,Q3′はそれぞれｐウエル102,103によりｎ型Si基板1
01と電気的に分離されているので、電源電圧VSS1と電源
電圧VSS3とは互いに異なる電圧とすることができる。こ
れに対し、ｐチャネルMOSFETQ2′,Q4′はｎ型Si基板101
を通じて導通していることから、バックゲート効果（基
板バイアス効果）を抑えるためには電源電圧VDD2と電源
電圧VDD4とは同じ電圧でなければならない。従って、ｎ
チャネルMOSFETQ1′及びｐチャネルMOSFETQ2′から成る
CMOSにより構成される回路の電源電圧と、ｎチャネルMO
SFETQ3′及びｐチャネルMOSFETQ4′から成るCMOSにより
構成される回路の電源電圧とを異なる電圧とすることは
困難であった。
従って本発明の目的は、電源電圧の異なる回路を同一
半導体基板上に容易に集積することができる半導体装置
の製造方法を提供することにある。
半導体基板上に容易に集積することができる半導体装置
の製造方法を提供することにある。
上記目的を達成するために、本発明は、以下のように
構成されている。
構成されている。
本発明の半導体装置の製造方法は、第１導電型の半導
体基板（１）の一主面に形成された第１導電型の半導体
領域（1a,1b）を囲むように第２導電型の半導体領域か
らなる分離層（2,24）をイオン注入により形成すること
により第１導電型の半導体基板（１）と第１導電型の半
導体領域（1a,1b）とを電気的に分離する工程と、第１
導電型の半導体基板（１）に第１導電型のウエル（14）
及び第２導電型のウエル（13）を形成する工程と、第１
導電型の半導体領域（1a,1b）に第１導電型のウエル
（4,26）及び第２導電型のウエル（3,25）を形成する工
程と、第１導電型の半導体基板（１）に形成した第１導
電型のウエル（14）及び第２導電型のウエル（13）に第
１の相補型MISトランジスタを及び第１導電型の半導体
領域（1a,1b）に形成した第１導電型のウエル（4,26）
及び第２導電型のウエル（3,25）に第２の相補型MISト
ランジスタをそれぞれ形成する工程とを有する。
体基板（１）の一主面に形成された第１導電型の半導体
領域（1a,1b）を囲むように第２導電型の半導体領域か
らなる分離層（2,24）をイオン注入により形成すること
により第１導電型の半導体基板（１）と第１導電型の半
導体領域（1a,1b）とを電気的に分離する工程と、第１
導電型の半導体基板（１）に第１導電型のウエル（14）
及び第２導電型のウエル（13）を形成する工程と、第１
導電型の半導体領域（1a,1b）に第１導電型のウエル
（4,26）及び第２導電型のウエル（3,25）を形成する工
程と、第１導電型の半導体基板（１）に形成した第１導
電型のウエル（14）及び第２導電型のウエル（13）に第
１の相補型MISトランジスタを及び第１導電型の半導体
領域（1a,1b）に形成した第１導電型のウエル（4,26）
及び第２導電型のウエル（3,25）に第２の相補型MISト
ランジスタをそれぞれ形成する工程とを有する。
本発明によれば、分離層（2,24）により第１導電型の
半導体基板（１）と第１導電型の半導体領域（1a,1b）
とを電気的に完全に分離することができるので、バック
ゲート効果の問題がなく、このため第１導電型の半導体
基板（１）に形成した第１導電型のウエル（14）及び第
２導電型のウエル（13）に第１の相補型MISトランジス
タを及び第１導電型の半導体領域（1a,1b）に形成した
第１導電型のウエル（4,26）及び第２導電型のウエル
（3,25）に第２の相補型MISトランジスタをそれぞれ形
成した場合、これらの第１の相補型MISトランジスタ及
び第２の相補型MISトランジスタに互いに異なる電源電
圧を印加することができる。
半導体基板（１）と第１導電型の半導体領域（1a,1b）
とを電気的に完全に分離することができるので、バック
ゲート効果の問題がなく、このため第１導電型の半導体
基板（１）に形成した第１導電型のウエル（14）及び第
２導電型のウエル（13）に第１の相補型MISトランジス
タを及び第１導電型の半導体領域（1a,1b）に形成した
第１導電型のウエル（4,26）及び第２導電型のウエル
（3,25）に第２の相補型MISトランジスタをそれぞれ形
成した場合、これらの第１の相補型MISトランジスタ及
び第２の相補型MISトランジスタに互いに異なる電源電
圧を印加することができる。
以下、本発明の一実施例について図面を参照しながら
説明する。この実施例は、本発明をCMOSLSIに適用した
実施例である。
説明する。この実施例は、本発明をCMOSLSIに適用した
実施例である。
第１図はこの実施例によるCMOSLSIを示す。
第１図に示すように、この実施例によるCMOSLSIにお
いては、例えばｎ型Si基板のような半導体基板１中に例
えばｐ型の分離層２が形成されている。この分離層２に
より囲まれたｎ型の半導体領域1a中にはｐウエル３及び
ｎウエル４が形成されている。ｐウエル３には、図示省
略したゲート絶縁膜を介して形成されたゲート電極５、
例えばn+型のソース領域６及びドレイン領域７から成る
ｎチャネルMOSFETQ1が形成されている。符号８は例えば
p+型の半導体領域を示す。この半導体領域８は分離層２
と接続されており、従ってこの半導体領域８と分離層２
とは同電位である。また、ｎウエル４には、図示省略し
たゲート絶縁膜を介して形成されたゲート電極９、例え
ばp+型のソース領域10及びドレイン領域11から成るｐチ
ャネルMOSFETQ2が形成されている。上述のｎチャネルMO
SFETQ1とこのｐチャネルMOSFETQ2とによりCMOSが構成さ
れる。符号12は例えばn+型の半導体領域を示す。
いては、例えばｎ型Si基板のような半導体基板１中に例
えばｐ型の分離層２が形成されている。この分離層２に
より囲まれたｎ型の半導体領域1a中にはｐウエル３及び
ｎウエル４が形成されている。ｐウエル３には、図示省
略したゲート絶縁膜を介して形成されたゲート電極５、
例えばn+型のソース領域６及びドレイン領域７から成る
ｎチャネルMOSFETQ1が形成されている。符号８は例えば
p+型の半導体領域を示す。この半導体領域８は分離層２
と接続されており、従ってこの半導体領域８と分離層２
とは同電位である。また、ｎウエル４には、図示省略し
たゲート絶縁膜を介して形成されたゲート電極９、例え
ばp+型のソース領域10及びドレイン領域11から成るｐチ
ャネルMOSFETQ2が形成されている。上述のｎチャネルMO
SFETQ1とこのｐチャネルMOSFETQ2とによりCMOSが構成さ
れる。符号12は例えばn+型の半導体領域を示す。
一方、分離層２に隣接する部分の半導体基板１中には
ｐウエル13及びｎウエル14が形成されている。ｐウエル
13には、図示省略したゲート絶縁膜を介して形成された
ゲート電極15、例えばn+型のソース領域16及びドレイン
領域17から成るｎチャネルMOSFETQ3が形成されている。
符号18は例えばp+型の半導体領域を示す。また、ｎウエ
ル14には、図示省略したゲート絶縁膜を介して形成され
たゲート電極19、例えばp+型のソース領域20及びドレイ
ン領域21から成るｐチャネルMOSFETQ4が形成されてい
る。上述のｎチャネルMOSFETQ3とこのｐチャネルMOSFET
Q4とによりCMOSが構成される。符号22は例えばn+型の半
導体領域を示す。
ｐウエル13及びｎウエル14が形成されている。ｐウエル
13には、図示省略したゲート絶縁膜を介して形成された
ゲート電極15、例えばn+型のソース領域16及びドレイン
領域17から成るｎチャネルMOSFETQ3が形成されている。
符号18は例えばp+型の半導体領域を示す。また、ｎウエ
ル14には、図示省略したゲート絶縁膜を介して形成され
たゲート電極19、例えばp+型のソース領域20及びドレイ
ン領域21から成るｐチャネルMOSFETQ4が形成されてい
る。上述のｎチャネルMOSFETQ3とこのｐチャネルMOSFET
Q4とによりCMOSが構成される。符号22は例えばn+型の半
導体領域を示す。
符号23は例えばｎ型のチャネルストップ領域を示す。
このチャネルストップ領域23により、分離層２と半導体
領域18との間の半導体基板１の表面にｐ型反転層が形成
されてこの分離層２と半導体領域18とが導通するのを防
止することができる。
このチャネルストップ領域23により、分離層２と半導体
領域18との間の半導体基板１の表面にｐ型反転層が形成
されてこの分離層２と半導体領域18とが導通するのを防
止することができる。
さらに、半導体基板１中には例えばｐ型の分離層24が
形成されており、この分離層24により囲まれたｎ型の半
導体領域1b中にｐウエル25及びｎウエル26が形成されて
いる。ｐウエル25には、図示省略したゲート絶縁膜を介
して形成されたゲート電極27、例えばn+型のソース領域
28及びドレイン領域29から成るｎチャネルMOSFETQ5が形
成されている。符号30は例えばp+型の半導体領域を示
す。この半導体領域30は分離層24と接続されており、従
ってこの半導体領域30と分離層24とは同電位である。ま
た、ｎウエル26には、図示省略したゲート絶縁膜を介し
て形成されたゲート電極31、例えばp+型のソース領域32
及びドレイン領域33から成るｐチャネルMOSFETQ6が形成
されている。上述のｎチャネルMOSFETQ5とこのｐチャネ
ルMOSFETQ6とによりCMOSが構成される。符号34は例えば
n+型の半導体領域を示す。
形成されており、この分離層24により囲まれたｎ型の半
導体領域1b中にｐウエル25及びｎウエル26が形成されて
いる。ｐウエル25には、図示省略したゲート絶縁膜を介
して形成されたゲート電極27、例えばn+型のソース領域
28及びドレイン領域29から成るｎチャネルMOSFETQ5が形
成されている。符号30は例えばp+型の半導体領域を示
す。この半導体領域30は分離層24と接続されており、従
ってこの半導体領域30と分離層24とは同電位である。ま
た、ｎウエル26には、図示省略したゲート絶縁膜を介し
て形成されたゲート電極31、例えばp+型のソース領域32
及びドレイン領域33から成るｐチャネルMOSFETQ6が形成
されている。上述のｎチャネルMOSFETQ5とこのｐチャネ
ルMOSFETQ6とによりCMOSが構成される。符号34は例えば
n+型の半導体領域を示す。
次に、上述のように構成されたこの実施例によるCMOS
LSIの製造方法の一例について説明する。
LSIの製造方法の一例について説明する。
第１図に示すように、まず半導体基板１の表面を選択
的に熱酸化することにより例えばSiO2膜のようなフィー
ルド絶縁膜（図示せず）を形成して素子間分離を行った
後、このフィールド絶縁膜で囲まれた活性領域中に分離
層2,24を形成する。これらの分離層2,24は具体的には例
えば次のような方法により形成することができる。これ
らの分離層2,24の形成方法は同じであるので、以下にお
いては分離層２の形成方法について説明する。まず、第
１の方法では、第２図に示すように、形成すべき分離層
２に対応する部分にテーパーの付いた開口35aを有する
フォトレジスタ35を半導体基板１上に形成する。次に、
例えばホウ素（Ｂ）のようなｐ型不純物を矢印で示すよ
うに全面にイオン注入する。この場合、フォトレジスト
35の開口35aにはテーパーが付いていることから、第２
図に示すような形状のｐ型の分離層２が形成される。ま
た、第２の方法では、第３図に示すように、形成すべき
分離層２に対応する部分に開口36aを有するフォトレジ
スト36を半導体基板１上に形成した後、半導体基板１の
表面に対して傾斜した二方向から例えばＢのようなｐ型
不純物を矢印で示すように二回イオン注入する。これに
よって、第３図に示すような形状のｐ型の分離層２が形
成される。さらに、第３の方法では、第４図に示すよう
に、まず所定のパターン形状のフォトレジスト（図示せ
ず）をマスクとして例えばＢのようなｐ型不純物をイオ
ン注入することにより分離層２のうちの半導体基板１の
表面に平行な部分を形成した後、別の所定のパターン形
状のフォトレジスト（図示せず）をマスクして例えばＢ
のようなｐ型不純物をイオン注入することにより分離層
２のうちの半導体基板１の表面に対して垂直な部分を形
成する。これによって、第４図に示すような形状の分離
層２が形成される。
的に熱酸化することにより例えばSiO2膜のようなフィー
ルド絶縁膜（図示せず）を形成して素子間分離を行った
後、このフィールド絶縁膜で囲まれた活性領域中に分離
層2,24を形成する。これらの分離層2,24は具体的には例
えば次のような方法により形成することができる。これ
らの分離層2,24の形成方法は同じであるので、以下にお
いては分離層２の形成方法について説明する。まず、第
１の方法では、第２図に示すように、形成すべき分離層
２に対応する部分にテーパーの付いた開口35aを有する
フォトレジスタ35を半導体基板１上に形成する。次に、
例えばホウ素（Ｂ）のようなｐ型不純物を矢印で示すよ
うに全面にイオン注入する。この場合、フォトレジスト
35の開口35aにはテーパーが付いていることから、第２
図に示すような形状のｐ型の分離層２が形成される。ま
た、第２の方法では、第３図に示すように、形成すべき
分離層２に対応する部分に開口36aを有するフォトレジ
スト36を半導体基板１上に形成した後、半導体基板１の
表面に対して傾斜した二方向から例えばＢのようなｐ型
不純物を矢印で示すように二回イオン注入する。これに
よって、第３図に示すような形状のｐ型の分離層２が形
成される。さらに、第３の方法では、第４図に示すよう
に、まず所定のパターン形状のフォトレジスト（図示せ
ず）をマスクとして例えばＢのようなｐ型不純物をイオ
ン注入することにより分離層２のうちの半導体基板１の
表面に平行な部分を形成した後、別の所定のパターン形
状のフォトレジスト（図示せず）をマスクして例えばＢ
のようなｐ型不純物をイオン注入することにより分離層
２のうちの半導体基板１の表面に対して垂直な部分を形
成する。これによって、第４図に示すような形状の分離
層２が形成される。
通常、分離層2,24は半導体基板１の表面から数μｍ〜
10μｍ程度の深さのところに形成する必要があるので、
以上の三つの方法においてｐ型不純物のイオン注入のエ
ネルギーとしては例えば1MeV〜8MeV程度の高エネルギー
が用いられる。また、このイオン注入の際のマスクとし
て用いられるフォトレジスト35,36の厚さは例えば６μ
ｍ〜10μｍ程度である。
10μｍ程度の深さのところに形成する必要があるので、
以上の三つの方法においてｐ型不純物のイオン注入のエ
ネルギーとしては例えば1MeV〜8MeV程度の高エネルギー
が用いられる。また、このイオン注入の際のマスクとし
て用いられるフォトレジスト35,36の厚さは例えば６μ
ｍ〜10μｍ程度である。
上述のようにして分離層2,24を形成した後、半導体基
板１に例えばＢのようなｐ型不純物及び例えばリン
（Ｐ）やヒ素（As）のようなｎ型不純物を順次選択的に
イオン注入することによりｐウエル3,13,25及びｎウエ
ル4,14,26を形成する。次に、フィールド絶縁膜で囲ま
れた活性領域の表面に例えば熱酸化法により例えばSiO2
膜のようなゲート絶縁膜（図示せず）を形成する。次
に、例えばCVD法により全面に例えば多結晶Si膜を形成
し、この多結晶Si膜に例えばＰのようなｎ型不純物をイ
オン注入して低抵抗化した後、この多結晶Si膜をエッチ
ングにより所定形状にパターンニングしてゲート電極5,
9,15,19,27,31を形成する。なお、これらのゲート電極
5,9,15,19,27,31をポリサイド膜により構成する場合に
は、多結晶Si膜上に例えばモリブデンシリサイド（MoSi
2）膜のような高融点金属シリサイド膜を形成した後に
パターンニングを行う。
板１に例えばＢのようなｐ型不純物及び例えばリン
（Ｐ）やヒ素（As）のようなｎ型不純物を順次選択的に
イオン注入することによりｐウエル3,13,25及びｎウエ
ル4,14,26を形成する。次に、フィールド絶縁膜で囲ま
れた活性領域の表面に例えば熱酸化法により例えばSiO2
膜のようなゲート絶縁膜（図示せず）を形成する。次
に、例えばCVD法により全面に例えば多結晶Si膜を形成
し、この多結晶Si膜に例えばＰのようなｎ型不純物をイ
オン注入して低抵抗化した後、この多結晶Si膜をエッチ
ングにより所定形状にパターンニングしてゲート電極5,
9,15,19,27,31を形成する。なお、これらのゲート電極
5,9,15,19,27,31をポリサイド膜により構成する場合に
は、多結晶Si膜上に例えばモリブデンシリサイド（MoSi
2）膜のような高融点金属シリサイド膜を形成した後に
パターンニングを行う。
次に、例えばまずｎウエル4,14,26の部分の表面を例
えばフォトレジスト（図示せず）で覆った状態でゲート
電極5,15,27をマスクとしてｐウエル3,13,25中に例えば
Asのようなｎ型不純物をイオン注入することにより例え
ばn+型のソース領域6,16,28及びドレイン領域7,17,29を
形成した後、このフォトレジストを除去する。次に、ｐ
ウエル3,13,25の部分の表面を例えばフォトレジスト
（図示せず）で覆った状態でゲート電極9,19,31をマス
クとしてｎウエル4,14,26中に例えばＢのようなｐ型不
純物をイオン注入することにより例えばp+型のソース領
域10,20,32及びドレイン領域11,21,33を形成した後、こ
のフォトレジストを除去する。p+型の半導体領域8,18,3
0は例えばp+型のソース領域10,20,32及びドレイン領域1
1,21,33の形成時に同時に形成することができ、またn+
型の半導体領域12,22,34は例えばn+型のソース領域6,1
6,28及びドレイン領域7,17,29の形成時に同時に形成す
ることができる。この後、層間絶縁膜や配線（図示せ
ず）などを形成して目的とするCMOSLSIを完成させる。
えばフォトレジスト（図示せず）で覆った状態でゲート
電極5,15,27をマスクとしてｐウエル3,13,25中に例えば
Asのようなｎ型不純物をイオン注入することにより例え
ばn+型のソース領域6,16,28及びドレイン領域7,17,29を
形成した後、このフォトレジストを除去する。次に、ｐ
ウエル3,13,25の部分の表面を例えばフォトレジスト
（図示せず）で覆った状態でゲート電極9,19,31をマス
クとしてｎウエル4,14,26中に例えばＢのようなｐ型不
純物をイオン注入することにより例えばp+型のソース領
域10,20,32及びドレイン領域11,21,33を形成した後、こ
のフォトレジストを除去する。p+型の半導体領域8,18,3
0は例えばp+型のソース領域10,20,32及びドレイン領域1
1,21,33の形成時に同時に形成することができ、またn+
型の半導体領域12,22,34は例えばn+型のソース領域6,1
6,28及びドレイン領域7,17,29の形成時に同時に形成す
ることができる。この後、層間絶縁膜や配線（図示せ
ず）などを形成して目的とするCMOSLSIを完成させる。
以上のように、この実施例によれば、ｎチャネルMOSF
ETQ1及びｎチャネルMOSFETQ2から成るCMOSにより構成さ
れる回路は分離層２により半導体基板１と電気的に完全
に分離され、ｎチャネルMOSFETQ5及びｐチャネルMOSFET
Q6から成るCMOSにより構成される回路は分離層24により
半導体基板１と電気的に完全に分離されているので、電
源電圧VSS1と電源電圧VSS3と電源電圧VSS5とを異なる電
圧とすることができるばかりでなく、電源電圧VDD2と電
源電圧VDD4と電源電圧VDD6とを異なる電圧とすることが
できる。従って、例えば、ｎチャネルMOSFETQ1及びｐチ
ャネルMOSFETQ2から成るCMOSにより構成される回路の電
源を5V系電源、ｎチャネルMOSFETQ3及びｐチャネルMOSF
ETQ4から成るCMOSにより構成される回路の電源を10V系
電源、ｎチャネルMOSFETQ5及びｐチャネルMOSFETQ6から
成るCMOSにより構成される回路の電源を15V系電源とす
ることができる。すなわち、この実施例によれば、電源
電圧の異なる三種類の回路を同一半導体基板１上に集積
することができる。
ETQ1及びｎチャネルMOSFETQ2から成るCMOSにより構成さ
れる回路は分離層２により半導体基板１と電気的に完全
に分離され、ｎチャネルMOSFETQ5及びｐチャネルMOSFET
Q6から成るCMOSにより構成される回路は分離層24により
半導体基板１と電気的に完全に分離されているので、電
源電圧VSS1と電源電圧VSS3と電源電圧VSS5とを異なる電
圧とすることができるばかりでなく、電源電圧VDD2と電
源電圧VDD4と電源電圧VDD6とを異なる電圧とすることが
できる。従って、例えば、ｎチャネルMOSFETQ1及びｐチ
ャネルMOSFETQ2から成るCMOSにより構成される回路の電
源を5V系電源、ｎチャネルMOSFETQ3及びｐチャネルMOSF
ETQ4から成るCMOSにより構成される回路の電源を10V系
電源、ｎチャネルMOSFETQ5及びｐチャネルMOSFETQ6から
成るCMOSにより構成される回路の電源を15V系電源とす
ることができる。すなわち、この実施例によれば、電源
電圧の異なる三種類の回路を同一半導体基板１上に集積
することができる。
また、この実施例による方法は、例えば負電源や正電
源などをスイッチトキャパシターを利用してICまたはLS
Iの内部でつくるときにバックゲート効果の問題がなく
なるため、有効である。この実施例による方法は、例え
ば電荷結合素子（CCD）のＶクロックドライバーなどへ
の応用が可能である。
源などをスイッチトキャパシターを利用してICまたはLS
Iの内部でつくるときにバックゲート効果の問題がなく
なるため、有効である。この実施例による方法は、例え
ば電荷結合素子（CCD）のＶクロックドライバーなどへ
の応用が可能である。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、ｎ型の半導体基板
１中にｐ型の分離層2,24を形成しているが、ｐ型の半導
体基板を用いる場合にはｎ型の分離層を形成すればよ
い。また、これらの分離層2,24は必ずしもｐウエル3,25
及びｎウエル4,26を完全に囲むように形成する必要はな
く、少なくともこれらのｐウエル3,25及びｎウエル4,26
の底部に形成すればよい。さらにまた、上述の実施例に
おいて、互いに異なる電源電圧を用いる三種類の回路を
同一半導体基板上に集積する場合について説明したが、
本発明は、互いに異なる電源電圧を用いる二種類または
四種類以上の回路を同一基板上に集積する場合に適用す
ることも可能である。
１中にｐ型の分離層2,24を形成しているが、ｐ型の半導
体基板を用いる場合にはｎ型の分離層を形成すればよ
い。また、これらの分離層2,24は必ずしもｐウエル3,25
及びｎウエル4,26を完全に囲むように形成する必要はな
く、少なくともこれらのｐウエル3,25及びｎウエル4,26
の底部に形成すればよい。さらにまた、上述の実施例に
おいて、互いに異なる電源電圧を用いる三種類の回路を
同一半導体基板上に集積する場合について説明したが、
本発明は、互いに異なる電源電圧を用いる二種類または
四種類以上の回路を同一基板上に集積する場合に適用す
ることも可能である。
以上説明したように、本発明によれば、電源電圧の異
なる回路を同一半導体基板上に容易に集積することがで
きる。
なる回路を同一半導体基板上に容易に集積することがで
きる。
第１図は本発明の一実施例によるCMOSLSIを示す断面
図、第２図、第３図及び第４図は第１図に示すCMOSLSI
における分離層の形成方法を説明するための断面図、第
５図は従来のCMOSLSIを示す断面図である。 図面における主要な符号の説明 1:半導体基板、2,24:分離層、3,13,25:pウエル、4,14,2
6:nウエル,5,9,15,19,27,31:ゲート電極、6,10,16,20,2
8,32:ソース領域、7,11,17,21,29,33:ドレイン領域、
Q1,Q3,Q5:nチャネルMOSFET、Q2,Q4,Q6:pチャネルMOSFE
T。
図、第２図、第３図及び第４図は第１図に示すCMOSLSI
における分離層の形成方法を説明するための断面図、第
５図は従来のCMOSLSIを示す断面図である。 図面における主要な符号の説明 1:半導体基板、2,24:分離層、3,13,25:pウエル、4,14,2
6:nウエル,5,9,15,19,27,31:ゲート電極、6,10,16,20,2
8,32:ソース領域、7,11,17,21,29,33:ドレイン領域、
Q1,Q3,Q5:nチャネルMOSFET、Q2,Q4,Q6:pチャネルMOSFE
T。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−19984（ＪＰ，Ａ) 特開 昭51−73887（ＪＰ，Ａ) 特開 昭62−23156（ＪＰ，Ａ) 特開 昭61−234069（ＪＰ，Ａ) 特開 昭51−113469（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１導電型の半導体基板の一主面に形成さ
れた第１導電型の半導体領域を囲むように第２導電型の
半導体領域から成る分離層をイオン注入により形成する
ことにより上記第１導電型の半導体基板と上記第１導電
型の半導体領域とを電気的に分離する工程と、 上記第１導電型の半導体基板に第１導電型のウエル及び
第２導電型のウエルを形成する工程と、 上記第１導電型の半導体領域に第１導電型のウエル及び
第２導電型のウエルを形成する工程と、 上記第１導電型の半導体基板に形成した上記第１導電型
のウエル及び上記第２導電型のウエルに第１の相補型MI
Sトランジスタを及び上記第１導電型の半導体領域に形
成した上記第１導電型のウエル及び上記第２導電型のウ
エルに第２の相補型MISトランジスタをそれぞれ形成す
る工程とを有する ことを特徴とする半導体装置の製造方法。 - 【請求項２】上記半導体装置は電荷結合素子を含む半導
体装置であることを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01131791A JP3138263B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01131791A JP3138263B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02310961A JPH02310961A (ja) | 1990-12-26 |
| JP3138263B2 true JP3138263B2 (ja) | 2001-02-26 |
Family
ID=15066217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01131791A Expired - Fee Related JP3138263B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138263B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3017809B2 (ja) * | 1991-01-09 | 2000-03-13 | 株式会社東芝 | アナログ・デジタル混載半導体集積回路装置 |
| JP3075892B2 (ja) * | 1993-07-09 | 2000-08-14 | 株式会社東芝 | 半導体装置 |
-
1989
- 1989-05-25 JP JP01131791A patent/JP3138263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02310961A (ja) | 1990-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |