JP2003051552A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2003051552A JP2003051552A JP2001236394A JP2001236394A JP2003051552A JP 2003051552 A JP2003051552 A JP 2003051552A JP 2001236394 A JP2001236394 A JP 2001236394A JP 2001236394 A JP2001236394 A JP 2001236394A JP 2003051552 A JP2003051552 A JP 2003051552A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 高耐圧型のＭＯＳトランジスタと低耐圧型の
ＭＯＳトランジスタを有するＭＯＳデバイスを低コスト
で製造する方法を提供する。 【解決手段】 高耐圧ｎＭＯＳトランジスタと低耐圧ｎ
ＭＯＳトランジスタに対し、低不純物濃度のｎ-型半導
体領域１４と低不純物濃度のｐ-型半導体領域１３を同
時に形成し、高耐圧ｎＭＯＳトランジスタと低耐圧ｐＭ
ＯＳトランジスタに対し、低不純物濃度のｎ-型半導体
領域１５を同時に形成することによって、イオン注入工
程とそれに必要なフォトマスクを低減する。
ＭＯＳトランジスタを有するＭＯＳデバイスを低コスト
で製造する方法を提供する。 【解決手段】 高耐圧ｎＭＯＳトランジスタと低耐圧ｎ
ＭＯＳトランジスタに対し、低不純物濃度のｎ-型半導
体領域１４と低不純物濃度のｐ-型半導体領域１３を同
時に形成し、高耐圧ｎＭＯＳトランジスタと低耐圧ｐＭ
ＯＳトランジスタに対し、低不純物濃度のｎ-型半導体
領域１５を同時に形成することによって、イオン注入工
程とそれに必要なフォトマスクを低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、同一半導体基板上に高耐圧
ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを形
成する半導体集積回路装置に適用して有効な技術に関す
る。
置の製造技術に関し、特に、同一半導体基板上に高耐圧
ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを形
成する半導体集積回路装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】ＩＣカードあるいはフラッシュメモリを
搭載したマイコンにおいては、不揮発性メモリの書き込
み、消去動作を駆動するために、内部において高電圧を
発生させることが必要とされる。このため、内部周辺回
路に高耐圧型ＭＯＳトランジスタが必要となる。
搭載したマイコンにおいては、不揮発性メモリの書き込
み、消去動作を駆動するために、内部において高電圧を
発生させることが必要とされる。このため、内部周辺回
路に高耐圧型ＭＯＳトランジスタが必要となる。
【０００３】一方、デザインルールとして０．５μｍを
有していた世代では、ＭＯＳトランジスタのソース・ド
レインの高濃度拡散層をゲート電極から離間させる（い
わゆるオフセット構造）ことにより、ソース・ドレイン
接合の耐圧を保持する高耐圧型ＭＯＳトランジスタを形
成している。
有していた世代では、ＭＯＳトランジスタのソース・ド
レインの高濃度拡散層をゲート電極から離間させる（い
わゆるオフセット構造）ことにより、ソース・ドレイン
接合の耐圧を保持する高耐圧型ＭＯＳトランジスタを形
成している。
【０００４】
【発明が解決しようとする課題】デザインルールとして
０．３５μｍ以下となった世代のトランジスタにおける
オフセット構造を有する高耐圧ＭＯＳトランジスタで
は、ソース、ドレインの高濃度拡散層とゲート電極間の
高抵抗層を低抵抗化する目的で低濃度拡散層を形成する
ことが必要となる。
０．３５μｍ以下となった世代のトランジスタにおける
オフセット構造を有する高耐圧ＭＯＳトランジスタで
は、ソース、ドレインの高濃度拡散層とゲート電極間の
高抵抗層を低抵抗化する目的で低濃度拡散層を形成する
ことが必要となる。
【０００５】しかし、高耐圧ＭＯＳトランジスタのソー
ス、ドレイン低濃度拡散層の形成プロセスを低耐圧ＭＯ
Ｓトランジスタと同一のマスクによって兼ねた場合に
は、高耐圧ＭＯＳトランジスタの耐圧性を維持すること
ができなくなり、ソース、ドレインとウエル拡散層間に
おいて絶縁破壊を起こしてしまう。従って、高耐圧ＭＯ
Ｓトランジスタの形成プロセスを低耐圧ＭＯＳトランジ
スタのプロセスと分離する別個のプロセスが必要となる
ことから、マスク枚数の増大による製造コストの上昇が
不可避となる。
ス、ドレイン低濃度拡散層の形成プロセスを低耐圧ＭＯ
Ｓトランジスタと同一のマスクによって兼ねた場合に
は、高耐圧ＭＯＳトランジスタの耐圧性を維持すること
ができなくなり、ソース、ドレインとウエル拡散層間に
おいて絶縁破壊を起こしてしまう。従って、高耐圧ＭＯ
Ｓトランジスタの形成プロセスを低耐圧ＭＯＳトランジ
スタのプロセスと分離する別個のプロセスが必要となる
ことから、マスク枚数の増大による製造コストの上昇が
不可避となる。
【０００６】本発明の目的は、高耐圧ＭＯＳトランジス
タと低耐圧ＭＯＳトランジスタとを同一基板上に形成す
るＭＯＳデバイスの製造コストを低減することのできる
技術を提供することにある。
タと低耐圧ＭＯＳトランジスタとを同一基板上に形成す
るＭＯＳデバイスの製造コストを低減することのできる
技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示された
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】すなわち、本発明は、半導体基板中の第１
の素子分離領域を介して有する第１のｐ型の半導体領域
により構成される第１の半導体領域と、第１のｎ型の半
導体領域により構成される第２の半導体領域とのそれぞ
れの表面上に第１および第２のゲート電極を形成し、前
記第２の半導体領域に隣接して、前記第２の半導体領域
に対して前記第１の半導体領域と反対の側に、第２のｐ
型の半導体領域により構成される第３の半導体領域上に
第３のゲート電極を形成し、前記第１および第３の半導
体領域に、前記第１および第３のゲート電極をそれぞれ
マスクとして第１のｎ型の不純物元素をイオン注入して
第１のｎ型の低濃度半導体領域を前記第１および第３の
ゲート電極の両側にそれぞれ形成し、続いて第１のｐ型
の不純物元素をイオン注入して前記第１のｎ型の低濃度
半導体領域の周囲に前記第１のｎ型の低濃度半導体領域
より低濃度の第１のｐ型の低濃度半導体領域を形成し、
前記第２および第３の半導体領域に、前記第２および第
３のゲート電極をマスクとして第２のｎ型の不純物元素
をイオン注入して、前記第２および第３のゲート電極の
両側に第２のｎ型の低濃度半導体領域を形成し、前記第
３の半導体領域では、前記第３のゲート電極の両側の前
記第１のｐ型の低濃度半導体領域の外側に前記第２のｎ
型の低濃度半導体領域を、前記第２のｎ型の低濃度半導
体領域の濃度が前記第１のｐ型の半導体領域の濃度より
大となるようにかつ前記第１のｎ型の低濃度半導体領域
の濃度より小となるように形成し、前記第２の半導体領
域に、前記第２のゲート電極をマスクとして第２のｐ型
の不純物元素をイオン注入して前記第２のゲート電極の
両側に第２のｐ型の低濃度半導体領域を、前記第２のｎ
型の低濃度半導体領域の内側に、前記第２のｐ型の低濃
度半導体領域の濃度が前記第２のｎ型の低濃度半導体領
域の濃度より大となるように形成する工程とを有するも
のである。
の素子分離領域を介して有する第１のｐ型の半導体領域
により構成される第１の半導体領域と、第１のｎ型の半
導体領域により構成される第２の半導体領域とのそれぞ
れの表面上に第１および第２のゲート電極を形成し、前
記第２の半導体領域に隣接して、前記第２の半導体領域
に対して前記第１の半導体領域と反対の側に、第２のｐ
型の半導体領域により構成される第３の半導体領域上に
第３のゲート電極を形成し、前記第１および第３の半導
体領域に、前記第１および第３のゲート電極をそれぞれ
マスクとして第１のｎ型の不純物元素をイオン注入して
第１のｎ型の低濃度半導体領域を前記第１および第３の
ゲート電極の両側にそれぞれ形成し、続いて第１のｐ型
の不純物元素をイオン注入して前記第１のｎ型の低濃度
半導体領域の周囲に前記第１のｎ型の低濃度半導体領域
より低濃度の第１のｐ型の低濃度半導体領域を形成し、
前記第２および第３の半導体領域に、前記第２および第
３のゲート電極をマスクとして第２のｎ型の不純物元素
をイオン注入して、前記第２および第３のゲート電極の
両側に第２のｎ型の低濃度半導体領域を形成し、前記第
３の半導体領域では、前記第３のゲート電極の両側の前
記第１のｐ型の低濃度半導体領域の外側に前記第２のｎ
型の低濃度半導体領域を、前記第２のｎ型の低濃度半導
体領域の濃度が前記第１のｐ型の半導体領域の濃度より
大となるようにかつ前記第１のｎ型の低濃度半導体領域
の濃度より小となるように形成し、前記第２の半導体領
域に、前記第２のゲート電極をマスクとして第２のｐ型
の不純物元素をイオン注入して前記第２のゲート電極の
両側に第２のｐ型の低濃度半導体領域を、前記第２のｎ
型の低濃度半導体領域の内側に、前記第２のｐ型の低濃
度半導体領域の濃度が前記第２のｎ型の低濃度半導体領
域の濃度より大となるように形成する工程とを有するも
のである。
【００１０】また、本発明は、半導体基板中の第１のｐ
型の半導体領域を有する第１の半導体領域上に第１のゲ
ート電極を形成し、第１の素子分離領域を介して前記第
１の半導体領域に隣接して、第２のｎ型の半導体領域を
有する第２の半導体領域上に第２のゲート電極を形成
し、第２の素子分離領域を介して前記第２の半導体領域
に隣接して、前記第２の半導体領域に対して前記第１の
半導体領域と反対の側に、第１のｐ型の半導体領域を有
する第３の半導体領域上に第３のゲート電極を形成し、
前記第１および第３の半導体領域に、前記第１および第
３のゲート電極をそれぞれマスクとして第１のｎ型の不
純物元素をイオン注入して第１のｎ型の低濃度半導体領
域を前記第１および第３のゲート電極の両側にそれぞれ
形成し、続いて第１のｐ型の不純物元素をイオン注入し
て前記第１のｎ型の低濃度半導体領域の周囲に前記第１
のｎ型の低濃度半導体領域より低濃度の第１のｐ型の低
濃度半導体領域を形成し、前記第２および第３の半導体
領域に、前記第２および第３のゲート電極をマスクとし
て第２のｎ型の不純物元素をイオン注入して、前記第２
および第３のゲート電極の両側に第２のｎ型の低濃度半
導体領域を形成し、前記第３の半導体領域では、前記第
３のゲート電極の両側の前記第１のｐ型の低濃度半導体
領域の外側に前記第２のｎ型の低濃度半導体領域を、前
記第２のｎ型の低濃度半導体領域の濃度が前記第１のｐ
型の半導体領域の濃度と前記第１のｎ型の低濃度半導体
領域の濃度との中間の濃度となるように形成し、前記第
２の半導体領域上の前記第２のゲート電極をマスクとし
て第２のｐ型の不純物元素をイオン注入して前記第２の
ゲート電極の両側に第２のｐ型の低濃度半導体領域を、
前記第２のｎ型の低濃度半導体領域の内側に、前記第２
のｐ型の低濃度半導体領域の濃度が前記第２のｎ型の低
濃度半導体領域の濃度より大となるように形成し、前記
第３の半導体領域中の前記第３のゲート電極の外側に高
濃度半導体領域を、前記第３のゲート電極から離間して
かつ少なくとも前記第３の半導体領域中の前記第１の低
濃度半導体領域と部分的に重畳するように形成するもの
である。
型の半導体領域を有する第１の半導体領域上に第１のゲ
ート電極を形成し、第１の素子分離領域を介して前記第
１の半導体領域に隣接して、第２のｎ型の半導体領域を
有する第２の半導体領域上に第２のゲート電極を形成
し、第２の素子分離領域を介して前記第２の半導体領域
に隣接して、前記第２の半導体領域に対して前記第１の
半導体領域と反対の側に、第１のｐ型の半導体領域を有
する第３の半導体領域上に第３のゲート電極を形成し、
前記第１および第３の半導体領域に、前記第１および第
３のゲート電極をそれぞれマスクとして第１のｎ型の不
純物元素をイオン注入して第１のｎ型の低濃度半導体領
域を前記第１および第３のゲート電極の両側にそれぞれ
形成し、続いて第１のｐ型の不純物元素をイオン注入し
て前記第１のｎ型の低濃度半導体領域の周囲に前記第１
のｎ型の低濃度半導体領域より低濃度の第１のｐ型の低
濃度半導体領域を形成し、前記第２および第３の半導体
領域に、前記第２および第３のゲート電極をマスクとし
て第２のｎ型の不純物元素をイオン注入して、前記第２
および第３のゲート電極の両側に第２のｎ型の低濃度半
導体領域を形成し、前記第３の半導体領域では、前記第
３のゲート電極の両側の前記第１のｐ型の低濃度半導体
領域の外側に前記第２のｎ型の低濃度半導体領域を、前
記第２のｎ型の低濃度半導体領域の濃度が前記第１のｐ
型の半導体領域の濃度と前記第１のｎ型の低濃度半導体
領域の濃度との中間の濃度となるように形成し、前記第
２の半導体領域上の前記第２のゲート電極をマスクとし
て第２のｐ型の不純物元素をイオン注入して前記第２の
ゲート電極の両側に第２のｐ型の低濃度半導体領域を、
前記第２のｎ型の低濃度半導体領域の内側に、前記第２
のｐ型の低濃度半導体領域の濃度が前記第２のｎ型の低
濃度半導体領域の濃度より大となるように形成し、前記
第３の半導体領域中の前記第３のゲート電極の外側に高
濃度半導体領域を、前記第３のゲート電極から離間して
かつ少なくとも前記第３の半導体領域中の前記第１の低
濃度半導体領域と部分的に重畳するように形成するもの
である。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１２】本発明の一実施の形態である低耐圧ＣＭＯ
Ｓトランジスタおよび高耐圧ＣＭＯＳトランジスタを有
するフラッシュメモリの製造方法を図１〜図１９に基づ
いて説明する。
Ｓトランジスタおよび高耐圧ＣＭＯＳトランジスタを有
するフラッシュメモリの製造方法を図１〜図１９に基づ
いて説明する。
【００１３】まず、図１に示すように、半導体基板（以
下、基板という）１の主面に素子分離溝２を形成した
後、活性領域の表面に熱酸化法で薄い酸化シリコン膜２
ａを形成する。ここで、素子分離溝２によって分離され
た活性領域を（ａ）、（ｂ）、（ｃ）および（ｄ）で示
す。活性領域（ａ）は、低耐圧ｎＭＯＳトランジスタが
形成される領域、活性領域（ｂ）は、低耐圧ｐＭＯＳト
ランジスタが形成される領域、活性領域（ｃ）は、高耐
圧ｎＭＯＳトランジスタが形成される領域、活性領域
（ｄ）は、高耐圧ｐＭＯＳトランジスタが形成される領
域である。
下、基板という）１の主面に素子分離溝２を形成した
後、活性領域の表面に熱酸化法で薄い酸化シリコン膜２
ａを形成する。ここで、素子分離溝２によって分離され
た活性領域を（ａ）、（ｂ）、（ｃ）および（ｄ）で示
す。活性領域（ａ）は、低耐圧ｎＭＯＳトランジスタが
形成される領域、活性領域（ｂ）は、低耐圧ｐＭＯＳト
ランジスタが形成される領域、活性領域（ｃ）は、高耐
圧ｎＭＯＳトランジスタが形成される領域、活性領域
（ｄ）は、高耐圧ｐＭＯＳトランジスタが形成される領
域である。
【００１４】次に、図２に示すように、活性領域（ａ）
をフォトレジスト膜４０で覆い、活性領域（ｂ）、
（ｃ）、（ｄ）の基板１にリン（Ｐ）をイオン注入する
ことによって、ｎ型ウエル３を形成する。
をフォトレジスト膜４０で覆い、活性領域（ｂ）、
（ｃ）、（ｄ）の基板１にリン（Ｐ）をイオン注入する
ことによって、ｎ型ウエル３を形成する。
【００１５】次に、図３に示すように、活性領域
（ａ）、（ｃ）、（ｄ）をフォトレジスト膜４１で覆
い、活性領域（ｂ）の基板１にリン（Ｐ）をイオン注入
することによって、ｎ型ウエル３の上部に高不純物濃度
のｎ型ウエル５を形成する。
（ａ）、（ｃ）、（ｄ）をフォトレジスト膜４１で覆
い、活性領域（ｂ）の基板１にリン（Ｐ）をイオン注入
することによって、ｎ型ウエル３の上部に高不純物濃度
のｎ型ウエル５を形成する。
【００１６】次に、図４に示すように、活性領域
（ｂ）、（ｄ）をフォトレジスト膜４２で覆い、活性領
域（ａ）、（ｃ）の基板１にホウ素（Ｂ）をイオン注入
することによって、ｐ型ウエル４を形成する。ここまで
の工程で、活性領域（ａ）、（ｃ）にｐ型ウエル４が形
成され、活性領域（ｂ）にｎ型ウエル５が形成され、活
性領域（ｄ）にｎ型ウエル３が形成される。
（ｂ）、（ｄ）をフォトレジスト膜４２で覆い、活性領
域（ａ）、（ｃ）の基板１にホウ素（Ｂ）をイオン注入
することによって、ｐ型ウエル４を形成する。ここまで
の工程で、活性領域（ａ）、（ｃ）にｐ型ウエル４が形
成され、活性領域（ｂ）にｎ型ウエル５が形成され、活
性領域（ｄ）にｎ型ウエル３が形成される。
【００１７】次に、図５に示すように、活性領域
（ａ）、（ｂ）をフォトレジスト膜４３で覆い、活性領
域（ｃ）のｐ型ウエル４および活性領域（ｄ）のｎ型ウ
エル３に二フッ化ホウ素（ＢＦ2）をイオン注入するこ
とによって、ｐ型チャネルイオン注入層６を形成する。
（ａ）、（ｂ）をフォトレジスト膜４３で覆い、活性領
域（ｃ）のｐ型ウエル４および活性領域（ｄ）のｎ型ウ
エル３に二フッ化ホウ素（ＢＦ2）をイオン注入するこ
とによって、ｐ型チャネルイオン注入層６を形成する。
【００１８】次に、図６に示すように、活性領域
（ｃ）、（ｄ）をフォトレジスト膜４４で覆い、活性領
域（ａ）のｐ型ウエル４および活性領域（ｂ）のｎ型ウ
エル５に二フッ化ホウ素（ＢＦ2）をイオン注入するこ
とによって、ｐ型チャネルイオン注入層８を形成する。
（ｃ）、（ｄ）をフォトレジスト膜４４で覆い、活性領
域（ａ）のｐ型ウエル４および活性領域（ｂ）のｎ型ウ
エル５に二フッ化ホウ素（ＢＦ2）をイオン注入するこ
とによって、ｐ型チャネルイオン注入層８を形成する。
【００１９】次に、図７に示すように、基板１の表面を
ウェットエッチングして酸化シリコン膜２ａを除去した
後、基板１を熱酸化することによってｐ型ウエル４、ｎ
型ウエル３、５のそれぞれの表面に膜厚２０ｎｍ程度の
厚いゲート絶縁膜７を形成する。
ウェットエッチングして酸化シリコン膜２ａを除去した
後、基板１を熱酸化することによってｐ型ウエル４、ｎ
型ウエル３、５のそれぞれの表面に膜厚２０ｎｍ程度の
厚いゲート絶縁膜７を形成する。
【００２０】次に、図８に示すように、活性領域
（ｃ）、（ｄ）をフォトレジスト膜４５で覆い、活性領
域（ａ）のｐ型ウエル４の表面および活性領域（ｂ）の
ｎ型ウエル５の表面をウェットエッチングしてゲート絶
縁膜７を除去した後、活性領域（ａ）のｐ型ウエル４の
表面および活性領域（ｂ）のｎ型ウエル５の表面に膜厚
９ｎｍ程度の薄いゲート絶縁膜９を形成する。このゲー
ト絶縁膜９は、フォトレジスト膜４５を除去した後、基
板１を熱酸化することによって形成する。
（ｃ）、（ｄ）をフォトレジスト膜４５で覆い、活性領
域（ａ）のｐ型ウエル４の表面および活性領域（ｂ）の
ｎ型ウエル５の表面をウェットエッチングしてゲート絶
縁膜７を除去した後、活性領域（ａ）のｐ型ウエル４の
表面および活性領域（ｂ）のｎ型ウエル５の表面に膜厚
９ｎｍ程度の薄いゲート絶縁膜９を形成する。このゲー
ト絶縁膜９は、フォトレジスト膜４５を除去した後、基
板１を熱酸化することによって形成する。
【００２１】次に、図９に示すように、基板１上にＣＶ
Ｄ法で膜厚２００ｎｍ程度の多結晶シリコン膜（または
多結晶シリコン膜と高融点金属膜との積層膜からなるポ
リサイド膜）１０を堆積した後、多結晶シリコン膜１０
の上部にＣＶＤ法で膜厚１５０ｎｍ程度の酸化シリコン
膜１１を堆積する。
Ｄ法で膜厚２００ｎｍ程度の多結晶シリコン膜（または
多結晶シリコン膜と高融点金属膜との積層膜からなるポ
リサイド膜）１０を堆積した後、多結晶シリコン膜１０
の上部にＣＶＤ法で膜厚１５０ｎｍ程度の酸化シリコン
膜１１を堆積する。
【００２２】次に、図１０に示すように、フォトレジス
ト膜（図示せず）をマスクに用いたドライエッチングで
酸化シリコン膜１１と多結晶シリコン膜１０とをパター
ニングすることにより、活性領域（ａ）、（ｂ）のゲー
ト絶縁膜９上および活性領域（ｃ）、（ｄ）のゲート絶
縁膜７上にゲート電極３０ａ〜３０ｄを形成する。
ト膜（図示せず）をマスクに用いたドライエッチングで
酸化シリコン膜１１と多結晶シリコン膜１０とをパター
ニングすることにより、活性領域（ａ）、（ｂ）のゲー
ト絶縁膜９上および活性領域（ｃ）、（ｄ）のゲート絶
縁膜７上にゲート電極３０ａ〜３０ｄを形成する。
【００２３】次に、図１１に示すように、基板１上にＣ
ＶＤ法もしくは熱酸化で膜厚１０ｎｍ程度の薄い酸化シ
リコン膜１２を堆積した後、図１２に示すように、活性
領域（ｂ）、（ｄ）（ｎ型ウエル３、５）の上部をフォ
トレジスト膜４６で覆い、活性領域（ａ）、（ｃ）のｐ
型ウエル４に二フッ化ホウ素（ＢＦ2）およびヒ素（Ａ
ｓ）をイオン注入した後、フォトレジスト膜４６を除去
し、次いで基板１を熱処理する。これにより、活性領域
（ａ）のｐ型ウエル４、および活性領域（ｃ）のｐ型ウ
エル４に低不純物濃度のｎ-型半導体領域１４が形成さ
れ、さらにｎ-型半導体領域１４を囲むようにして低不
純物濃度のｐ-型半導体領域１３が形成される。ｐ-型半
導体領域１３は、活性領域（ａ）に形成される低耐圧ｎ
ＭＯＳトランジスタのソース、ドレイン間に生じるパン
チスルーを抑制するために形成する。
ＶＤ法もしくは熱酸化で膜厚１０ｎｍ程度の薄い酸化シ
リコン膜１２を堆積した後、図１２に示すように、活性
領域（ｂ）、（ｄ）（ｎ型ウエル３、５）の上部をフォ
トレジスト膜４６で覆い、活性領域（ａ）、（ｃ）のｐ
型ウエル４に二フッ化ホウ素（ＢＦ2）およびヒ素（Ａ
ｓ）をイオン注入した後、フォトレジスト膜４６を除去
し、次いで基板１を熱処理する。これにより、活性領域
（ａ）のｐ型ウエル４、および活性領域（ｃ）のｐ型ウ
エル４に低不純物濃度のｎ-型半導体領域１４が形成さ
れ、さらにｎ-型半導体領域１４を囲むようにして低不
純物濃度のｐ-型半導体領域１３が形成される。ｐ-型半
導体領域１３は、活性領域（ａ）に形成される低耐圧ｎ
ＭＯＳトランジスタのソース、ドレイン間に生じるパン
チスルーを抑制するために形成する。
【００２４】次に、図１３に示すように、活性領域
（ａ）（ｐ型ウエル４）および活性領域（ｄ）（ｎ型ウ
エル３）の上部をフォトレジスト膜４７で覆い、活性領
域（ｂ）のｎ型ウエル５および活性領域（ｃ）のｐ型ウ
エル４にリン（Ｐ）をイオン注入することによって、ｎ
-型半導体領域１５を形成する。このとき、ｎ-型半導体
領域１５の不純物濃度がｐ-型半導体領域１３の不純物
濃度よりも高く、かつ前記ｎ-型半導体領域１４の不純
物濃度よりもやや低くなるようにリンのドーズ量を制御
する。このようにすると、活性領域（ｃ）のｐ型ウエル
４においては、ｎ-型半導体領域１４を囲むｐ-型半導体
領域１３がより高不純物濃度のｎ-型半導体領域１５に
よって打ち消されてｎ型に反転するため、ｎ-型半導体
領域１４の周囲にはｎ-型半導体領域１４よりも低不純
物濃度のｎ-型半導体領域１３’が形成されることにな
る。
（ａ）（ｐ型ウエル４）および活性領域（ｄ）（ｎ型ウ
エル３）の上部をフォトレジスト膜４７で覆い、活性領
域（ｂ）のｎ型ウエル５および活性領域（ｃ）のｐ型ウ
エル４にリン（Ｐ）をイオン注入することによって、ｎ
-型半導体領域１５を形成する。このとき、ｎ-型半導体
領域１５の不純物濃度がｐ-型半導体領域１３の不純物
濃度よりも高く、かつ前記ｎ-型半導体領域１４の不純
物濃度よりもやや低くなるようにリンのドーズ量を制御
する。このようにすると、活性領域（ｃ）のｐ型ウエル
４においては、ｎ-型半導体領域１４を囲むｐ-型半導体
領域１３がより高不純物濃度のｎ-型半導体領域１５に
よって打ち消されてｎ型に反転するため、ｎ-型半導体
領域１４の周囲にはｎ-型半導体領域１４よりも低不純
物濃度のｎ-型半導体領域１３’が形成されることにな
る。
【００２５】すなわち、活性領域（ｃ）のｐ型ウエル４
においては、ｎ-型半導体領域１５を形成しない場合に
は、ｐ-型半導体領域１３とｎ-型半導体領域１４とによ
って形成されるｐｎ接合が接合破壊を生じ易く、耐圧が
低下するが、ｐ-型半導体領域１３の周囲により高不純
物濃度のｎ-型半導体領域１５を形成することにより、
高耐圧ｎＭＯＳトランジスタの接合耐圧を向上させるこ
とが可能となる。
においては、ｎ-型半導体領域１５を形成しない場合に
は、ｐ-型半導体領域１３とｎ-型半導体領域１４とによ
って形成されるｐｎ接合が接合破壊を生じ易く、耐圧が
低下するが、ｐ-型半導体領域１３の周囲により高不純
物濃度のｎ-型半導体領域１５を形成することにより、
高耐圧ｎＭＯＳトランジスタの接合耐圧を向上させるこ
とが可能となる。
【００２６】次に、フォトレジスト膜４７を除去した
後、図１４に示すように、活性領域（ａ）および活性領
域（ｃ）を覆うフォトレジスト膜４８をマスクにして活
性領域（ｂ）のｎ型ウエル５および活性領域（ｄ）のｎ
型ウエル３に二フッ化ホウ素（ＢＦ2）をイオン注入す
ることによって、低不純物濃度のｐ-型半導体領域１６
を形成する。
後、図１４に示すように、活性領域（ａ）および活性領
域（ｃ）を覆うフォトレジスト膜４８をマスクにして活
性領域（ｂ）のｎ型ウエル５および活性領域（ｄ）のｎ
型ウエル３に二フッ化ホウ素（ＢＦ2）をイオン注入す
ることによって、低不純物濃度のｐ-型半導体領域１６
を形成する。
【００２７】以上のように、高耐圧ｎＭＯＳトランジス
タ、高耐圧ｐＭＯＳトランジスタ、低耐圧ｎＭＯＳトラ
ンジスタおよび低耐圧ｐＭＯＳトランジスタを形成する
際、低不純物濃度の半導体領域の形成プロセスを共通化
することにより、高耐圧ＭＯＳトランジスタに対して独
立に行う低不純物濃度の半導体領域の形成プロセスを不
要とすることができる。これにより、高耐圧ｎＭＯＳト
ランジスタに対して独立に行う場合に必要となる２枚の
フォトマスクと２回のイオン注入工程を省略することが
できる。
タ、高耐圧ｐＭＯＳトランジスタ、低耐圧ｎＭＯＳトラ
ンジスタおよび低耐圧ｐＭＯＳトランジスタを形成する
際、低不純物濃度の半導体領域の形成プロセスを共通化
することにより、高耐圧ＭＯＳトランジスタに対して独
立に行う低不純物濃度の半導体領域の形成プロセスを不
要とすることができる。これにより、高耐圧ｎＭＯＳト
ランジスタに対して独立に行う場合に必要となる２枚の
フォトマスクと２回のイオン注入工程を省略することが
できる。
【００２８】次に、フォトレジスト膜４８を除去した
後、図１５に示すように、基板１上にＣＶＤ法で酸化シ
リコン膜１７ａを堆積し、続いて、図１６に示すよう
に、酸化シリコン膜１７ａを異方性エッチングすること
によって、ゲート電極３０ａ〜３０ｄのそれぞれの側壁
にサイドウォールスペーサ１７を形成する。
後、図１５に示すように、基板１上にＣＶＤ法で酸化シ
リコン膜１７ａを堆積し、続いて、図１６に示すよう
に、酸化シリコン膜１７ａを異方性エッチングすること
によって、ゲート電極３０ａ〜３０ｄのそれぞれの側壁
にサイドウォールスペーサ１７を形成する。
【００２９】次に、図１７に示すように、基板１上にＣ
ＶＤ法で膜厚１０ｎｍ程度の薄い酸化シリコン膜１８を
堆積した後、図１８に示すように、ｎ型ウエル３、５を
フォトレジスト膜４９で覆い、ｐ型ウエル４にヒ素をイ
オン注入することによって、活性領域（ａ）および活性
領域（ｃ）に高不純物濃度のｎ+型半導体領域１９（ソ
ース、ドレイン）を形成し、低耐圧ｎＭＯＳトランジス
タおよび高耐圧ｎＭＯＳトランジスタを形成する。この
とき、高耐圧ｎＭＯＳトランジスタが形成される活性領
域（ｃ）においては、ｎ+型半導体領域１９をサイドウ
ォールスペーサ１７および素子分離溝２から離間させて
形成する。これにより、ｎ+型半導体領域１９とゲート
電極３０ｃの直下に形成されるチャネル領域および素子
分離溝２とのそれぞれの間における高耐圧ｎＭＯＳトラ
ンジスタの耐圧を確保することができる。
ＶＤ法で膜厚１０ｎｍ程度の薄い酸化シリコン膜１８を
堆積した後、図１８に示すように、ｎ型ウエル３、５を
フォトレジスト膜４９で覆い、ｐ型ウエル４にヒ素をイ
オン注入することによって、活性領域（ａ）および活性
領域（ｃ）に高不純物濃度のｎ+型半導体領域１９（ソ
ース、ドレイン）を形成し、低耐圧ｎＭＯＳトランジス
タおよび高耐圧ｎＭＯＳトランジスタを形成する。この
とき、高耐圧ｎＭＯＳトランジスタが形成される活性領
域（ｃ）においては、ｎ+型半導体領域１９をサイドウ
ォールスペーサ１７および素子分離溝２から離間させて
形成する。これにより、ｎ+型半導体領域１９とゲート
電極３０ｃの直下に形成されるチャネル領域および素子
分離溝２とのそれぞれの間における高耐圧ｎＭＯＳトラ
ンジスタの耐圧を確保することができる。
【００３０】同様にして、図１９に示すように、ｐ型ウ
エル４をフォトレジスト膜５０で覆い、活性領域（ｂ）
および活性領域（ｄ）に二フッ化ホウ素（ＢＦ2）をイ
オン注入することによって、高不純物濃度のｐ+型半導
体領域２０（ソース、ドレイン）を形成し、低耐圧ｐＭ
ＯＳトランジスタおよび高耐圧ｐＭＯＳトランジスタを
形成する。この場合も、高耐圧ｐＭＯＳトランジスタが
形成される活性領域（ｄ）においては、ｐ+型半導体領
域２０をサイドウォールスペーサ１７および素子分離溝
２から離間させて形成する。これにより、ｐ+型半導体
領域２０とゲート電極３０ｄの直下に形成されるチャネ
ル領域および素子分離溝２とのそれぞれの間における高
耐圧ｐＭＯＳトランジスタの耐圧を確保することができ
る。
エル４をフォトレジスト膜５０で覆い、活性領域（ｂ）
および活性領域（ｄ）に二フッ化ホウ素（ＢＦ2）をイ
オン注入することによって、高不純物濃度のｐ+型半導
体領域２０（ソース、ドレイン）を形成し、低耐圧ｐＭ
ＯＳトランジスタおよび高耐圧ｐＭＯＳトランジスタを
形成する。この場合も、高耐圧ｐＭＯＳトランジスタが
形成される活性領域（ｄ）においては、ｐ+型半導体領
域２０をサイドウォールスペーサ１７および素子分離溝
２から離間させて形成する。これにより、ｐ+型半導体
領域２０とゲート電極３０ｄの直下に形成されるチャネ
ル領域および素子分離溝２とのそれぞれの間における高
耐圧ｐＭＯＳトランジスタの耐圧を確保することができ
る。
【００３１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００３２】
【発明の効果】本願によって開示される発明によって得
られる効果を簡単に説明すれば、以下の通りである。
られる効果を簡単に説明すれば、以下の通りである。
【００３３】高耐圧型ｎＭＯＳトランジスタと、低耐圧
ｎＭＯＳトランジスタおよび低耐圧ｐＭＯＳトランジス
タに対して、ソース、ドレインの一部を構成する低不純
物濃度の半導体領域の形成を同時に行うことにより、高
耐圧ｎＭＯＳトランジスタ及び高耐圧ｐＭＯＳトランジ
スタに対して低不純物濃度の半導体領域の形成を独立に
行う場合に必要となる２枚のフォトマスクと２回のイオ
ン注入工程を省略することができる。
ｎＭＯＳトランジスタおよび低耐圧ｐＭＯＳトランジス
タに対して、ソース、ドレインの一部を構成する低不純
物濃度の半導体領域の形成を同時に行うことにより、高
耐圧ｎＭＯＳトランジスタ及び高耐圧ｐＭＯＳトランジ
スタに対して低不純物濃度の半導体領域の形成を独立に
行う場合に必要となる２枚のフォトマスクと２回のイオ
ン注入工程を省略することができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板
２ 素子分離溝
２ａ 酸化シリコン膜
３ ｎ型ウエル
４ ｐ型ウエル
５ ｎ型ウエル
６ ｐ型チャネルイオン注入層（高耐圧ＭＯＳトランジ
スタ用） ７ ゲート絶縁膜（高耐圧） ８ ｐ型チャネルイオン注入層（低耐圧ＭＯＳトランジ
スタ用） ９ ゲート絶縁膜（低耐圧） １０ 多結晶シリコン膜 １１ 酸化シリコン膜 １２ 酸化シリコン膜 １３ ｐ-型半導体領域 １３’ ｎ-型半導体領域 １４、１５ ｎ-型半導体領域 １６ ｐ-型半導体領域 １７ａ 酸化シリコン膜 １７ サイドウォールスペーサ １８ 酸化シリコン膜 １９ ｎ+型半導体領域（ソース、ドレイン） ２０ ｐ+型半導体領域（ソース、ドレイン） ３０ａ〜３０ｄ ゲート電極 ４０〜５０ フォトレジスト膜
スタ用） ７ ゲート絶縁膜（高耐圧） ８ ｐ型チャネルイオン注入層（低耐圧ＭＯＳトランジ
スタ用） ９ ゲート絶縁膜（低耐圧） １０ 多結晶シリコン膜 １１ 酸化シリコン膜 １２ 酸化シリコン膜 １３ ｐ-型半導体領域 １３’ ｎ-型半導体領域 １４、１５ ｎ-型半導体領域 １６ ｐ-型半導体領域 １７ａ 酸化シリコン膜 １７ サイドウォールスペーサ １８ 酸化シリコン膜 １９ ｎ+型半導体領域（ソース、ドレイン） ２０ ｐ+型半導体領域（ソース、ドレイン） ３０ａ〜３０ｄ ゲート電極 ４０〜５０ フォトレジスト膜
Claims (3)
- 【請求項１】 低耐圧ｎＭＯＳトランジスタ、低耐圧ｐ
ＭＯＳトランジスタ、高耐圧ｎＭＯＳトランジスタおよ
び高耐圧ｐＭＯＳトランジスタを有する半導体集積回路
装置の製造方法であって、（ａ）半導体基板の第１ｐ型
半導体領域上に第１ゲート電極を形成し、前記半導体基
板の第１ｎ型半導体領域上に第２ゲート電極を形成する
工程、（ｂ）前記半導体基板の第２ｐ型半導体領域上に
第３ゲート電極を形成し、前記半導体基板の第２ｎ型半
導体領域上に第４ゲート電極を形成する工程、（ｃ）前
記第１および第３の半導体領域に、ｎ型不純物をイオン
注入して第１のｎ型の低濃度半導体領域を形成し、ｐ型
の不純物をイオン注入して前記第１のｎ型の低濃度半導
体領域の周囲に前記第１のｎ型の低濃度半導体領域より
低濃度の第１のｐ型の低濃度半導体領域を形成する工
程、（ｄ）前記第２および第３の半導体領域にｎ型不純
物をイオン注入して、前記第２および第３のゲート電極
の両側に第２のｎ型の低濃度半導体領域を、前記第３の
半導体領域の前記第３のゲート電極の両側の前記第１の
ｐ型の低濃度半導体領域の外側に前記第２のｎ型の低濃
度半導体領域を、前記第２のｎ型の低濃度半導体領域の
濃度が前記第１のｐ型の半導体領域の濃度より大となる
ように、かつ前記第１のｎ型の低濃度半導体領域の濃度
より小となるように形成する工程、（ｅ）前記第２のゲ
ート電極の両側にｐ型の不純物元素をイオン注入して、
前記第２のゲート電極の両側に第２のｐ型の低濃度半導
体領域を、前記第２のｎ型の低濃度半導体領域の内側
に、前記第２のｐ型の低濃度半導体領域の濃度が前記第
２のｎ型の低濃度半導体領域の濃度より大となるように
形成する工程と、（ｆ）前記第３の半導体領域中の前記
第３のゲート電極の外側に前記第１の低濃度半導体領域
より高濃度の高濃度半導体領域を、前記第３のゲート電
極から離間して、かつ少なくとも前記第３の半導体領域
中の前記第１の低濃度半導体領域と部分的に重畳するよ
うに形成する工程。 - 【請求項２】 低耐圧ｎＭＯＳトランジスタ、低耐圧ｐ
ＭＯＳトランジスタ、高耐圧ｎＭＯＳトランジスタおよ
び高耐圧ｐＭＯＳトランジスタを有する半導体集積回路
装置の製造方法であって、前記高耐圧ｎＭＯＳトランジ
スタと前記低耐圧ｎＭＯＳトランジスタに対し、低不純
物濃度の第１ｎ型半導体領域と低不純物濃度のｐ型半導
体領域を同時に形成し、前記高耐圧ｎＭＯＳトランジス
タと前記低耐圧ｐＭＯＳトランジスタに対し、低不純物
濃度の第２ｎ型半導体領域を同時に形成することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項３】 前記半導体集積回路装置は、フラッシュ
メモリであることを特徴とする請求項１または２記載の
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001236394A JP2003051552A (ja) | 2001-08-03 | 2001-08-03 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001236394A JP2003051552A (ja) | 2001-08-03 | 2001-08-03 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003051552A true JP2003051552A (ja) | 2003-02-21 |
Family
ID=19067672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001236394A Pending JP2003051552A (ja) | 2001-08-03 | 2001-08-03 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003051552A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270044A (ja) * | 2005-03-22 | 2006-10-05 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| US7141862B2 (en) * | 2003-07-14 | 2006-11-28 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| JP2007158090A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2011029286A (ja) * | 2009-07-22 | 2011-02-10 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
| JP2012174958A (ja) * | 2011-02-23 | 2012-09-10 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2013537718A (ja) * | 2010-08-17 | 2013-10-03 | 日本テキサス・インスツルメンツ株式会社 | 異なる閾値電圧を備えたｃｍｏｓトランジスタ製造 |
-
2001
- 2001-08-03 JP JP2001236394A patent/JP2003051552A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7932153B2 (en) | 2005-12-06 | 2011-04-26 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
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