JP3719370B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3719370B2 JP3719370B2 JP2000146997A JP2000146997A JP3719370B2 JP 3719370 B2 JP3719370 B2 JP 3719370B2 JP 2000146997 A JP2000146997 A JP 2000146997A JP 2000146997 A JP2000146997 A JP 2000146997A JP 3719370 B2 JP3719370 B2 JP 3719370B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- polycrystalline silicon
- ion implantation
- source
- resist layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、モノリシックＩＣに係り、特にソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳ型電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
モノリシックＩＣ内部には定電圧を必要とする回路部が多々ある。例えば特開昭５６−５０５７４には、ゲートの仕事関数が異なる一対の同極性のシリコンゲートＭＯＳＦＥＴを作製し、両者のしきい値電圧の差電圧を電源電圧に対して安定であるように構成する技術が記載されている。すなわち、一対の同サイズのＭＯＳＦＥＴを互いに極性の異なる多結晶シリコンを用いたゲートで形成する。これらＭＯＳＦＥＴ両者のしきい値電圧の差が両ゲートの仕事関数の差として得られ、基準電圧として広く応用できる。
【０００３】
上記一対のＭＯＳＦＥＴは、一方のＭＯＳＦＥＴのゲート電極がＰ型多結晶シリコンで形成され、他方のＭＯＳＦＥＴのゲート電極がＮ型多結晶シリコンで形成される。すなわち、このどちらかのＭＯＳＦＥＴが通常のＭＯＳＦＥＴとは異なり、ソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＮチャネルＰ型ゲート、あるいはＰチャネルＮ型ゲートのＭＯＳＦＥＴである。
【０００４】
ソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴの従来例として、ＮチャネルＰ型ゲートＭＯＳＦＥＴを例にとってその従来構成を以下に説明する。
【０００５】
Ｐ型基板にゲート酸化膜を形成し、Ｐ型の不純物をドープした多結晶シリコンを堆積する。次に、この多結晶シリコンをゲート電極としてパターニングする。次に、このＰ型のゲート電極に対して酸化膜を形成し、ゲート電極上部に残す。この酸化膜は、マスクずれを考慮してゲート電極両端部上では除去される。
【０００６】
次に、ゲート電極上の酸化膜をマスクにＰ型に比べて十分不純物濃度の高いＮ型の不純物を導入し、ソース，ドレイン領域を形成する。これにより、酸化膜によってマスクされたゲート電極の部分はＰ型のままであり、その分通常のＭＯＳＦＥＴに比べてしきい値が高くなる。
【０００７】
【発明が解決しようとする課題】
しかしながら、近年の微細化、半導体装置製造の複雑化に対し、導入した不純物がその後の熱工程を経ることによって予定外の拡散を起こすことがあり制御し難い。例えば上記ＮチャネルＰ型ゲートＭＯＳＦＥＴでは、ゲート電極のＰ型部分で他の通常のＮチャネルＭＯＳＦＥＴとのしきい値電圧の差を決定したいが、熱工程によるソース，ドレイン間の濃度にばらつきが生じる。さらに微細化が進めば、しきい値のばらつきが顕著になるという懸念がある。
【０００８】
本発明は上記のような事情を考慮してなされたもので、熱工程の影響を受け難く、微細化が進んでもしきい値の制御が容易に行なえる、ソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴを含んだ半導体装置及びその製造方法を提供しようとするものである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、第１導電型の半導体領域上にゲート酸化膜を形成する工程と、前記ゲート酸化膜上に多結晶シリコン層を形成する工程と、前記多結晶シリコン層に対しゲート形状にパターニングする多結晶シリコンゲート電極形成工程と、前記多結晶シリコンゲート電極上を含む半導体領域上に保護膜を形成する工程と、少なくとも前記多結晶シリコンゲート電極上においてその両端部を除いた所定距離を選択的に第１のレジスト層で覆うソース，ドレイン領域のイオン注入マスク形成工程と、前記第１のレジスト層を配した前記多結晶シリコンゲート電極をマスクに前記保護膜を介して前記半導体領域表面に第２導電型の不純物を導入しソース，ドレイン領域の低濃度部分を形成する第１のイオン注入工程と、前記第１のレジスト層を除去した後に、前記多結晶シリコンゲート電極を覆う絶縁膜を堆積してから異方性エッチングしゲート電極側壁にのみ残留させるゲート側壁絶縁膜形成工程と、前記ゲート側壁絶縁膜形成工程の後に、少なくとも前記多結晶シリコンゲート電極上においてその両端部を除いた所定距離を選択的に第２のレジスト層で覆うソース，ドレイン領域のイオン注入マスク形成工程と、前記第２のレジスト層をマスクに前記多結晶シリコンゲート電極を隔てて両側に第２導電型の不純物を導入しソース，ドレイン領域の高濃度部分を形成する第２のイオン注入工程と、前記第２のレジスト層の除去後、その領域を除いた前記多結晶シリコンゲート電極の両端部、側壁絶縁膜及び前記ソース，ドレイン領域の上に第３のレジスト層を形成する工程と、前記第３のレジスト層をマスクに前記多結晶シリコンゲート電極の所定距離部分に対し選択的に第１導電型の不純物を導入する第３のイオン注入工程と、を具備し、前記第１のイオン注入工程は、前記低濃度のソース，ドレイン領域と繋がるように前記多結晶シリコンゲート電極の両端部下に前記第２導電型の不純物が導入されるオフセット部を形成することを特徴とする。
【００１２】
前記第１のイオン注入工程は、斜めイオン注入工程を含むことによりオフセット部の形成を達成することを特徴とする。また、前記第１のイオン注入工程は、少なくとも前記多結晶シリコンゲート電極を通過する加速エネルギーを伴うイオン注入工程を含んでオフセット部の形成を達成することを特徴とする。
【００１３】
本発明の半導体装置の製造方法によれば、ゲート電極両端部下に位置するオフセット部は、ソース，ドレイン領域の低濃度部分を形成する第１のイオン注入工程の時に形成する。オフセット部は、ゲート酸化膜形成やポリシリコンゲート電極形成に関係する熱工程を経ずに形成できる。また、第２、第３のイオン注入工程によって、多結晶シリコンゲート電極に関し、第２導電型となっている両端部及び下方のオフセット部と、第１導電型となっている所定距離分が高精度に区分けされる。
【００１４】
【発明の実施の形態】
図１は、本発明の実施形態に係るソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴの一例として、ＮチャネルＰ型ゲートＭＯＳＦＥＴの構成を示す断面図である。
【００１５】
図１において、例えば半導体ウェハに形成されたＰ型のウェル領域１１上にゲート酸化膜１２を介して多結晶シリコンゲート電極１３が形成されている。この多結晶シリコンゲート電極１３は、両端部がＮ+ 型部分１３１かつその間の所定距離がＰ+ 型部分１３２となっている。
【００１６】
上記多結晶シリコンゲート電極１３の側壁には絶縁膜１４が設けられている（ゲート側壁絶縁膜１４）。ソース，ドレイン領域１５に関し、ウェル領域１１において少なくともゲート電極１３の両端部（Ｎ+ 型部分１３１）下から側壁絶縁膜１４下に亘って低濃度部分（Ｎ- ソース，ドレイン領域１５１）が延在している。ゲート電極１３の両端部（Ｎ+ 型部分１３１）下はオフセット部１６となる。さらに、ソース，ドレイン領域１５に関し、ウェル領域１１において側壁絶縁膜１４の終端近傍から外側に高濃度部分（Ｎ+ ソース，ドレイン領域１５１）が延在している。
【００１７】
上記構成によれば、ゲート電極１３の両端部（Ｎ+ 型部分１３１）下のウェル領域１１表面にはソース，ドレイン領域１５の低濃度部分（Ｎ- ソース，ドレイン領域１５１）が延在している。これにより、Ｎ+ 型部分１３１が実質的に無視でき、Ｐ+ 型部分１３２となっている所定距離分によってゲートの仕事関数が制御できる。よって、しきい値電圧の制御が容易となる。また、ソース，ドレイン領域１５の低濃度部分により電界が緩和され、耐圧的に向上し、素子の高信頼性に寄与する。
【００１８】
図２〜図６は、それぞれ図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す断面図である。図１と同様の箇所には同一の符号を付して説明する。
【００１９】
図２に示すように、半導体ウェハの所定領域にＰ型のウェル領域１１を形成する。このウェル領域１１は、例えばＢ（ボロン）のイオン注入（例えば加速電圧６０ｋｅＶ、ドーズ量１×１０13ｃｍ-2）で形成される。このＰ型のウェル領域１１上にゲート酸化膜１２を形成する。
【００２０】
次に、図３に示すように、ゲート酸化膜１２上にノンドープの多結晶シリコン層を形成し、フォトリソグラフィ技術により多結晶シリコンゲート電極１３の形状をパターニングする。
【００２１】
次に、図４に示すように、イオン注入用の保護膜として、多結晶シリコンゲート電極１３上を含むウェル領域１１上に酸化膜２１を形成する（１２ｎｍ程度の熱酸化膜）。次に、少なくとも上記多結晶シリコンゲート電極１３上においてその両端部を除いた所定距離（例えば１０μｍ）を選択的にレジスト層２２で覆ったソース，ドレイン領域のイオン注入マスクを形成する。その後、このレジスト層２２をマスクにウェル領域１１表面に低濃度のＮ型の不純物をイオン注入し、Ｎ- ソース，ドレイン領域１５１を形成する（例えばＰ（リン）で、加速電圧１４０ｋｅＶ、ドーズ量２×１０13ｃｍ-2）。このイオン注入工程では、斜めイオン注入工程も実施される。これは不純物イオンの打ち込みを例えば４０°程度傾斜させてのイオン注入である。これにより、Ｎ- ソース，ドレイン領域１５１と繋がるようにゲート電極の両端部下にオフセット部１６を形成する。なお、ゲート電極１３端部領域にもＮ型の不純物が導入されるが、後述でＮ型のイオン注入をさらに加えるため、支障はない。その後、略９００℃、２０分程度のアニール工程を経て拡散層を広げる。
【００２２】
上記オフセット部１６を形成する他の方法として、上方から多結晶シリコンゲート電極１３を通過させるくらいの高加速エネルギーを伴ってＰ（リン）をイオン注入することも考えられる。その後は上述と同様に、Ａｓ（ヒ素）で、８０ｋｅＶの加速電圧により、Ｎ- ソース，ドレイン領域１５１を形成し、その後、アニール工程を経ればよい。
【００２３】
次に、図５に示すように、レジスト層及び酸化膜２１の除去後、多結晶シリコンゲート電極１３を覆うように厚い絶縁膜、例えば酸化膜を堆積してから異方性エッチングし、ゲート電極１３の側壁にのみ残留させる。これにより、ゲート側壁絶縁膜１４を形成する。その後、イオン注入保護膜としての酸化膜２３を形成する。そして、前述のレジスト層２２と同じように、少なくとも上記多結晶シリコンゲート電極１３上においてその両端部を除いた所定距離（例えば１０μｍ）を選択的にレジスト層２４で覆ったソース，ドレイン領域のイオン注入マスクを形成する。その後、このレジスト層２４をマスクに多結晶シリコンゲート電極１３を隔てて両側に高濃度のＮ型の不純物をイオン注入しＮ+ ソース，ドレイン領域１５２を形成する（例えばＡｓ（ヒ素）で、加速電圧８０ｋｅＶ、ドーズ量６×１０15ｃｍ-2）。これにより、チャネルドープイオン注入領域１６上のゲート電極１３の両端部にもＮ+ 型部分１３１が形成される。
【００２４】
次に、図６に示すように、レジスト層２４の除去後、多結晶シリコンゲート電極１３の両端部、すなわちＮ+ 型部分１３１及びＮ+ ソース，ドレイン領域１５２の上にレジスト層２５を形成する。このレジスト層２５をマスクにゲート電極１３の所定距離部分に対しＰ型の不純物をイオン注入する（例えばＢ（ボロン）で、加速電圧１７ｋｅＶ、ドーズ量４×１０15ｃｍ-2）。これにより、ゲート電極のＰ+ 型部分１３２が形成される。レジスト層２５の除去、酸化膜２３のエッチバック工程を経て、前記図１に示すＮチャネルＰ型ゲートＭＯＳＦＥＴの構成が実現される。
【００２５】
上記実施例方法によれば、オフセット部１６は、Ｎ- ソース，ドレイン領域１５１を形成する第１のイオン注入工程の時に斜めイオン注入によって自己整合的に形成される。あるいは、上方から多結晶シリコンゲート電極１３を通過させるくらいの高加速エネルギーを伴ってイオン注入し、形成される。
【００２６】
このようなオフセット部１６の形成は、ゲート酸化膜１２の形成やポリシリコンゲート電極１３の形成に関係する熱工程を経ずに達成できる。これにより、オフセット部１６の不必要な拡散が抑えられ、制御性良くゲート両端部下に配置できる。
【００２７】
また、Ｎ- ソース，ドレイン領域１５１のイオン注入工程、レジスト層２１を用いてのＮ+ ソース，ドレイン領域１５２のイオン注入工程を有し、電界の緩和、耐圧的に向上する。
【００２８】
さらに、ゲート電極１３の所定距離部分におけるＰ+ 型部分１３２を形成するイオン注入工程を有する。これにより、多結晶シリコンゲート電極１３に関し、Ｎ+ 型部分１３１、かつその下方のオフセット部１６と、Ｐ+ 型部分１３２の所定距離分が高精度に区分けされ、微細化に十分対応できる。
【００２９】
ゲート電極１３は、オフセット部１６の配置によって、Ｎ+ 型部分１３１が実質的に無視でき、Ｐ+ 型部分１３２となっている所定距離分によってゲートの仕事関数が制御できる。これにより、ゲートの仕事関数の制御性は向上し、しきい値電圧の制御が容易となる。
【００３０】
なお、本発明は、上記のようなＮチャネルＰ型ゲートＭＯＳＦＥＴの構成に限らず、ＰチャネルＮ型ゲートＭＯＳＦＥＴを構成しても同様の効果が得られる。図７は、本発明に係るＰチャネルＮ型ゲートＭＯＳＦＥＴの構成を示す断面図である。
【００３１】
図７において、例えば半導体ウェハに形成されたＮ型のウェル領域３１上にゲート酸化膜３２を介して多結晶シリコンゲート電極３３が形成されている。この多結晶シリコンゲート電極３３は、両端部がＰ+ 型部分３３１かつその間の所定距離がＮ+ 型部分３３２となっている。
【００３２】
上記多結晶シリコンゲート電極３３の側壁には絶縁膜３４が設けられている（ゲート側壁絶縁膜３４）。ソース，ドレイン領域３５に関し、ウェル領域３１において少なくともゲート電極３３の両端部（Ｐ+ 型部分３３１）下から側壁絶縁膜３４下に亘って低濃度部分（Ｐ- ソース，ドレイン領域３５１）が延在している。ゲート電極３３の両端部（Ｐ+ 型部分３３１）下はオフセット部３６となる。さらに、ソース，ドレイン領域３５に関し、ウェル領域３１において側壁絶縁膜３４の終端近傍から外側に高濃度部分（Ｐ+ ソース，ドレイン領域３５１）が延在している。
【００３３】
上記構成によれば、ゲート電極３３の両端部（Ｐ+ 型部分３３１）下のウェル領域３１表面にはソース，ドレイン領域３５の低濃度部分（Ｐ- ソース，ドレイン領域３５１）が延在している。これにより、オフセット部３６がゲートに対し自己整合的に配置されることになる。これにより、Ｐ+ 型部分３３１が実質的に無視でき、Ｎ+ 型部分３３２となっている所定距離分によってゲートの仕事関数が制御できる。よって、しきい値電圧の制御が容易となる。また、ソース，ドレイン領域３５の低濃度部分により電界が緩和され、耐圧的に向上し、素子の高信頼性に寄与する。
【００３４】
すなわち、図７の構成においても、製造工程ではイオン注入によるゲート電極３３の導電型の区分け、ゲート電極３３端部下のウェル領域３１上にオフセット部３６を形成する構成を備える。これにより、ゲートの仕事関数の制御性は向上し、しきい値電圧の制御が容易となる。
【００３５】
また、オフセット部３６は熱工程を伴うゲート酸化膜３２や多結晶シリコンゲート電極３３を形成した後に、このゲート電極３３に対して自己整合的に形成される。これにより、不必要な拡散が抑えられると共に、制御性良くゲート両端部下に配置できる。
【００３６】
【発明の効果】
以上説明したように本発明によれば、イオン注入工程によって多結晶シリコンゲート電極の導電型が高精度に区分けされ、ゲート電極両端部下方に各ソース，ドレイン領域に繋がるオフセット部が形成される。オフセット部はゲート電極形成後の低濃度ソース，ドレイン形成時の斜めイオン注入により形成されるので、熱工程による不要な拡散が抑えられる。これにより、多結晶シリコンゲート電極に関し、両端部分は実質的に無視でき、その間のソース，ドレイン領域と異なる所定距離分によってゲートの仕事関数が制御できる。これにより、微細化に適応し易く、かつしきい値の制御が容易に行なえる、ソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴを含んだ半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴの一例として、ＮチャネルＰ型ゲートＭＯＳＦＥＴの構成を示す断面図である。
【図２】図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す第１の断面図である。
【図３】図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す第２の断面図である。
【図４】図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す第３の断面図である。
【図５】図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す第４の断面図である。
【図６】図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す第５の断面図である。
【図７】本発明に係るＰチャネルＮ型ゲートＭＯＳＦＥＴの構成を示す断面図である。
【符号の説明】
１１…Ｐ型のウェル領域
１２，３２…ゲート酸化膜
１３，３３…多結晶シリコンゲート電極
１３１，３３２…Ｎ+ 型部分
１３２，３３１…Ｐ+ 型部分
１４，３４…ゲート側壁絶縁膜
１５，３５…ソース，ドレイン領域
１５１…Ｎ- ソース，ドレイン領域
１５２…Ｎ+ ソース，ドレイン領域
１６，３６…オフセット部
２２，２４，２５…レジスト層
２１，２３…酸化膜
３１…Ｎ型のウェル領域
３５１…Ｐ- ソース，ドレイン領域
３５２…Ｐ+ ソース，ドレイン領域
【発明の属する技術分野】
本発明は、モノリシックＩＣに係り、特にソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳ型電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
モノリシックＩＣ内部には定電圧を必要とする回路部が多々ある。例えば特開昭５６−５０５７４には、ゲートの仕事関数が異なる一対の同極性のシリコンゲートＭＯＳＦＥＴを作製し、両者のしきい値電圧の差電圧を電源電圧に対して安定であるように構成する技術が記載されている。すなわち、一対の同サイズのＭＯＳＦＥＴを互いに極性の異なる多結晶シリコンを用いたゲートで形成する。これらＭＯＳＦＥＴ両者のしきい値電圧の差が両ゲートの仕事関数の差として得られ、基準電圧として広く応用できる。
【０００３】
上記一対のＭＯＳＦＥＴは、一方のＭＯＳＦＥＴのゲート電極がＰ型多結晶シリコンで形成され、他方のＭＯＳＦＥＴのゲート電極がＮ型多結晶シリコンで形成される。すなわち、このどちらかのＭＯＳＦＥＴが通常のＭＯＳＦＥＴとは異なり、ソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＮチャネルＰ型ゲート、あるいはＰチャネルＮ型ゲートのＭＯＳＦＥＴである。
【０００４】
ソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴの従来例として、ＮチャネルＰ型ゲートＭＯＳＦＥＴを例にとってその従来構成を以下に説明する。
【０００５】
Ｐ型基板にゲート酸化膜を形成し、Ｐ型の不純物をドープした多結晶シリコンを堆積する。次に、この多結晶シリコンをゲート電極としてパターニングする。次に、このＰ型のゲート電極に対して酸化膜を形成し、ゲート電極上部に残す。この酸化膜は、マスクずれを考慮してゲート電極両端部上では除去される。
【０００６】
次に、ゲート電極上の酸化膜をマスクにＰ型に比べて十分不純物濃度の高いＮ型の不純物を導入し、ソース，ドレイン領域を形成する。これにより、酸化膜によってマスクされたゲート電極の部分はＰ型のままであり、その分通常のＭＯＳＦＥＴに比べてしきい値が高くなる。
【０００７】
【発明が解決しようとする課題】
しかしながら、近年の微細化、半導体装置製造の複雑化に対し、導入した不純物がその後の熱工程を経ることによって予定外の拡散を起こすことがあり制御し難い。例えば上記ＮチャネルＰ型ゲートＭＯＳＦＥＴでは、ゲート電極のＰ型部分で他の通常のＮチャネルＭＯＳＦＥＴとのしきい値電圧の差を決定したいが、熱工程によるソース，ドレイン間の濃度にばらつきが生じる。さらに微細化が進めば、しきい値のばらつきが顕著になるという懸念がある。
【０００８】
本発明は上記のような事情を考慮してなされたもので、熱工程の影響を受け難く、微細化が進んでもしきい値の制御が容易に行なえる、ソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴを含んだ半導体装置及びその製造方法を提供しようとするものである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、第１導電型の半導体領域上にゲート酸化膜を形成する工程と、前記ゲート酸化膜上に多結晶シリコン層を形成する工程と、前記多結晶シリコン層に対しゲート形状にパターニングする多結晶シリコンゲート電極形成工程と、前記多結晶シリコンゲート電極上を含む半導体領域上に保護膜を形成する工程と、少なくとも前記多結晶シリコンゲート電極上においてその両端部を除いた所定距離を選択的に第１のレジスト層で覆うソース，ドレイン領域のイオン注入マスク形成工程と、前記第１のレジスト層を配した前記多結晶シリコンゲート電極をマスクに前記保護膜を介して前記半導体領域表面に第２導電型の不純物を導入しソース，ドレイン領域の低濃度部分を形成する第１のイオン注入工程と、前記第１のレジスト層を除去した後に、前記多結晶シリコンゲート電極を覆う絶縁膜を堆積してから異方性エッチングしゲート電極側壁にのみ残留させるゲート側壁絶縁膜形成工程と、前記ゲート側壁絶縁膜形成工程の後に、少なくとも前記多結晶シリコンゲート電極上においてその両端部を除いた所定距離を選択的に第２のレジスト層で覆うソース，ドレイン領域のイオン注入マスク形成工程と、前記第２のレジスト層をマスクに前記多結晶シリコンゲート電極を隔てて両側に第２導電型の不純物を導入しソース，ドレイン領域の高濃度部分を形成する第２のイオン注入工程と、前記第２のレジスト層の除去後、その領域を除いた前記多結晶シリコンゲート電極の両端部、側壁絶縁膜及び前記ソース，ドレイン領域の上に第３のレジスト層を形成する工程と、前記第３のレジスト層をマスクに前記多結晶シリコンゲート電極の所定距離部分に対し選択的に第１導電型の不純物を導入する第３のイオン注入工程と、を具備し、前記第１のイオン注入工程は、前記低濃度のソース，ドレイン領域と繋がるように前記多結晶シリコンゲート電極の両端部下に前記第２導電型の不純物が導入されるオフセット部を形成することを特徴とする。
【００１２】
前記第１のイオン注入工程は、斜めイオン注入工程を含むことによりオフセット部の形成を達成することを特徴とする。また、前記第１のイオン注入工程は、少なくとも前記多結晶シリコンゲート電極を通過する加速エネルギーを伴うイオン注入工程を含んでオフセット部の形成を達成することを特徴とする。
【００１３】
本発明の半導体装置の製造方法によれば、ゲート電極両端部下に位置するオフセット部は、ソース，ドレイン領域の低濃度部分を形成する第１のイオン注入工程の時に形成する。オフセット部は、ゲート酸化膜形成やポリシリコンゲート電極形成に関係する熱工程を経ずに形成できる。また、第２、第３のイオン注入工程によって、多結晶シリコンゲート電極に関し、第２導電型となっている両端部及び下方のオフセット部と、第１導電型となっている所定距離分が高精度に区分けされる。
【００１４】
【発明の実施の形態】
図１は、本発明の実施形態に係るソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴの一例として、ＮチャネルＰ型ゲートＭＯＳＦＥＴの構成を示す断面図である。
【００１５】
図１において、例えば半導体ウェハに形成されたＰ型のウェル領域１１上にゲート酸化膜１２を介して多結晶シリコンゲート電極１３が形成されている。この多結晶シリコンゲート電極１３は、両端部がＮ+ 型部分１３１かつその間の所定距離がＰ+ 型部分１３２となっている。
【００１６】
上記多結晶シリコンゲート電極１３の側壁には絶縁膜１４が設けられている（ゲート側壁絶縁膜１４）。ソース，ドレイン領域１５に関し、ウェル領域１１において少なくともゲート電極１３の両端部（Ｎ+ 型部分１３１）下から側壁絶縁膜１４下に亘って低濃度部分（Ｎ- ソース，ドレイン領域１５１）が延在している。ゲート電極１３の両端部（Ｎ+ 型部分１３１）下はオフセット部１６となる。さらに、ソース，ドレイン領域１５に関し、ウェル領域１１において側壁絶縁膜１４の終端近傍から外側に高濃度部分（Ｎ+ ソース，ドレイン領域１５１）が延在している。
【００１７】
上記構成によれば、ゲート電極１３の両端部（Ｎ+ 型部分１３１）下のウェル領域１１表面にはソース，ドレイン領域１５の低濃度部分（Ｎ- ソース，ドレイン領域１５１）が延在している。これにより、Ｎ+ 型部分１３１が実質的に無視でき、Ｐ+ 型部分１３２となっている所定距離分によってゲートの仕事関数が制御できる。よって、しきい値電圧の制御が容易となる。また、ソース，ドレイン領域１５の低濃度部分により電界が緩和され、耐圧的に向上し、素子の高信頼性に寄与する。
【００１８】
図２〜図６は、それぞれ図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す断面図である。図１と同様の箇所には同一の符号を付して説明する。
【００１９】
図２に示すように、半導体ウェハの所定領域にＰ型のウェル領域１１を形成する。このウェル領域１１は、例えばＢ（ボロン）のイオン注入（例えば加速電圧６０ｋｅＶ、ドーズ量１×１０13ｃｍ-2）で形成される。このＰ型のウェル領域１１上にゲート酸化膜１２を形成する。
【００２０】
次に、図３に示すように、ゲート酸化膜１２上にノンドープの多結晶シリコン層を形成し、フォトリソグラフィ技術により多結晶シリコンゲート電極１３の形状をパターニングする。
【００２１】
次に、図４に示すように、イオン注入用の保護膜として、多結晶シリコンゲート電極１３上を含むウェル領域１１上に酸化膜２１を形成する（１２ｎｍ程度の熱酸化膜）。次に、少なくとも上記多結晶シリコンゲート電極１３上においてその両端部を除いた所定距離（例えば１０μｍ）を選択的にレジスト層２２で覆ったソース，ドレイン領域のイオン注入マスクを形成する。その後、このレジスト層２２をマスクにウェル領域１１表面に低濃度のＮ型の不純物をイオン注入し、Ｎ- ソース，ドレイン領域１５１を形成する（例えばＰ（リン）で、加速電圧１４０ｋｅＶ、ドーズ量２×１０13ｃｍ-2）。このイオン注入工程では、斜めイオン注入工程も実施される。これは不純物イオンの打ち込みを例えば４０°程度傾斜させてのイオン注入である。これにより、Ｎ- ソース，ドレイン領域１５１と繋がるようにゲート電極の両端部下にオフセット部１６を形成する。なお、ゲート電極１３端部領域にもＮ型の不純物が導入されるが、後述でＮ型のイオン注入をさらに加えるため、支障はない。その後、略９００℃、２０分程度のアニール工程を経て拡散層を広げる。
【００２２】
上記オフセット部１６を形成する他の方法として、上方から多結晶シリコンゲート電極１３を通過させるくらいの高加速エネルギーを伴ってＰ（リン）をイオン注入することも考えられる。その後は上述と同様に、Ａｓ（ヒ素）で、８０ｋｅＶの加速電圧により、Ｎ- ソース，ドレイン領域１５１を形成し、その後、アニール工程を経ればよい。
【００２３】
次に、図５に示すように、レジスト層及び酸化膜２１の除去後、多結晶シリコンゲート電極１３を覆うように厚い絶縁膜、例えば酸化膜を堆積してから異方性エッチングし、ゲート電極１３の側壁にのみ残留させる。これにより、ゲート側壁絶縁膜１４を形成する。その後、イオン注入保護膜としての酸化膜２３を形成する。そして、前述のレジスト層２２と同じように、少なくとも上記多結晶シリコンゲート電極１３上においてその両端部を除いた所定距離（例えば１０μｍ）を選択的にレジスト層２４で覆ったソース，ドレイン領域のイオン注入マスクを形成する。その後、このレジスト層２４をマスクに多結晶シリコンゲート電極１３を隔てて両側に高濃度のＮ型の不純物をイオン注入しＮ+ ソース，ドレイン領域１５２を形成する（例えばＡｓ（ヒ素）で、加速電圧８０ｋｅＶ、ドーズ量６×１０15ｃｍ-2）。これにより、チャネルドープイオン注入領域１６上のゲート電極１３の両端部にもＮ+ 型部分１３１が形成される。
【００２４】
次に、図６に示すように、レジスト層２４の除去後、多結晶シリコンゲート電極１３の両端部、すなわちＮ+ 型部分１３１及びＮ+ ソース，ドレイン領域１５２の上にレジスト層２５を形成する。このレジスト層２５をマスクにゲート電極１３の所定距離部分に対しＰ型の不純物をイオン注入する（例えばＢ（ボロン）で、加速電圧１７ｋｅＶ、ドーズ量４×１０15ｃｍ-2）。これにより、ゲート電極のＰ+ 型部分１３２が形成される。レジスト層２５の除去、酸化膜２３のエッチバック工程を経て、前記図１に示すＮチャネルＰ型ゲートＭＯＳＦＥＴの構成が実現される。
【００２５】
上記実施例方法によれば、オフセット部１６は、Ｎ- ソース，ドレイン領域１５１を形成する第１のイオン注入工程の時に斜めイオン注入によって自己整合的に形成される。あるいは、上方から多結晶シリコンゲート電極１３を通過させるくらいの高加速エネルギーを伴ってイオン注入し、形成される。
【００２６】
このようなオフセット部１６の形成は、ゲート酸化膜１２の形成やポリシリコンゲート電極１３の形成に関係する熱工程を経ずに達成できる。これにより、オフセット部１６の不必要な拡散が抑えられ、制御性良くゲート両端部下に配置できる。
【００２７】
また、Ｎ- ソース，ドレイン領域１５１のイオン注入工程、レジスト層２１を用いてのＮ+ ソース，ドレイン領域１５２のイオン注入工程を有し、電界の緩和、耐圧的に向上する。
【００２８】
さらに、ゲート電極１３の所定距離部分におけるＰ+ 型部分１３２を形成するイオン注入工程を有する。これにより、多結晶シリコンゲート電極１３に関し、Ｎ+ 型部分１３１、かつその下方のオフセット部１６と、Ｐ+ 型部分１３２の所定距離分が高精度に区分けされ、微細化に十分対応できる。
【００２９】
ゲート電極１３は、オフセット部１６の配置によって、Ｎ+ 型部分１３１が実質的に無視でき、Ｐ+ 型部分１３２となっている所定距離分によってゲートの仕事関数が制御できる。これにより、ゲートの仕事関数の制御性は向上し、しきい値電圧の制御が容易となる。
【００３０】
なお、本発明は、上記のようなＮチャネルＰ型ゲートＭＯＳＦＥＴの構成に限らず、ＰチャネルＮ型ゲートＭＯＳＦＥＴを構成しても同様の効果が得られる。図７は、本発明に係るＰチャネルＮ型ゲートＭＯＳＦＥＴの構成を示す断面図である。
【００３１】
図７において、例えば半導体ウェハに形成されたＮ型のウェル領域３１上にゲート酸化膜３２を介して多結晶シリコンゲート電極３３が形成されている。この多結晶シリコンゲート電極３３は、両端部がＰ+ 型部分３３１かつその間の所定距離がＮ+ 型部分３３２となっている。
【００３２】
上記多結晶シリコンゲート電極３３の側壁には絶縁膜３４が設けられている（ゲート側壁絶縁膜３４）。ソース，ドレイン領域３５に関し、ウェル領域３１において少なくともゲート電極３３の両端部（Ｐ+ 型部分３３１）下から側壁絶縁膜３４下に亘って低濃度部分（Ｐ- ソース，ドレイン領域３５１）が延在している。ゲート電極３３の両端部（Ｐ+ 型部分３３１）下はオフセット部３６となる。さらに、ソース，ドレイン領域３５に関し、ウェル領域３１において側壁絶縁膜３４の終端近傍から外側に高濃度部分（Ｐ+ ソース，ドレイン領域３５１）が延在している。
【００３３】
上記構成によれば、ゲート電極３３の両端部（Ｐ+ 型部分３３１）下のウェル領域３１表面にはソース，ドレイン領域３５の低濃度部分（Ｐ- ソース，ドレイン領域３５１）が延在している。これにより、オフセット部３６がゲートに対し自己整合的に配置されることになる。これにより、Ｐ+ 型部分３３１が実質的に無視でき、Ｎ+ 型部分３３２となっている所定距離分によってゲートの仕事関数が制御できる。よって、しきい値電圧の制御が容易となる。また、ソース，ドレイン領域３５の低濃度部分により電界が緩和され、耐圧的に向上し、素子の高信頼性に寄与する。
【００３４】
すなわち、図７の構成においても、製造工程ではイオン注入によるゲート電極３３の導電型の区分け、ゲート電極３３端部下のウェル領域３１上にオフセット部３６を形成する構成を備える。これにより、ゲートの仕事関数の制御性は向上し、しきい値電圧の制御が容易となる。
【００３５】
また、オフセット部３６は熱工程を伴うゲート酸化膜３２や多結晶シリコンゲート電極３３を形成した後に、このゲート電極３３に対して自己整合的に形成される。これにより、不必要な拡散が抑えられると共に、制御性良くゲート両端部下に配置できる。
【００３６】
【発明の効果】
以上説明したように本発明によれば、イオン注入工程によって多結晶シリコンゲート電極の導電型が高精度に区分けされ、ゲート電極両端部下方に各ソース，ドレイン領域に繋がるオフセット部が形成される。オフセット部はゲート電極形成後の低濃度ソース，ドレイン形成時の斜めイオン注入により形成されるので、熱工程による不要な拡散が抑えられる。これにより、多結晶シリコンゲート電極に関し、両端部分は実質的に無視でき、その間のソース，ドレイン領域と異なる所定距離分によってゲートの仕事関数が制御できる。これにより、微細化に適応し易く、かつしきい値の制御が容易に行なえる、ソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴを含んだ半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴの一例として、ＮチャネルＰ型ゲートＭＯＳＦＥＴの構成を示す断面図である。
【図２】図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す第１の断面図である。
【図３】図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す第２の断面図である。
【図４】図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す第３の断面図である。
【図５】図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す第４の断面図である。
【図６】図１のＮチャネルＰ型ゲートＭＯＳＦＥＴの製造方法を工程順に示す第５の断面図である。
【図７】本発明に係るＰチャネルＮ型ゲートＭＯＳＦＥＴの構成を示す断面図である。
【符号の説明】
１１…Ｐ型のウェル領域
１２，３２…ゲート酸化膜
１３，３３…多結晶シリコンゲート電極
１３１，３３２…Ｎ+ 型部分
１３２，３３１…Ｐ+ 型部分
１４，３４…ゲート側壁絶縁膜
１５，３５…ソース，ドレイン領域
１５１…Ｎ- ソース，ドレイン領域
１５２…Ｎ+ ソース，ドレイン領域
１６，３６…オフセット部
２２，２４，２５…レジスト層
２１，２３…酸化膜
３１…Ｎ型のウェル領域
３５１…Ｐ- ソース，ドレイン領域
３５２…Ｐ+ ソース，ドレイン領域
Claims (3)
- 第１導電型の半導体領域上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に多結晶シリコン層を形成する工程と、
前記多結晶シリコン層に対しゲート形状にパターニングする多結晶シリコンゲート電極形成工程と、
前記多結晶シリコンゲート電極上を含む半導体領域上に保護膜を形成する工程と、
少なくとも前記多結晶シリコンゲート電極上においてその両端部を除いた所定距離を選択的に第１のレジスト層で覆うソース，ドレイン領域のイオン注入マスク形成工程と、
前記第１のレジスト層を配した前記多結晶シリコンゲート電極をマスクに前記保護膜を介して前記半導体領域表面に第２導電型の不純物を導入しソース，ドレイン領域の低濃度部分を形成する第１のイオン注入工程と、
前記第１のレジスト層を除去した後に、前記多結晶シリコンゲート電極を覆う絶縁膜を堆積してから異方性エッチングしゲート電極側壁にのみ残留させるゲート側壁絶縁膜形成工程と、
前記ゲート側壁絶縁膜形成工程の後に、少なくとも前記多結晶シリコンゲート電極上においてその両端部を除いた所定距離を選択的に第２のレジスト層で覆うソース，ドレイン領域のイオン注入マスク形成工程と、
前記第２のレジスト層をマスクに前記多結晶シリコンゲート電極を隔てて両側に第２導電型の不純物を導入しソース，ドレイン領域の高濃度部分を形成する第２のイオン注入工程と、
前記第２のレジスト層の除去後、その領域を除いた前記多結晶シリコンゲート電極の両端部、側壁絶縁膜及び前記ソース，ドレイン領域の上に第３のレジスト層を形成する工程と、
前記第３のレジスト層をマスクに前記多結晶シリコンゲート電極の所定距離部分に対し選択的に第１導電型の不純物を導入する第３のイオン注入工程と、を具備し、
前記第１のイオン注入工程は、前記低濃度のソース，ドレイン領域と繋がるように前記多結晶シリコンゲート電極の両端部下に前記第２導電型の不純物が導入されるオフセット部を形成することを特徴とする半導体装置の製造方法。 - 前記第１のイオン注入工程は、斜めイオン注入工程を含んでオフセット部の形成を達成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第１のイオン注入工程は、少なくとも前記多結晶シリコンゲート電極を通過する加速エネルギーを伴うイオン注入工程を含んでオフセット部の形成を達成することを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000146997A JP3719370B2 (ja) | 2000-05-18 | 2000-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000146997A JP3719370B2 (ja) | 2000-05-18 | 2000-05-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001332721A JP2001332721A (ja) | 2001-11-30 |
| JP3719370B2 true JP3719370B2 (ja) | 2005-11-24 |
Family
ID=18653246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000146997A Expired - Fee Related JP3719370B2 (ja) | 2000-05-18 | 2000-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3719370B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014053414A (ja) * | 2012-09-06 | 2014-03-20 | Denso Corp | 半導体装置の製造方法 |
| CN103839823B (zh) * | 2012-11-27 | 2016-12-28 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
-
2000
- 2000-05-18 JP JP2000146997A patent/JP3719370B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001332721A (ja) | 2001-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4965080B2 (ja) | 半導体装置及びその製造方法 | |
| JP2707977B2 (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JP2003197765A (ja) | 半導体装置およびその製造方法 | |
| US7196375B2 (en) | High-voltage MOS transistor | |
| JP3374099B2 (ja) | 半導体装置の製造方法 | |
| JP2002100683A (ja) | 半導体装置の製造方法 | |
| JP2003060194A (ja) | 半導体装置とその製造方法 | |
| JP3719370B2 (ja) | 半導体装置の製造方法 | |
| JP2006173438A (ja) | Ｍｏｓ型半導体装置の製法 | |
| JP4141095B2 (ja) | 半導体装置とその製造方法 | |
| US20040169224A1 (en) | Semiconductor device and manufacturing method therefor | |
| JP4482428B2 (ja) | 半導体集積回路の製造方法および半導体集積回路 | |
| JP2003051552A (ja) | 半導体集積回路装置の製造方法 | |
| JP2897555B2 (ja) | 半導体装置の製造方法 | |
| JP2002231819A (ja) | 半導体装置とその製造方法 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JP2883407B2 (ja) | 半導体装置及びその製造方法 | |
| JP3038740B2 (ja) | 半導体装置の製造方法 | |
| JP2001332720A (ja) | 半導体装置及びその製造方法 | |
| JP2001068560A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3226252B2 (ja) | 半導体装置の製造方法 | |
| JP2005322730A (ja) | 半導体装置及びその製造方法 | |
| JP2003069026A (ja) | 半導体装置およびその製造方法 | |
| JP3279827B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH1131814A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040113 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050518 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050722 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050817 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050830 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080916 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130916 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |