JP2003197765A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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寛文 小森
満 ▲吉▼川
Mitsuru Yoshikawa
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Abstract

(57)【要約】 【課題】高耐圧ＭＯＳトランジスタにおいても容易にオ
フセットを一定に制御でき、高耐圧ＭＯＳトランジスタ
の高電圧化や低電圧駆動用のＭＯＳトランジスタの縮小
化に対応することができる半導体装置およびその製造方
法を提供する。 【解決手段】高耐圧トランジスタＴＲ２と低電圧駆動用
のトランジスタＴＲ１ともにゲート電極（１２，２２）
の両側部に形成された内側サイドウォール絶縁膜（１
４，２４）と外側サイドウォール絶縁膜（１６，２６）
を有する構成として、高耐圧トランジスタＴＲ２は内側
サイドウォール絶縁膜２４と外側サイドウォール絶縁膜
２６の両者をマスクとして高濃度不純物領域２７を形成
し、２つのサイドウォール絶縁膜を合わせた幅でオフセ
ットｄ２を制御しているが、低電圧駆動用トランジスタ
ＴＲ１は内側サイドウォール絶縁膜１４のみをマスクと
して高濃度不純物領域１５を形成し、オフセットｄ１を
制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に耐圧の異なる２種類の電界効果
トランジスタを有する半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】ＭＯＳ（金属−酸化膜−半導体積層）電
界効果トランジスタは、半導体装置に用いられる基本的
な素子として広く用いられている。高耐圧ＩＣ（集積回
路）内においては、例えば１０Ｖ程度あるいはそれ以上
の中〜高電圧で駆動できるＭＯＳトランジスタ（以降、
高耐圧ＭＯＳトランジスタとも称する）が用いられる。
【０００３】図９は高耐圧ＭＯＳトランジスタの構成と
その製造工程を示す模式断面図である。不図示の素子分
離絶縁膜により区切られたｐ型半導体基板１００のチャ
ネル形成領域となる活性領域上に、例えば酸化シリコン
からなるゲート絶縁膜１０１が形成されており、その上
層に例えばポリシリコンからなるゲート電極１０２が形
成されている。ゲート電極１０２の両側部の半導体基板
１００中には、ｎ型不純物を低濃度に含有する低濃度不
純物領域（ＬＤＤ拡散層）１０３と、ｎ型不純物を高濃
度に含有する高濃度不純物領域（ソース・ドレイン拡散
層）１０５が形成されている。ここで、低濃度不純物領
域（ＬＤＤ拡散層）１０３はドレイン電界を緩和するた
めに設けられた層である。上記の構成のＭＯＳトランジ
スタにおいて、ゲート電極１０２と高濃度不純物領域１
０５との間の距離であるオフセットｄは例えば０．５μ
ｍ程度であり、トランジスタの高耐圧特性を確保するた
めには、オフセットｄをある程度以上の距離に設定する
必要がある。
【０００４】上記のＭＯＳトランジスタの製造方法を説
明する。ｐ型半導体基板１００にチャネル形成領域とな
る活性領域を区分する不図示の素子分離絶縁膜を形成
し、例えば熱酸化法により酸化シリコンからなるゲート
絶縁膜１０１を形成し、さらに例えばＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によ
りポリシリコンを堆積させ、フォトリソグラフィー工程
によりゲート電極のパターンのレジスト膜をパターニン
グし、ＲＩＥ（反応性イオンエッチング）などのエッチ
ングを施してゲート電極の形状にパターン加工してゲー
ト電極１０２とする。次に、ゲート電極１０２をマスク
としてｎ型不純物を低濃度にイオン注入し、低濃度不純
物領域１０３を形成する。次に、ゲート電極１０２から
のオフセットｄを所定の値にするようにレジスト膜１０
４を成膜し、該レジスト膜１０４をマスクとしてｎ型不
純物ＤＴを高濃度にイオン注入し、高濃度不純物領域１
０５を形成する。
【０００５】上記の製造方法においては、ゲート電極１
０２と高濃度不純物領域１０５との間の距離であるオフ
セットｄを、マスクとなるレジスト膜を形成する位置で
制御するので、マスクの合わせずれによる耐圧特性への
影響が大きいという問題がある。
【０００６】一方、サブミクロンルールあるいはクォー
ターミクロンルールにおける低電圧駆動用のＭＯＳトラ
ンジスタとしては、図１０に示す構成が広く用いられて
いる。不図示の素子分離絶縁膜により区切られたｐ型半
導体基板２００のチャネル形成領域となる活性領域上
に、例えば酸化シリコンからなるゲート絶縁膜２０１が
形成されており、その上層に例えばポリシリコンからな
るゲート電極２０２が形成されている。ゲート電極２０
２の両側部には、例えば酸化シリコンからなるサイドウ
ォール絶縁膜２０４が形成されており、サイドウォール
絶縁膜２０４の下部に相当するゲート電極２０２の両側
部の半導体基板２００中に、ｎ型不純物を低濃度に含有
する低濃度不純物領域２０３が形成され、サイドウォー
ル絶縁膜２０４の両側部の下部に相当する半導体基板２
００中に、ｎ型不純物を高濃度に含有する高濃度不純物
領域２０５が形成されている。
【０００７】上記のＭＯＳトランジスタの製造方法を説
明する。ｐ型半導体基板２００にチャネル形成領域とな
る活性領域を区分する不図示の素子分離絶縁膜を形成
し、例えば熱酸化法により酸化シリコンからなるゲート
絶縁膜２０１を形成し、さらに例えばＣＶＤ法によりポ
リシリコンを堆積させ、フォトリソグラフィー工程によ
りゲート電極のパターンのレジスト膜をパターニング
し、ＲＩＥなどのエッチングを施してゲート電極の形状
にパターン加工してゲート電極２０２とする。次に、ゲ
ート電極２０２をマスクとしてｎ型不純物を低濃度にイ
オン注入し、低濃度不純物領域２０３を形成する。次
に、例えばＣＶＤ法により全面に酸化シリコンを堆積さ
せ、続けて全面をエッチバックすることでゲート電極２
０２の両側部の部分の酸化シリコンを残すように上記酸
化シリコンを除去し、サイドウォール絶縁膜２０４を形
成する。次に、サイドウォール絶縁膜２０４をマスクと
してｎ型不純物ＤＴを高濃度にイオン注入し、高濃度不
純物領域２０５を形成する。
【０００８】上記の製造方法においては、ゲート電極２
０２と高濃度不純物領域２０５との間の距離であるオフ
セットｄをサイドウォール絶縁膜２０４の幅により制御
することができる。サイドウォール絶縁膜２０４の幅
は、サイドウォール絶縁膜２０４となる酸化シリコンの
堆積厚で制御できる。これにより、オフセットｄを一定
に保ち、即ち、特性を一定に保って、ＭＯＳトランジス
タを製造することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
高耐圧ＭＯＳトランジスタと低電圧駆動用のＭＯＳトラ
ンジスタを同一基板に有する半導体装置において、高耐
圧ＭＯＳトランジスタを図９に示す構成とし、低電圧駆
動用のＭＯＳトランジスタを図１０に示す構成とする場
合、両トランジスタの製造プロセスには整合性がなく、
高耐圧ＭＯＳトランジスタにおけるマスクの合わせずれ
による耐圧特性への影響が大きいという問題は残された
ままである。
【００１０】また、高耐圧ＭＯＳトランジスタと低電圧
駆動用のＭＯＳトランジスタをともに図１０に示す構成
とする方法も考えられ、この方法によれば、高耐圧ＭＯ
Ｓトランジスタにおいても容易にオフセットｄを一定に
制御することができる。しかし、高耐圧ＭＯＳトランジ
スタを高電圧化し、低電圧駆動用のＭＯＳトランジスタ
のさらなる縮小化が進められた場合、両トランジスタを
満足するサイドウォール絶縁膜を実現することができな
い。従って、高耐圧ＭＯＳトランジスタの高電圧化や低
電圧駆動用のＭＯＳトランジスタのさらなる縮小化に対
応することができない。
【００１１】本発明は上記の状況に鑑みてなされたもの
であり、従って本発明の目的は、高耐圧ＭＯＳトランジ
スタにおいても容易にオフセットを一定に制御でき、高
耐圧ＭＯＳトランジスタの高電圧化や低電圧駆動用のＭ
ＯＳトランジスタの縮小化に対応することができる半導
体装置およびその製造方法を提供することである。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、耐圧が異なる第１トランジ
スタと第２トランジスタを有する半導体装置であって、
前記第１トランジスタは、第１導電型の半導体領域の第
１トランジスタ形成領域に形成され、前記半導体領域に
形成された第１チャネル形成領域と、前記第１チャネル
形成領域における前記半導体領域上に形成された第１ゲ
ート絶縁膜と、前記第１ゲート絶縁膜上に形成された第
１ゲート電極と、前記第１ゲート電極の両側部に形成さ
れた第１内側サイドウォール絶縁膜と、前記第１内側サ
イドウォール絶縁膜の両側部に形成された第１外側サイ
ドウォール絶縁膜と、第２導電型の導電性不純物を低濃
度に含有し、前記第１内側サイドウォール絶縁膜の下部
に相当する前記半導体領域中において前記第１チャネル
形成領域に接続するように形成された第１低濃度不純物
領域と、第２導電型の導電性不純物を前記第１低濃度不
純物領域より高濃度に含有し、前記第１外側サイドウォ
ール絶縁膜の下部および前記第１外側サイドウォール絶
縁膜の両側部の下部に相当する前記半導体領域中におい
て前記第１低濃度不純物領域に接続するように形成され
た第１高濃度不純物領域とを有し、前記第２トランジス
タは、前記第１導電型の半導体領域の第２トランジスタ
形成領域に形成され、前記半導体領域に形成された第２
チャネル形成領域と、前記第２チャネル形成領域におけ
る前記半導体領域上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極
と、前記第２ゲート電極の両側部に形成された第２内側
サイドウォール絶縁膜と、前記第２内側サイドウォール
絶縁膜の両側部に形成された第２外側サイドウォール絶
縁膜と、第２導電型の導電性不純物を低濃度に含有し、
前記第２内側サイドウォール絶縁膜および前記第２外側
サイドウォール絶縁膜の下部に相当する前記半導体領域
中において前記第２チャネル形成領域に接続するように
形成された第２低濃度不純物領域と、第２導電型の導電
性不純物を前記第２低濃度不純物領域より高濃度に含有
し、前記第２外側サイドウォール絶縁膜の両側部の下部
に相当する前記半導体領域中において前記第２低濃度不
純物領域に接続するように形成された第２高濃度不純物
領域とを有する。
【００１３】上記の本発明の半導体装置は、好適には、
上記第２低濃度不純物領域の深さが、上記第２高濃度不
純物領域の深さよりも深く形成されている。さらに好適
には、前記第２低濃度不純物領域の前記第２チャネル形
成領域側に、第１導電型の不純物を前記第２チャネル形
成領域よりも高い濃度で含有するパンチスルー防止層が
形成されている。
【００１４】上記の本発明の半導体装置は、好適には、
前記第２ゲート電極および前記第２高濃度不純物領域の
表面に高融点金属シリサイド層が形成されたサリサイド
構造となっている。
【００１５】上記の本発明の半導体装置は、好適には、
前記第１低濃度不純物領域と前記第２低濃度不純物領域
の不純物濃度が同じである。
【００１６】上記の本発明の半導体装置は、高耐圧ＭＯ
Ｓトランジスタと低電圧駆動用のＭＯＳトランジスタと
もに、ゲート電極の両側部に形成された内側サイドウォ
ール絶縁膜と外側サイドウォール絶縁膜を有する構成と
する。但し、高耐圧ＭＯＳトランジスタは内側サイドウ
ォール絶縁膜と外側サイドウォール絶縁膜の両者をマス
クとして高濃度不純物領域が形成され、２つのサイドウ
ォール絶縁膜を合わせた幅でゲート電極と高濃度不純物
領域間の距離であるオフセットが制御されているが、低
電圧駆動用のＭＯＳトランジスタは内側サイドウォール
絶縁膜のみをマスクとして高濃度不純物領域が形成さ
れ、内側サイドウォール絶縁膜の幅でオフセットが制御
されている。即ち、高耐圧ＭＯＳトランジスタにおいて
も容易にオフセットを一定に制御でき、しかも、高耐圧
ＭＯＳトランジスタと低電圧駆動用のＭＯＳトランジス
タのオフセットをそれぞれ独立に設定可能となっている
ので、高耐圧ＭＯＳトランジスタの高電圧化や低電圧駆
動用のＭＯＳトランジスタの縮小化に対応することがで
きる。
【００１７】さらに上記の目的を達成するため、本発明
の半導体装置の製造方法は、耐圧が異なる第１トランジ
スタと第２トランジスタを有する半導体装置の製造方法
であって、第１トランジスタ形成領域に第１チャネル形
成領域を備え、第２トランジスタ形成領域に第２チャネ
ル形成領域を備える第１導電型の半導体領域上に、第１
トランジスタ形成領域において第１ゲート絶縁膜を形成
し、第２トランジスタ形成領域に第２ゲート絶縁膜を形
成する工程と、第１トランジスタ形成領域において、前
記第１ゲート絶縁膜上に第１ゲート電極を形成し、第２
トランジスタ形成領域において、前記第２ゲート絶縁膜
上に第２ゲート電極を形成する工程と、第１トランジス
タ形成領域において、前記第１ゲート電極をマスクとし
て前記半導体領域中に第２導電型の導電性不純物を低濃
度に導入し、前記第１チャネル形成領域に接続するよう
に、第１低濃度不純物領域を形成する工程と、第２トラ
ンジスタ形成領域において、前記第２ゲート電極をマス
クとして前記半導体領域中に第２導電型の導電性不純物
を低濃度に導入し、前記第２チャネル形成領域に接続す
るように、第２低濃度不純物領域を形成する工程と、第
１トランジスタ形成領域において前記第１ゲート電極の
両側部に第１内側サイドウォール絶縁膜を形成し、第２
トランジスタ形成領域において前記第２ゲート電極の両
側部に第２内側サイドウォール絶縁膜を形成する工程
と、第１トランジスタ形成領域において、第１内側サイ
ドウォール絶縁膜をマスクとして前記半導体領域中に第
２導電型の導電性不純物を高濃度に導入し、前記第１低
濃度不純物領域に接続するように、第１高濃度不純物領
域を形成する工程と、第１トランジスタ形成領域におい
て前記第１内側サイドウォール絶縁膜の両側部に第１外
側サイドウォール絶縁膜を形成し、第２トランジスタ形
成領域において前記第２内側サイドウォール絶縁膜の両
側部に第２外側サイドウォール絶縁膜を形成する工程
と、第２トランジスタ形成領域において、第２内側サイ
ドウォール絶縁膜および第２外側サイドウォール絶縁膜
をマスクとして前記半導体領域中に第２導電型の導電性
不純物を高濃度に導入し、前記第２低濃度不純物領域に
接続するように、第２高濃度不純物領域を形成する工程
とを有する。
【００１８】上記の本発明の半導体装置の製造方法は、
好適には、上記第２低濃度不純物領域の深さを、上記第
２高濃度不純物領域の深さよりも深く形成する。さらに
好適には、前記第１内側サイドウォール絶縁膜および第
２内側サイドウォール絶縁膜を形成する工程の前に、第
２トランジスタ形成領域において、前記半導体領域の表
面に対して斜めに角度を付けて第１導電型の不純物を導
入し、前記第２低濃度不純物領域の前記第２チャネル形
成領域側にパンチスルー防止層を形成する工程をさらに
有する。
【００１９】上記の本発明の半導体装置の製造方法は、
好適には、前記第２高濃度不純物領域を形成する工程の
後、第２トランジスタ形成領域において、前記第２ゲー
ト電極および前記第２高濃度不純物領域の表面に高融点
金属シリサイド層を自己整合的に形成する工程をさらに
有する。
【００２０】上記の本発明の半導体装置の製造方法は、
好適には、前記第１低濃度不純物領域を形成する工程と
前記第２低濃度不純物領域を形成する工程と同時に行
う。
【００２１】上記の本発明の半導体装置の製造方法は、
高耐圧ＭＯＳトランジスタと低電圧駆動用のＭＯＳトラ
ンジスタともに、ゲート電極の両側部に形成された内側
サイドウォール絶縁膜と外側サイドウォール絶縁膜を有
する構成として、高耐圧ＭＯＳトランジスタは内側サイ
ドウォール絶縁膜と外側サイドウォール絶縁膜の両者を
マスクとして高濃度不純物領域を形成し、２つのサイド
ウォール絶縁膜を合わせた幅でゲート電極と高濃度不純
物領域間の距離であるオフセットを制御しているが、低
電圧駆動用のＭＯＳトランジスタは内側サイドウォール
絶縁膜のみをマスクとして高濃度不純物領域を形成し、
内側サイドウォール絶縁膜の幅でオフセットを制御す
る。即ち、高耐圧ＭＯＳトランジスタにおいても容易に
オフセットを一定に制御でき、しかも、高耐圧ＭＯＳト
ランジスタと低電圧駆動用のＭＯＳトランジスタのオフ
セットをそれぞれ独立に設定可能となっているので、高
耐圧ＭＯＳトランジスタの高電圧化や低電圧駆動用のＭ
ＯＳトランジスタの縮小化に対応することができる。
【００２２】
【発明の実施の形態】以下に、本発明に係る半導体装置
およびその製造方法の実施の形態について、図面を参照
して説明する。
【００２３】第１実施形態 図１は、本実施形態に係る半導体装置の断面図である。
不図示の素子分離絶縁膜により区切られたｐ型半導体基
板１０の第１チャネル形成領域となる活性領域上に、例
えば酸化シリコンからなる第１ゲート絶縁膜１１が形成
されており、その上層に例えばポリシリコンからなる第
１ゲート電極１２が形成されている。第１ゲート電極１
２の両側部には、第１内側サイドウォール絶縁膜１４と
第１外側サイドウォール絶縁膜１６が形成されており、
これらはともに例えば酸化シリコンから構成され、第１
内側サイドウォール絶縁膜１４の幅は例えば０．１２μ
ｍであり、第１外側サイドウォール絶縁膜１６の幅は例
えば０．４０μｍである。第１内側サイドウォール絶縁
膜１４の下部に相当する半導体基板１０中において、第
１チャネル形成領域に接続するように、ｎ型不純物を低
濃度に含有する第１低濃度不純物領域１３が形成されて
いる。さらに、第１外側サイドウォール絶縁膜１６の下
部およびその両側部の下部に相当する半導体基板１０中
において、第１低濃度不純物領域１３に接続するよう
に、ｎ型不純物を高濃度に含有する第１高濃度不純物領
域１５が形成されている。以上で、低電圧駆動用のＭＯ
ＳトランジスタＴＲ１が構成されている。
【００２４】一方、不図示の素子分離絶縁膜により区切
られたｐ型半導体基板１０の第２チャネル形成領域とな
る活性領域上に、例えば酸化シリコンからなる第２ゲー
ト絶縁膜２１が形成されており、その上層に例えばポリ
シリコンからなる第２ゲート電極２２が形成されてい
る。第２ゲート電極２２の両側部には、第２内側サイド
ウォール絶縁膜２４と第２外側サイドウォール絶縁膜２
６が形成されており、これらはともに例えば酸化シリコ
ンから構成され、上記と同様に、第２内側サイドウォー
ル絶縁膜２４の幅は例えば０．１２μｍであり、第２外
側サイドウォール絶縁膜２６の幅は例えば０．４０μｍ
である。第２内側サイドウォール絶縁膜２４および第２
外側サイドウォール絶縁膜２６の下部に相当する半導体
基板１０中において、第２チャネル形成領域に接続する
ように、ｎ型不純物を低濃度に含有する第２低濃度不純
物領域２３が形成されている。さらに、第２外側サイド
ウォール絶縁膜２６の両側部の下部に相当する半導体基
板１０中において、第２低濃度不純物領域２３に接続す
るように、ｎ型不純物を高濃度に含有する第２高濃度不
純物領域２７が形成されている。以上で、例えば１６Ｖ
程度の中電圧から高電圧で駆動できる、高耐圧ＭＯＳト
ランジスタＴＲ２が構成されている。
【００２５】上記の本実施形態に係る半導体装置は、高
耐圧ＭＯＳトランジスタＴＲ２において、第２内側サイ
ドウォール絶縁膜２４と第２外側サイドウォール絶縁膜
２６の両者をマスクとして第２高濃度不純物領域２７が
形成され、２つのサイドウォール絶縁膜を合わせた幅で
第２ゲート電極２２と第２高濃度不純物領域２７との間
の距離であるオフセットｄ２が制御されており、高耐圧
特性を満たすように設計されている。例えば第２内側サ
イドウォール絶縁膜２４の幅は例えば０．１２μｍであ
り、第２外側サイドウォール絶縁膜２６の幅は例えば
０．４０μｍであるので、オフセットｄ２は０．５２μ
ｍ程度となる。一方、低電圧駆動用のＭＯＳトランジス
タにおいて、第１内側サイドウォール絶縁膜１４のみを
マスクとして第１高濃度不純物領域１５が形成され、第
１内側サイドウォール絶縁膜１４の幅でオフセットｄ１
が制御されており、低電圧駆動用のＭＯＳトランジスタ
に見合った設計がなされている。例えば第１内側サイド
ウォール絶縁膜１４の幅は例えば０．１２μｍであるの
で、オフセットｄ１は０．１２μｍ程度となる。従っ
て、高耐圧ＭＯＳトランジスタにおいても容易にオフセ
ットを一定に制御でき、しかも、高耐圧ＭＯＳトランジ
スタと低電圧駆動用のＭＯＳトランジスタのオフセット
をそれぞれ独立に設定可能となっているので、高耐圧Ｍ
ＯＳトランジスタの高電圧化や低電圧駆動用のＭＯＳト
ランジスタの縮小化に対応することができる。
【００２６】次に、上記の本実施形態に係る半導体装置
の製造方法について説明する。まず、図２（ａ）に示す
ように、第１トランジスタ形成領域Ｒ１に第１チャネル
形成領域を備え、第２トランジスタ形成領域Ｒ２に第２
チャネル形成領域を備えるｐ型シリコン半導体基板１０
上に、例えば熱酸化法により、第１トランジスタ形成領
域Ｒ１において第１ゲート絶縁膜１１を形成し、第２ト
ランジスタ形成領域Ｒ２に第２ゲート絶縁膜２１を形成
する。次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコンを
堆積させ、フォトリソグラフィー工程によりゲート電極
のパターンのレジスト膜をパターニングし、ＲＩＥ（反
応性イオンエッチング）などのエッチングを施してゲー
ト電極の形状にパターン加工して、第１トランジスタ形
成領域Ｒ１において、第１ゲート絶縁膜１１上に第１ゲ
ート電極１２を形成し、第２トランジスタ形成領域Ｒ２
において、第２ゲート絶縁膜２１上に第２ゲート電極２
２を形成する。
【００２７】次に、図２（ｂ）に示すように、第２トラ
ンジスタ形成領域Ｒ２を不図示のレジスト膜で保護し、
第１トランジスタ形成領域Ｒ１において、第１ゲート電
極１２をマスクとしてｎ型不純物を低濃度にイオン注入
し、第１低濃度不純物領域１３を形成する。次に、第１
トランジスタ形成領域Ｒ１を不図示のレジスト膜で保護
し、第２トランジスタ形成領域Ｒ２において、第２ゲー
ト電極２２をマスクとしてｎ型不純物を低濃度にイオン
注入し、第２低濃度不純物領域２３を形成する。第１低
濃度不純物領域１３と第２低濃度不純物領域２３の不純
物濃度を等しく設計できる場合には、上記のように第１
トランジスタ形成領域Ｒ１と第２トランジスタ形成領域
Ｒ２を交互に保護しながらイオン注入する代わりに、第
１トランジスタ形成領域Ｒ１と第２トランジスタ形成領
域Ｒ２で同時にイオン注入し、第１低濃度不純物領域１
３と第２低濃度不純物領域２３を同時に形成することも
可能である。
【００２８】次に、図３（ａ）に示すように、例えばＣ
ＶＤ法により全面に酸化シリコンを堆積させ、続けて全
面をエッチバックすることで第１ゲート電極１２および
第２ゲート電極２２の両側部の部分の酸化シリコンを残
すように上記酸化シリコンを除去し、第１トランジスタ
形成領域Ｒ１において第１ゲート電極１２の両側部に第
１内側サイドウォール絶縁膜１４を形成し、第２トラン
ジスタ形成領域Ｒ２において第２ゲート電極２２の両側
部に第２内側サイドウォール絶縁膜２４を形成する。こ
のとき、例えば第１内側サイドウォール絶縁膜１４と第
２内側サイドウォール絶縁膜２４の幅を０．１２μｍ程
度に形成するため、堆積させる酸化シリコンの膜厚を
０．１２μｍ程度に設定する。
【００２９】次に、図３（ｂ）に示すように、第２トラ
ンジスタ形成領域Ｒ２をレジスト膜３０で保護し、第１
トランジスタ形成領域Ｒ１において、第１内側サイドウ
ォール絶縁膜１４をマスクとしてｎ型不純物Ｄ1 を高濃
度にイオン注入し、第１高濃度不純物領域１５を形成す
る。
【００３０】次に、図４（ａ）に示すように、例えばＣ
ＶＤ法により全面に酸化シリコンを堆積させ、続けて全
面をエッチバックすることで第１内側サイドウォール絶
縁膜１４および第２内側サイドウォール絶縁膜２４の両
側部の部分の酸化シリコンを残すように上記酸化シリコ
ンを除去し、第１トランジスタ形成領域Ｒ１において第
１内側サイドウォール絶縁膜１４の両側部に第１外側サ
イドウォール絶縁膜１６を形成し、第２トランジスタ形
成領域Ｒ２において第２内側サイドウォール絶縁膜２４
の両側部に第２外側サイドウォール絶縁膜２６を形成す
る。このとき、例えば第１外側サイドウォール絶縁膜１
６と第２外側サイドウォール絶縁膜２６の幅を０．４０
μｍ程度に形成するため、堆積させる酸化シリコンの膜
厚を０．４０μｍ程度に設定する。
【００３１】次に、図４（ｂ）に示すように、第１トラ
ンジスタ形成領域Ｒ１をレジスト膜３１で保護し、第２
トランジスタ形成領域Ｒ２において、第２内側サイドウ
ォール絶縁膜２４および第２外側サイドウォール絶縁膜
２６をマスクとしてｎ型不純物Ｄ2 を高濃度にイオン注
入し、第２高濃度不純物領域２７を形成する。以上で、
図１に示す構成の半導体装置を製造することができる。
【００３２】上記の本実施形態に係る半導体装置の製造
方法は、高耐圧ＭＯＳトランジスタを形成する領域であ
る第２トランジスタ形成領域Ｒ２において、第２内側サ
イドウォール絶縁膜２４と第２外側サイドウォール絶縁
膜２６の両者をマスクとして第２高濃度不純物領域２７
を形成し、２つのサイドウォール絶縁膜を合わせた幅で
ゲート電極２２と第２高濃度不純物領域２７間の距離で
あるオフセットｄ２を制御している。一方、低電圧駆動
用のＭＯＳトランジスタを形成する領域である第１トラ
ンジスタ形成領域Ｒ１において、第１内側サイドウォー
ル絶縁膜１４のみをマスクとして第１高濃度不純物領域
１５を形成し、第１内側サイドウォール絶縁膜１４の幅
でオフセットｄ１を制御している。従って、高耐圧ＭＯ
Ｓトランジスタにおいても容易にオフセットを一定に制
御でき、しかも、高耐圧ＭＯＳトランジスタと低電圧駆
動用のＭＯＳトランジスタのオフセットをそれぞれ独立
に設定可能となっているので、高耐圧ＭＯＳトランジス
タの高電圧化や低電圧駆動用のＭＯＳトランジスタの縮
小化に対応することができる。
【００３３】第２実施形態 図５は、本実施形態に係る半導体装置の断面図である。
実質的に第１実施形態に係る半導体装置と同様である
が、高耐圧ＭＯＳトランジスタＴＲ２において、第２低
濃度不純物領域２３ａの深さが、第２高濃度不純物領域
２７の深さよりも深く形成されていることが異なってい
る。第２低濃度不純物領域２３ａとしては、高耐圧ＭＯ
ＳトランジスタＴＲ２に必要とされる特性に合わせて、
導電性不純物の濃度プロファイルを設定することができ
る。
【００３４】次に、上記の本実施形態に係る半導体装置
の製造方法について説明する。第１トランジスタ形成領
域Ｒ１と第２トランジスタ形成領域Ｒ２において、第１
ゲート絶縁膜１１および第２ゲート絶縁膜２１を形成
し、第１ゲート絶縁膜１１上に第１ゲート電極１２を形
成し、第２ゲート絶縁膜２１上に第２ゲート電極２２を
形成する工程までは、第１実施形態と同様に行う。
【００３５】次に、図６（ａ）に示すように、第２トラ
ンジスタ形成領域Ｒ２をレジスト膜３２で保護し、第１
トランジスタ形成領域Ｒ１において、第１ゲート電極１
２をマスクとしてｎ型不純物Ｄ3 を低濃度にイオン注入
し、第１低濃度不純物領域１３を形成する。
【００３６】次に、図６（ｂ）に示すように、第１トラ
ンジスタ形成領域Ｒ１をレジスト膜３３で保護し、第２
トランジスタ形成領域Ｒ２において、第２ゲート電極２
２をマスクとしてｎ型不純物Ｄ4 を低濃度にイオン注入
し、第２低濃度不純物領域２３ａを形成する。ここで、
第２低濃度不純物領域２３ａの深さを第１低濃度不純物
領域１３よりも深くするために、ｎ型不純物Ｄ4 をイオ
ン注入するときのエネルギーをｎ型不純物Ｄ3 をイオン
注入するときよりも高く設定し、不純物が基板中に深く
達するように注入する。以降の工程において、第２高濃
度不純物領域２７を形成する工程において、第２低濃度
不純物領域２３ａの深さより深くならないように、注入
エネルギーを調整することなどにより、第１実施形態と
同様に行うことができる。
【００３７】上記の本実施形態によれば、第１実施形態
と同様に、高耐圧ＭＯＳトランジスタにおいても容易に
オフセットを一定に制御でき、しかも、高耐圧ＭＯＳト
ランジスタと低電圧駆動用のＭＯＳトランジスタのオフ
セットをそれぞれ独立に設定可能となっているので、高
耐圧ＭＯＳトランジスタの高電圧化や低電圧駆動用のＭ
ＯＳトランジスタの縮小化に対応することができる。
【００３８】また、例えば、第２低濃度不純物領域２３
ａを形成する工程の後、第１内側サイドウォール絶縁膜
１４および第２内側サイドウォール絶縁膜２４を形成す
る工程の前に、図７に示すように、第２トランジスタ形
成領域において、半導体基板１０の表面に対して、例え
ば４５℃とするなど、斜めに角度を付けてｐ型の導電性
不純物を導入し、第２低濃度不純物領域２３ａの第２チ
ャネル形成領域側にパンチスルー防止層２８を形成して
もよい。高耐圧ＭＯＳトランジスタＴＲ２に必要とされ
る特性に合わせて、これら導電性不純物のプロファイル
を設定することができる。
【００３９】第３実施形態 図８は、本実施形態に係る半導体装置の断面図である。
実質的に第１実施形態に係る半導体装置と同様である
が、高耐圧ＭＯＳトランジスタＴＲ２において、第２ゲ
ート電極２２および第２高濃度不純物領域２７の表面
に、タングステンシリサイドやモリブデンシリサイドな
どの高融点金属シリサイド層（２２ａ，２７ａ）が形成
されたサリサイド構造となっていることが異なってい
る。高融点金属シリサイド層（２２ａ，２７ａ）が形成
され、抵抗が低減されたＭＯＳトランジスタを実現する
ことができる。
【００４０】次に、上記の本実施形態に係る半導体装置
の製造方法について説明する。第１実施形態と同様にし
て、低電圧駆動用のＭＯＳトランジスタＴＲ１と高耐圧
ＭＯＳトランジスタＴＲ２を形成した後、低電圧駆動用
のＭＯＳトランジスタＴＲ１をレジスト膜で保護し、第
２トランジスタ形成領域Ｒ２において、例えばスパッタ
リング法によりタングステンやモリブデンなどの高融点
金属を堆積させ、シリサイド化処理を行うことで、第２
ゲート電極２２および第２高濃度不純物領域２７の表面
において自己整合的に高融点金属シリサイド層（２２
ａ，２７ａ）を形成し、未反応の高融点金属を除去する
ことで図８に示す半導体装置を製造することができる。
【００４１】上記の本実施形態によれば、第１実施形態
と同様に、高耐圧ＭＯＳトランジスタにおいても容易に
オフセットを一定に制御でき、しかも、高耐圧ＭＯＳト
ランジスタと低電圧駆動用のＭＯＳトランジスタのオフ
セットをそれぞれ独立に設定可能となっているので、高
耐圧ＭＯＳトランジスタの高電圧化や低電圧駆動用のＭ
ＯＳトランジスタの縮小化に対応することができる。ま
た、サイドウォール絶縁膜が１層構成であった従来構成
では、サリサイドプロセスによりゲートとソース・ドレ
インのショートが発生する場合があるが、本実施形態に
おいては、ゲート電極２２とソース・ドレインとなる高
濃度不純物領域２７の空間的な距離を十分離すことがで
き、ショートの発生を抑制することができる。
【００４２】本発明は、上記の実施形態に限定されな
い。例えば、実施形態においてはｎチャネルトランジス
タについて説明しているが、ｐ型半導体基板（ｐ型半導
体領域）をｎ型半導体基板（ｎ型半導体領域）に、ｎ型
不純物をｐ型不純物に入れ替えることでｐチャネルトラ
ンジスタに適用可能である。さらに、ｎチャネルトラン
ジスタとｐチャネルトランジスタと有するＣＭＯＳトラ
ンジスタに適用することも可能である。また、低濃度不
純物領域と高濃度不純物領域の濃度としては、通常これ
らのトランジスタに用いられている濃度に設定すること
ができる。その他、本発明の要旨を逸脱しない範囲で種
々の変更を行うことができる。
【００４３】
【発明の効果】本発明によれば、高耐圧ＭＯＳトランジ
スタにおいても容易にオフセットを一定に制御でき、し
かも、高耐圧ＭＯＳトランジスタと低電圧駆動用のＭＯ
Ｓトランジスタのオフセットをそれぞれ独立に設定可能
となっているので、高耐圧ＭＯＳトランジスタの高電圧
化や低電圧駆動用のＭＯＳトランジスタの縮小化に対応
することができる。また、ＭＯＳトランジスタを設計す
るためのキー技術であるドレインエンジニアリングの自
由度が高まり、プロセスの制御性が向上する。また、ソ
ース・ドレイン部およびゲート部の抵抗を下げて低電圧
ＭＯＳトランジスタの高速化に対応するためのサリサイ
ド技術を適用にするにあたって、低電圧ＭＯＳトランジ
スタに性能には影響を与えずに、高耐圧ＭＯＳトランジ
スタのサイドウォール絶縁膜の幅を広げることができ、
これらを集積したプロセスで適用可能となる。これらの
効果により、別途開発されたサブミクロンルールやクォ
ーターミクロンルール、さらに先の世代の高集積化ＣＭ
ＯＳプロセスに、トランジスタの性能を変更することな
く高耐圧のＭＯＳトランジスタをマージすることができ
る。
【図面の簡単な説明】
【図１】図１は第１実施形態に係る半導体装置の断面図
である。
【図２】図２（ａ）および（ｂ）は第１実施形態にかか
る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図３】図３（ａ）および（ｂ）は図２の続きの工程を
示す断面図である。
【図４】図４（ａ）および（ｂ）は図３の続きの工程を
示す断面図である。
【図５】図５は第２実施形態に係る半導体装置の断面図
である。
【図６】図６（ａ）および（ｂ）は第２実施形態にかか
る半導体装置の製造方法の製造工程を示す断面図であ
る。
【図７】図７は第２実施形態にかかる半導体装置の製造
方法の製造工程を示す断面図である。
【図８】図８は第３実施形態に係る半導体装置の断面図
である。
【図９】図９は第１従来例に係る半導体装置の断面図で
ある。
【図１０】図１０は第２従来例に係る半導体装置の断面
図である。
【符号の説明】
１０，１００，２００…半導体基板、１１…第１ゲート
絶縁膜、１２…第１ゲート電極、１３…第１低濃度不純
物領域、１４…第１内側サイドウォール絶縁膜、１５…
第１高濃度不純物領域、１６…第１外側サイドウォール
絶縁膜、２１…第２ゲート絶縁膜、２２…第２ゲート電
極、２３…第２低濃度不純物領域、２４…第２内側サイ
ドウォール絶縁膜、２６…第２外側サイドウォール絶縁
膜、２７、２７ａ…第２高濃度不純物領域、３０，３
１，３２，３３…レジスト膜、１０１，２０１…ゲート
絶縁膜、１０２，２０２…ゲート電極、１０３，２０３
…低濃度不純物領域、１０４…レジスト膜、２０４…サ
イドウォール絶縁膜、１０５，２０５…高濃度不純物領
域、Ｒ１…第１トランジスタ形成領域、Ｒ２…第２トラ
ンジスタ形成領域、ＴＲ１…低電圧駆動用のＭＯＳトラ
ンジスタ、ＴＲ２…高耐圧ＭＯＳトランジスタ、Ｄ1 〜
Ｄ5 ，ＤＴ…導電性不純物、ｄ１，ｄ２，ｄ…オフセッ
ト。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA01 AA05 AC03 AC06 BA01 BB06 BC06 BC18 BC19 BC20 BF06 DA25 DA30

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】耐圧が異なる第１トランジスタと第２トラ
    ンジスタを有する半導体装置であって、 前記第１トランジスタは、 第１導電型の半導体領域の第１トランジスタ形成領域に
    形成され、 前記半導体領域に形成された第１チャネル形成領域と、 前記第１チャネル形成領域における前記半導体領域上に
    形成された第１ゲート絶縁膜と、 前記第１ゲート絶縁膜上に形成された第１ゲート電極
    と、 前記第１ゲート電極の両側部に形成された第１内側サイ
    ドウォール絶縁膜と、 前記第１内側サイドウォール絶縁膜の両側部に形成され
    た第１外側サイドウォール絶縁膜と、 第２導電型の導電性不純物を低濃度に含有し、前記第１
    内側サイドウォール絶縁膜の下部に相当する前記半導体
    領域中において前記第１チャネル形成領域に接続するよ
    うに形成された第１低濃度不純物領域と、 第２導電型の導電性不純物を前記第１低濃度不純物領域
    より高濃度に含有し、前記第１外側サイドウォール絶縁
    膜の下部および前記第１外側サイドウォール絶縁膜の両
    側部の下部に相当する前記半導体領域中において前記第
    １低濃度不純物領域に接続するように形成された第１高
    濃度不純物領域とを有し、 前記第２トランジスタは、 前記第１導電型の半導体領域の第２トランジスタ形成領
    域に形成され、 前記半導体領域に形成された第２チャネル形成領域と、 前記第２チャネル形成領域における前記半導体領域上に
    形成された第２ゲート絶縁膜と、 前記第２ゲート絶縁膜上に形成された第２ゲート電極
    と、 前記第２ゲート電極の両側部に形成された第２内側サイ
    ドウォール絶縁膜と、 前記第２内側サイドウォール絶縁膜の両側部に形成され
    た第２外側サイドウォール絶縁膜と、 第２導電型の導電性不純物を低濃度に含有し、前記第２
    内側サイドウォール絶縁膜および前記第２外側サイドウ
    ォール絶縁膜の下部に相当する前記半導体領域中におい
    て前記第２チャネル形成領域に接続するように形成され
    た第２低濃度不純物領域と、 第２導電型の導電性不純物を前記第２低濃度不純物領域
    より高濃度に含有し、前記第２外側サイドウォール絶縁
    膜の両側部の下部に相当する前記半導体領域中において
    前記第２低濃度不純物領域に接続するように形成された
    第２高濃度不純物領域とを有する半導体装置。
  2. 【請求項２】上記第２低濃度不純物領域の深さが、上記
    第２高濃度不純物領域の深さよりも深く形成されている
    請求項１に記載の半導体装置。
  3. 【請求項３】前記第２低濃度不純物領域の前記第２チャ
    ネル形成領域側に、第１導電型の不純物を前記第２チャ
    ネル形成領域よりも高い濃度で含有するパンチスルー防
    止層が形成されている請求項２に記載の半導体装置。
  4. 【請求項４】前記第２ゲート電極および前記第２高濃度
    不純物領域の表面に高融点金属シリサイド層が形成され
    たサリサイド構造となっている請求項１に記載の半導体
    装置。
  5. 【請求項５】前記第１低濃度不純物領域と前記第２低濃
    度不純物領域の不純物濃度が同じである請求項１に記載
    の半導体装置。
  6. 【請求項６】耐圧が異なる第１トランジスタと第２トラ
    ンジスタを有する半導体装置の製造方法であって、 第１トランジスタ形成領域に第１チャネル形成領域を備
    え、第２トランジスタ形成領域に第２チャネル形成領域
    を備える第１導電型の半導体領域上に、第１トランジス
    タ形成領域において第１ゲート絶縁膜を形成し、第２ト
    ランジスタ形成領域に第２ゲート絶縁膜を形成する工程
    と、 第１トランジスタ形成領域において、前記第１ゲート絶
    縁膜上に第１ゲート電極を形成し、第２トランジスタ形
    成領域において、前記第２ゲート絶縁膜上に第２ゲート
    電極を形成する工程と、 第１トランジスタ形成領域において、前記第１ゲート電
    極をマスクとして前記半導体領域中に第２導電型の導電
    性不純物を低濃度に導入し、前記第１チャネル形成領域
    に接続するように、第１低濃度不純物領域を形成する工
    程と、 第２トランジスタ形成領域において、前記第２ゲート電
    極をマスクとして前記半導体領域中に第２導電型の導電
    性不純物を低濃度に導入し、前記第２チャネル形成領域
    に接続するように、第２低濃度不純物領域を形成する工
    程と、 第１トランジスタ形成領域において前記第１ゲート電極
    の両側部に第１内側サイドウォール絶縁膜を形成し、第
    ２トランジスタ形成領域において前記第２ゲート電極の
    両側部に第２内側サイドウォール絶縁膜を形成する工程
    と、 第１トランジスタ形成領域において、第１内側サイドウ
    ォール絶縁膜をマスクとして前記半導体領域中に第２導
    電型の導電性不純物を高濃度に導入し、前記第１低濃度
    不純物領域に接続するように、第１高濃度不純物領域を
    形成する工程と、 第１トランジスタ形成領域において前記第１内側サイド
    ウォール絶縁膜の両側部に第１外側サイドウォール絶縁
    膜を形成し、第２トランジスタ形成領域において前記第
    ２内側サイドウォール絶縁膜の両側部に第２外側サイド
    ウォール絶縁膜を形成する工程と、 第２トランジスタ形成領域において、第２内側サイドウ
    ォール絶縁膜および第２外側サイドウォール絶縁膜をマ
    スクとして前記半導体領域中に第２導電型の導電性不純
    物を高濃度に導入し、前記第２低濃度不純物領域に接続
    するように、第２高濃度不純物領域を形成する工程とを
    有する半導体装置の製造方法。
  7. 【請求項７】上記第２低濃度不純物領域の深さを、上記
    第２高濃度不純物領域の深さよりも深く形成する請求項
    ６に記載の半導体装置の製造方法。
  8. 【請求項８】前記第１内側サイドウォール絶縁膜および
    第２内側サイドウォール絶縁膜を形成する工程の前に、
    第２トランジスタ形成領域において、前記半導体領域の
    表面に対して斜めに角度を付けて第１導電型の不純物を
    導入し、前記第２低濃度不純物領域の前記第２チャネル
    形成領域側にパンチスルー防止層を形成する工程をさら
    に有する請求項７に記載の半導体装置の製造方法。
  9. 【請求項９】前記第２高濃度不純物領域を形成する工程
    の後、第２トランジスタ形成領域において、前記第２ゲ
    ート電極および前記第２高濃度不純物領域の表面に高融
    点金属シリサイド層を自己整合的に形成する工程をさら
    に有する請求項６に記載の半導体装置の製造方法。
  10. 【請求項１０】前記第１低濃度不純物領域を形成する工
    程と前記第２低濃度不純物領域を形成する工程と同時に
    行う請求項６に記載の半導体装置の製造方法。
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