JPH08340104A - Ｍｉｓ型トランジスタおよびその製造方法 - Google Patents
Ｍｉｓ型トランジスタおよびその製造方法Info
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- JPH08340104A JPH08340104A JP7144713A JP14471395A JPH08340104A JP H08340104 A JPH08340104 A JP H08340104A JP 7144713 A JP7144713 A JP 7144713A JP 14471395 A JP14471395 A JP 14471395A JP H08340104 A JPH08340104 A JP H08340104A
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Abstract
(57)【要約】
【目的】 ＭＩＳ型トランジスタの閾値電圧Ｖthをゲー
ト電極の仕事関数を通じて制御する際に、短チャネル効
果による閾値電圧Ｖthの低下を補償する。 【構成】 ゲート電極の長さ方向に、仕事関数の異なる
導電材料パターンを直列に配する。導電材料Ａとこれよ
り仕事関数の大きい導電材料Ｂのいずれか一方のみでゲ
ート電極を形成すると、いずれも閾値電圧Ｖthはゲート
長Ｌg が十分に長い場合にはほぼ一定であるが、ゲート
長Ｌg がある値以下に短くなると急激に低下する。しか
し、導電材料Ａからなる第１パターンの側壁面に導電材
料Ｂからなるサイドウォール状の第２パターンを配して
複合型のゲート電極を構成すると、閾値電圧Ｖthが急激
に低下し始める時のゲート長Ｌg を短縮することができ
る。 【効果】 ＭＩＳ型トランジスタを一層、微細化，高性
能化することができる。
ト電極の仕事関数を通じて制御する際に、短チャネル効
果による閾値電圧Ｖthの低下を補償する。 【構成】 ゲート電極の長さ方向に、仕事関数の異なる
導電材料パターンを直列に配する。導電材料Ａとこれよ
り仕事関数の大きい導電材料Ｂのいずれか一方のみでゲ
ート電極を形成すると、いずれも閾値電圧Ｖthはゲート
長Ｌg が十分に長い場合にはほぼ一定であるが、ゲート
長Ｌg がある値以下に短くなると急激に低下する。しか
し、導電材料Ａからなる第１パターンの側壁面に導電材
料Ｂからなるサイドウォール状の第２パターンを配して
複合型のゲート電極を構成すると、閾値電圧Ｖthが急激
に低下し始める時のゲート長Ｌg を短縮することができ
る。 【効果】 ＭＩＳ型トランジスタを一層、微細化，高性
能化することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート長の極めて短い
領域であっても閾値電圧Ｖthの低下を有効に防止するこ
とが可能なＭＩＳ型トランジスタ、およびその簡便な製
造方法に関する。
領域であっても閾値電圧Ｖthの低下を有効に防止するこ
とが可能なＭＩＳ型トランジスタ、およびその簡便な製
造方法に関する。
【０００２】
【従来の技術】ＭＩＳ型トランジスタにおいては、閾値
電圧Ｖthを制御するためにチャネル領域に不純物をイオ
ン注入することが従来より行われてきた。たとえば、Ｎ
ＭＯＳトランジスタ（以下、ＮＭＯＳと称する。）とＰ
ＭＯＳトランジスタ（以下、ＰＭＯＳと称する。）のゲ
ート電極が共にｎ+ 型ポリシリコン膜を用いてバルクＳ
ｉ基板上に形成されている様なＣＭＯＳトランジスタ
（以下、ＣＭＯＳと称する。）では、ＮＭＯＳとＰＭＯ
Ｓとの間の仕事関数差を解消して閾値電圧Ｖthを対称化
するために、ＰＭＯＳのチャネル領域に浅くホウ素をイ
オン注入して両トランジスタの閾値電圧Ｖthをほぼ等し
く（通常は１Ｖ以下）設定している。
電圧Ｖthを制御するためにチャネル領域に不純物をイオ
ン注入することが従来より行われてきた。たとえば、Ｎ
ＭＯＳトランジスタ（以下、ＮＭＯＳと称する。）とＰ
ＭＯＳトランジスタ（以下、ＰＭＯＳと称する。）のゲ
ート電極が共にｎ+ 型ポリシリコン膜を用いてバルクＳ
ｉ基板上に形成されている様なＣＭＯＳトランジスタ
（以下、ＣＭＯＳと称する。）では、ＮＭＯＳとＰＭＯ
Ｓとの間の仕事関数差を解消して閾値電圧Ｖthを対称化
するために、ＰＭＯＳのチャネル領域に浅くホウ素をイ
オン注入して両トランジスタの閾値電圧Ｖthをほぼ等し
く（通常は１Ｖ以下）設定している。
【０００３】また、ＳＯＩ（シリコン・オン・インシュ
レータ）基板上のｎ+ 型ポリシリコン・ゲート電極を有
するエンハンスメント型のＮＭＯＳにおいては、０．５
〜１．０Ｖの閾値電圧Ｖthを得るために、チャネル不純
物濃度を１０17／ｃｍ3 以上のオーダーに設定してい
る。
レータ）基板上のｎ+ 型ポリシリコン・ゲート電極を有
するエンハンスメント型のＮＭＯＳにおいては、０．５
〜１．０Ｖの閾値電圧Ｖthを得るために、チャネル不純
物濃度を１０17／ｃｍ3 以上のオーダーに設定してい
る。
【０００４】しかし、イオン注入によりチャネル領域の
不純物濃度を上昇させると、この領域のキャリア移動度
が低下して動作高速化に不利となるため、将来的にはチ
ャネル不純物濃度を低下させることが必須である。さら
に、ゲート長が０．１μｍレベルにまで微細化された際
には、トランジスタ１個あたりのＶth制御に寄与するチ
ャネル不純物の絶対数が少なくなり、統計的なゆらぎに
よる閾値電圧Ｖthの変動が相対的に無視できなくなるこ
とが、１９９４年シンポジウム・オンＶＬＳＩテクノロ
ジー抄録集，講演番号２．３に報告されている。このよ
うに、高速化の障害あるいはゆらぎの問題を避け難いチ
ャネル不純物を用いたＶth制御は、いずれ限界に突き当
たる。
不純物濃度を上昇させると、この領域のキャリア移動度
が低下して動作高速化に不利となるため、将来的にはチ
ャネル不純物濃度を低下させることが必須である。さら
に、ゲート長が０．１μｍレベルにまで微細化された際
には、トランジスタ１個あたりのＶth制御に寄与するチ
ャネル不純物の絶対数が少なくなり、統計的なゆらぎに
よる閾値電圧Ｖthの変動が相対的に無視できなくなるこ
とが、１９９４年シンポジウム・オンＶＬＳＩテクノロ
ジー抄録集，講演番号２．３に報告されている。このよ
うに、高速化の障害あるいはゆらぎの問題を避け難いチ
ャネル不純物を用いたＶth制御は、いずれ限界に突き当
たる。
【０００５】この問題を解決するため、ゲート電極の仕
事関数により閾値電圧Ｖthを制御する技術が提案されて
いる。たとえば、ＮＭＯＳのゲート電極をｎ+ 型ポリシ
リコン膜、ＰＭＯＳのゲート電極をｐ+ 型ポリシリコン
膜をそれぞれ用いて形成するいわゆるデュアル・ゲート
型のＣＭＯＳは、上記技術の適用例である。この技術に
よると、チャネル不純物濃度を大幅に増大させることな
く閾値電圧Ｖthの制御が可能となるので、トランジスタ
の電流駆動能力の低下を防ぐことができる。しかも、Ｐ
ＭＯＳのチャネル・プロファイルが表面チャネル型とな
るため、パンチスルー耐性も向上する。
事関数により閾値電圧Ｖthを制御する技術が提案されて
いる。たとえば、ＮＭＯＳのゲート電極をｎ+ 型ポリシ
リコン膜、ＰＭＯＳのゲート電極をｐ+ 型ポリシリコン
膜をそれぞれ用いて形成するいわゆるデュアル・ゲート
型のＣＭＯＳは、上記技術の適用例である。この技術に
よると、チャネル不純物濃度を大幅に増大させることな
く閾値電圧Ｖthの制御が可能となるので、トランジスタ
の電流駆動能力の低下を防ぐことができる。しかも、Ｐ
ＭＯＳのチャネル・プロファイルが表面チャネル型とな
るため、パンチスルー耐性も向上する。
【０００６】１９９４年シンポジウム・オンＶＬＳＩテ
クノロジー抄録集，演題番号２．２には、ＳＯＩ基板上
に形成されたｐ+ −ｎ+ ダブル・ゲート構造を有するＭ
ＯＳ型トランジスタが示されている。これは、フロント
・ゲート電極にｐ+ 型ポリシリコン膜、バック・ゲート
電極にｎ+ 型ポリシリコン膜を用いたＭＯＳ型トランジ
スタであり、短チャネル効果を抑制しながら閾値電圧Ｖ
thを０．３Ｖ未満に低下させている。
クノロジー抄録集，演題番号２．２には、ＳＯＩ基板上
に形成されたｐ+ −ｎ+ ダブル・ゲート構造を有するＭ
ＯＳ型トランジスタが示されている。これは、フロント
・ゲート電極にｐ+ 型ポリシリコン膜、バック・ゲート
電極にｎ+ 型ポリシリコン膜を用いたＭＯＳ型トランジ
スタであり、短チャネル効果を抑制しながら閾値電圧Ｖ
thを０．３Ｖ未満に低下させている。
【０００７】また、１９９３年ＩＥＤＭ抄録集，演題番
号３０．２．１には、ＳＯＩ基板上に５０％のＧｅを含
む多結晶ＳｉＧｅを用いてゲート電極を形成したＭＯＳ
型トランジスタが示されている。ここでは、チャネル不
純物濃度が低くても閾値電圧Ｖthを０．５Ｖ近傍まで下
げ、完全デプリション型で温度による閾値電圧Ｖth変動
の少ないＣＭＯＳが作製されている。
号３０．２．１には、ＳＯＩ基板上に５０％のＧｅを含
む多結晶ＳｉＧｅを用いてゲート電極を形成したＭＯＳ
型トランジスタが示されている。ここでは、チャネル不
純物濃度が低くても閾値電圧Ｖthを０．５Ｖ近傍まで下
げ、完全デプリション型で温度による閾値電圧Ｖth変動
の少ないＣＭＯＳが作製されている。
【０００８】さらに、１９８５年ＩＥＤＭ抄録集，演題
番号１５．５には、１×１０12-15／ｃｍ2 のオーダー
で不純物をドーピングしたＳｉリッチなＭｏＳｉｘゲー
ト電極を用いたＣＭＯＳが示されている。このＣＭＯＳ
では、ＭｏＳｉｘ膜とゲート酸化膜との界面にフェルミ
準位の変化が温度に依存するような非縮退型のＳｉ層を
偏析させることにより、温度による閾値電圧Ｖthの変動
を補償している。
番号１５．５には、１×１０12-15／ｃｍ2 のオーダー
で不純物をドーピングしたＳｉリッチなＭｏＳｉｘゲー
ト電極を用いたＣＭＯＳが示されている。このＣＭＯＳ
では、ＭｏＳｉｘ膜とゲート酸化膜との界面にフェルミ
準位の変化が温度に依存するような非縮退型のＳｉ層を
偏析させることにより、温度による閾値電圧Ｖthの変動
を補償している。
【０００９】
【発明が解決しようとする課題】ところで、ＭＩＳ型ト
ランジスタの微細化が今後さらに進行した際には、ゲー
ト長の縮小に伴って短チャネル効果がより一層顕在化す
るが、このことによる閾値電圧Ｖthの低下をいかに防ぐ
かが重要な課題となる。従来のようにチャネル不純物濃
度により閾値電圧Ｖthを制御していた場合には、ソース
／ドレイン領域の下方、およびこのソース／ドレイン領
域から各々延びる空乏層が接近する領域に基板と同じ導
電型の不純物をイオン注入する（いわゆるポケット・イ
オン注入）ことにより、閾値電圧Ｖthの低下をある程度
補償することができた。しかし、ゲート電極の仕事関数
で閾値電圧Ｖthを制御する場合には、ポケット・イオン
注入を適用することができないので、他の手法により閾
値電圧Ｖthの低下を補償する必要がある。
ランジスタの微細化が今後さらに進行した際には、ゲー
ト長の縮小に伴って短チャネル効果がより一層顕在化す
るが、このことによる閾値電圧Ｖthの低下をいかに防ぐ
かが重要な課題となる。従来のようにチャネル不純物濃
度により閾値電圧Ｖthを制御していた場合には、ソース
／ドレイン領域の下方、およびこのソース／ドレイン領
域から各々延びる空乏層が接近する領域に基板と同じ導
電型の不純物をイオン注入する（いわゆるポケット・イ
オン注入）ことにより、閾値電圧Ｖthの低下をある程度
補償することができた。しかし、ゲート電極の仕事関数
で閾値電圧Ｖthを制御する場合には、ポケット・イオン
注入を適用することができないので、他の手法により閾
値電圧Ｖthの低下を補償する必要がある。
【００１０】そこで本発明は、ゲート電極の仕事関数の
制御を通じて閾値電圧Ｖthの制御を行う場合でも短チャ
ネル効果による閾値電圧Ｖthの低下を補償することが可
能なＭＩＳ型トランジスタ、およびその簡便な製造方法
を提供することを目的とする。
制御を通じて閾値電圧Ｖthの制御を行う場合でも短チャ
ネル効果による閾値電圧Ｖthの低下を補償することが可
能なＭＩＳ型トランジスタ、およびその簡便な製造方法
を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上述の目的を
達するために提案されるものである。まず、本発明のＭ
ＩＳ型トランジスタは、半導体基板の表面に形成された
ゲート絶縁膜上に、ゲート長方向に仕事関数の分布を有
するゲート電極が形成されてなるものである。ここで、
上記半導体基板がＳｉ基板であれば、ゲート絶縁膜は一
般にその熱酸化により形成される酸化膜（酸化シリコン
膜）であるから、上記トランジスタは特にＭＯＳ型トラ
ンジスタと呼ばれる。
達するために提案されるものである。まず、本発明のＭ
ＩＳ型トランジスタは、半導体基板の表面に形成された
ゲート絶縁膜上に、ゲート長方向に仕事関数の分布を有
するゲート電極が形成されてなるものである。ここで、
上記半導体基板がＳｉ基板であれば、ゲート絶縁膜は一
般にその熱酸化により形成される酸化膜（酸化シリコン
膜）であるから、上記トランジスタは特にＭＯＳ型トラ
ンジスタと呼ばれる。
【００１２】前記ゲート電極は、これを構成する導電材
料膜の組成がゲート長方向に連続的に変化するものであ
っても良い。しかし、実際の作製工程を考慮すると、仕
事関数が各々異なる導電材料膜からなる複数のパターン
が少なくともゲート長方向に相接して配されてなる構成
が、実用性，実現性共に優れている。
料膜の組成がゲート長方向に連続的に変化するものであ
っても良い。しかし、実際の作製工程を考慮すると、仕
事関数が各々異なる導電材料膜からなる複数のパターン
が少なくともゲート長方向に相接して配されてなる構成
が、実用性，実現性共に優れている。
【００１３】前記複数のパターンは、ソース領域からド
レイン領域へ向かって仕事関数が順次増大するように配
されていれば良い。ただし、このように非対称な構造は
むしろ製造に手間がかかることから、前記ゲート電極の
ゲート長方向の中央部から両端部へ向けて仕事関数が順
次増大するように配することが特に好適である。
レイン領域へ向かって仕事関数が順次増大するように配
されていれば良い。ただし、このように非対称な構造は
むしろ製造に手間がかかることから、前記ゲート電極の
ゲート長方向の中央部から両端部へ向けて仕事関数が順
次増大するように配することが特に好適である。
【００１４】なお、これとは逆に、複数のパターンが中
央部から両端部へ向けて仕事関数が順次減少するように
配されたゲート電極では、ゲート長の縮小に伴ってより
急激に閾値電圧Ｖthが低下するようになるため、本発明
の目的には合致しない。しかし、ゲート長が決まると閾
値電圧Ｖthが決まるいわゆるマルチＶth型デバイスへの
応用を考える場合には、このような逆配列も有効であ
る。
央部から両端部へ向けて仕事関数が順次減少するように
配されたゲート電極では、ゲート長の縮小に伴ってより
急激に閾値電圧Ｖthが低下するようになるため、本発明
の目的には合致しない。しかし、ゲート長が決まると閾
値電圧Ｖthが決まるいわゆるマルチＶth型デバイスへの
応用を考える場合には、このような逆配列も有効であ
る。
【００１５】ここで、複数のパターンの組み合わせによ
る実用的なゲート電極の構成としては、以下のような例
が挙げられる。すなわち、（ａ）相対的に小さい仕事関
数を有する第１の導電材料膜からなる第１パターンの側
壁面上に、相対的に大きい仕事関数を有する第２の導電
材料膜からなるサイドウォール状の第２パターンが形成
された構成、（ｂ）相対的に小さい仕事関数を有する第
１の導電材料膜からなる第１パターンの露出面上に、相
対的に大きい仕事関数を有する第２の導電材料膜からな
る第２パターンが選択成長された構成、および（ｃ）相
対的に小さい仕事関数を有する第１の導電材料膜からな
る第１パターンと、該第１の導電材料膜よりも大きい仕
事関数を有する第３の導電材料膜からなり該第１のパタ
ーンの表面に沿う第３パターンと、該第３の導電材料膜
よりも大きい仕事関数を有する第２の導電材料膜からな
る構成、である。これら第１ないし第３の導電材料膜の
具体例については後述する。
る実用的なゲート電極の構成としては、以下のような例
が挙げられる。すなわち、（ａ）相対的に小さい仕事関
数を有する第１の導電材料膜からなる第１パターンの側
壁面上に、相対的に大きい仕事関数を有する第２の導電
材料膜からなるサイドウォール状の第２パターンが形成
された構成、（ｂ）相対的に小さい仕事関数を有する第
１の導電材料膜からなる第１パターンの露出面上に、相
対的に大きい仕事関数を有する第２の導電材料膜からな
る第２パターンが選択成長された構成、および（ｃ）相
対的に小さい仕事関数を有する第１の導電材料膜からな
る第１パターンと、該第１の導電材料膜よりも大きい仕
事関数を有する第３の導電材料膜からなり該第１のパタ
ーンの表面に沿う第３パターンと、該第３の導電材料膜
よりも大きい仕事関数を有する第２の導電材料膜からな
る構成、である。これら第１ないし第３の導電材料膜の
具体例については後述する。
【００１６】なお、上述の構成（ａ）および（ｂ）を持
つゲート電極を有するＭＩＳ型トランジスタは、ＬＤＤ
構造を有するものであっても良い。本発明では、後述す
る製造方法からも明らかとなるように、ＬＤＤ領域の少
なくとも一部を前記半導体基板内における前記第２のパ
ターンの垂直投影範囲内に形成することができる。
つゲート電極を有するＭＩＳ型トランジスタは、ＬＤＤ
構造を有するものであっても良い。本発明では、後述す
る製造方法からも明らかとなるように、ＬＤＤ領域の少
なくとも一部を前記半導体基板内における前記第２のパ
ターンの垂直投影範囲内に形成することができる。
【００１７】ここで、上記ＬＤＤ領域の全域が最終的に
ゲート電極の直下にほぼ収まるようであれば、これはい
わゆるゲート・オーバーラップド・ドレイン（Gate Ove
rlapped Drain） 構造と呼ばれるものであり、ＬＤＤ構
造に特有の劣化モードを回避する上で極めて有効であ
る。
ゲート電極の直下にほぼ収まるようであれば、これはい
わゆるゲート・オーバーラップド・ドレイン（Gate Ove
rlapped Drain） 構造と呼ばれるものであり、ＬＤＤ構
造に特有の劣化モードを回避する上で極めて有効であ
る。
【００１８】一方、本発明のＭＩＳ型トランジスタの製
造方法に関しては、上述のゲート電極の構成（ａ）〜
（ｃ）に応じたそれぞれの方法がある。すなわち、上述
の構成（ａ）を持つゲート電極を有するＭＩＳ型トラン
ジスタは、半導体基板の表面に形成されたゲート絶縁膜
上に相対的に小さい仕事関数を有する第１の導電材料膜
を用いて第１パターンを形成する第１工程と、前記第１
パターンを被覆して相対的に大きい仕事関数を有する第
２の導電材料膜を成膜する第２工程と、前記第２の導電
材料膜を異方的にエッチバックして前記第１パターンの
側壁面上にサイドウォール状の第２パターンを形成する
第３工程とを経て製造することができる。
造方法に関しては、上述のゲート電極の構成（ａ）〜
（ｃ）に応じたそれぞれの方法がある。すなわち、上述
の構成（ａ）を持つゲート電極を有するＭＩＳ型トラン
ジスタは、半導体基板の表面に形成されたゲート絶縁膜
上に相対的に小さい仕事関数を有する第１の導電材料膜
を用いて第１パターンを形成する第１工程と、前記第１
パターンを被覆して相対的に大きい仕事関数を有する第
２の導電材料膜を成膜する第２工程と、前記第２の導電
材料膜を異方的にエッチバックして前記第１パターンの
側壁面上にサイドウォール状の第２パターンを形成する
第３工程とを経て製造することができる。
【００１９】ここで、通常のＭＩＳ型トランジスタの製
造に一般に用いられる数種類の導電材料をその仕事関数
の小さい方から大きい方へ向かって並べると、 ｎ+ 型ポリシリコン ＜ ｎ+ 型ＷＳｉｘ ＜ ノンド
ープＷＳｉｘまたはＷ＜ ｐ+ 型ＷＳｉｘ ＜ ｐ+ 型
ポリシリコン のようになる。したがって、上記第１の導電材料膜と第
２の導電材料膜の組合せの具体例としては、これを（第
１の導電材料膜＋第２の導電材料膜）のスタイルで表記
すると、 （ｎ+ 型ポリシリコン膜 ＋ ノンドープＷＳｉｘ膜） （ノンドープＷＳｉｘ膜 ＋ ｐ+ 型ＷＳｉｘ膜） （ｎ+ 型ＷＳｉｘ膜 ＋ ノンドープＷＳｉｘ膜） （ｎ+ 型ＷＳｉｘ膜 ＋ ｐ+ 型ＷＳｉｘ膜） （ｎ+ 型ＷＳｉｘ膜 ＋ Ｗ膜） を例示することができる。もちろん、仕事関数の大小関
係が上述の条件を満たしていれば、この限りではない。
造に一般に用いられる数種類の導電材料をその仕事関数
の小さい方から大きい方へ向かって並べると、 ｎ+ 型ポリシリコン ＜ ｎ+ 型ＷＳｉｘ ＜ ノンド
ープＷＳｉｘまたはＷ＜ ｐ+ 型ＷＳｉｘ ＜ ｐ+ 型
ポリシリコン のようになる。したがって、上記第１の導電材料膜と第
２の導電材料膜の組合せの具体例としては、これを（第
１の導電材料膜＋第２の導電材料膜）のスタイルで表記
すると、 （ｎ+ 型ポリシリコン膜 ＋ ノンドープＷＳｉｘ膜） （ノンドープＷＳｉｘ膜 ＋ ｐ+ 型ＷＳｉｘ膜） （ｎ+ 型ＷＳｉｘ膜 ＋ ノンドープＷＳｉｘ膜） （ｎ+ 型ＷＳｉｘ膜 ＋ ｐ+ 型ＷＳｉｘ膜） （ｎ+ 型ＷＳｉｘ膜 ＋ Ｗ膜） を例示することができる。もちろん、仕事関数の大小関
係が上述の条件を満たしていれば、この限りではない。
【００２０】ところで、前記第１工程と前記第２工程と
の間でイオン注入を行うと、前記半導体基板内にＬＤＤ
領域を形成することができる。このＬＤＤ領域は、前述
のゲート・オーバーラップド・ドレイン構造をとるよう
になる。なぜなら、通常のＬＤＤ構造とは異なり、本発
明ではイオン注入後に第１パターンの側壁面上に形成さ
れるサイドウォール（第２パターン）もゲート電極の一
部だからである。
の間でイオン注入を行うと、前記半導体基板内にＬＤＤ
領域を形成することができる。このＬＤＤ領域は、前述
のゲート・オーバーラップド・ドレイン構造をとるよう
になる。なぜなら、通常のＬＤＤ構造とは異なり、本発
明ではイオン注入後に第１パターンの側壁面上に形成さ
れるサイドウォール（第２パターン）もゲート電極の一
部だからである。
【００２１】一方、上述の構成（ｂ）を持つゲート電極
を有するＭＩＳ型トランジスタは、半導体基板の表面に
形成されたゲート絶縁膜上に仕事関数の相対的に小さい
第１の導電材料膜を用いて第１パターンを形成する第１
工程と、前記第１パターンの側壁部の露出面上に相対的
に大きい仕事関数を有する第２の導電材料膜を選択成長
させて第２パターンを形成する第２工程とを経て製造す
ることができる。この場合にも、上述と同じ理由で疑似
的なゲート・オーバーラップド・ドレイン構造を達成す
ることができる。なお、選択成長が可能な上記第２の導
電材料膜としては、たとえばＷ膜，Ｍｏ膜，Ｔｉ膜，Ｃ
ｕ膜，Ａｌ膜を挙げることができる。
を有するＭＩＳ型トランジスタは、半導体基板の表面に
形成されたゲート絶縁膜上に仕事関数の相対的に小さい
第１の導電材料膜を用いて第１パターンを形成する第１
工程と、前記第１パターンの側壁部の露出面上に相対的
に大きい仕事関数を有する第２の導電材料膜を選択成長
させて第２パターンを形成する第２工程とを経て製造す
ることができる。この場合にも、上述と同じ理由で疑似
的なゲート・オーバーラップド・ドレイン構造を達成す
ることができる。なお、選択成長が可能な上記第２の導
電材料膜としては、たとえばＷ膜，Ｍｏ膜，Ｔｉ膜，Ｃ
ｕ膜，Ａｌ膜を挙げることができる。
【００２２】さらに、上述の構成（ｃ）を持つゲート電
極を有するＭＩＳ型トランジスタは、半導体基板の表面
に形成されたゲート絶縁膜上に相対的に小さい仕事関数
を有する第１の導電材料膜からなる第１パターンを形成
する第１工程と、前記第１パターンの側壁面上に該第１
の導電材料膜よりも大きい仕事関数を有する第２の導電
材料膜からなるサイドウォール型の第２パターンを形成
する第２工程と、アニールを行って前記第１パターンと
前記第２パターンとの間の界面反応を進行させることに
より、仕事関数が前記第１の導電材料膜のそれよりも大
きく前記第２の導電材料膜のそれよりも小さい第３の導
電材料膜よりなる第３パターンを形成する第３工程とを
経て製造することができる。
極を有するＭＩＳ型トランジスタは、半導体基板の表面
に形成されたゲート絶縁膜上に相対的に小さい仕事関数
を有する第１の導電材料膜からなる第１パターンを形成
する第１工程と、前記第１パターンの側壁面上に該第１
の導電材料膜よりも大きい仕事関数を有する第２の導電
材料膜からなるサイドウォール型の第２パターンを形成
する第２工程と、アニールを行って前記第１パターンと
前記第２パターンとの間の界面反応を進行させることに
より、仕事関数が前記第１の導電材料膜のそれよりも大
きく前記第２の導電材料膜のそれよりも小さい第３の導
電材料膜よりなる第３パターンを形成する第３工程とを
経て製造することができる。
【００２３】ここで、前記第１パターンを金属材料膜、
前記第２パターンをシリコン系材料膜を用いてそれぞれ
形成すれば、前記界面反応として自己整合的シリサイド
化反応（サリサイド）を進行させることにより金属シリ
サイド膜からなる前記第３パターンを形成することがで
きる。たとえば、上記金属材料膜としてＷ膜，Ｔｉ膜，
Ｍｏ膜，Ｔａ膜，Ｐｔ膜，Ｎｉ膜を使用し、上記シリコ
ン材料膜としてポリシリコン膜やアモルファス・シリコ
ン膜を使用すれば、両者の界面における固相反応で自己
整合的に形成されるシリサイド膜は各々ＷＳｉｘ膜，Ｔ
ｉＳｉｘ膜，ＭｏＳｉｘ膜，ＴａＳｉｘ膜，ＰｔＳｉｘ
膜，ＮｉＳｉｘ膜となる。
前記第２パターンをシリコン系材料膜を用いてそれぞれ
形成すれば、前記界面反応として自己整合的シリサイド
化反応（サリサイド）を進行させることにより金属シリ
サイド膜からなる前記第３パターンを形成することがで
きる。たとえば、上記金属材料膜としてＷ膜，Ｔｉ膜，
Ｍｏ膜，Ｔａ膜，Ｐｔ膜，Ｎｉ膜を使用し、上記シリコ
ン材料膜としてポリシリコン膜やアモルファス・シリコ
ン膜を使用すれば、両者の界面における固相反応で自己
整合的に形成されるシリサイド膜は各々ＷＳｉｘ膜，Ｔ
ｉＳｉｘ膜，ＭｏＳｉｘ膜，ＴａＳｉｘ膜，ＰｔＳｉｘ
膜，ＮｉＳｉｘ膜となる。
【００２４】
【作用】本発明は、ゲート電極の長さ方向に仕事関数の
異なる導電材料パターンを直列に配することにより、ゲ
ート長の短縮に伴って顕在化し易い短チャネル効果によ
る閾値電圧Ｖthの低下を補償しようとするものである。
この原理について、図１を参照しながら説明する。
異なる導電材料パターンを直列に配することにより、ゲ
ート長の短縮に伴って顕在化し易い短チャネル効果によ
る閾値電圧Ｖthの低下を補償しようとするものである。
この原理について、図１を参照しながら説明する。
【００２５】いま、導電材料Ａおよび導電材料Ｂの仕事
関数をそれぞれφmA，φmBとし、φmA＜φmBの関係が成
り立っているとする。図１の（ｄ）に示したゲート長と
閾値電圧Ｖthとの関係からも明らかなように、導電材料
Ａあるいは導電材料Ｂのいずれか一方のみでゲート電極
を形成した場合には、仕事関数φm の差に起因する絶対
値の違いはあるものの、ゲート長Ｌg が十分に長い場合
には閾値電圧Ｖthがほぼ一定で、ゲート長Ｌg がある値
以下に縮小されると急激に低下する傾向を共通に示す。
関数をそれぞれφmA，φmBとし、φmA＜φmBの関係が成
り立っているとする。図１の（ｄ）に示したゲート長と
閾値電圧Ｖthとの関係からも明らかなように、導電材料
Ａあるいは導電材料Ｂのいずれか一方のみでゲート電極
を形成した場合には、仕事関数φm の差に起因する絶対
値の違いはあるものの、ゲート長Ｌg が十分に長い場合
には閾値電圧Ｖthがほぼ一定で、ゲート長Ｌg がある値
以下に縮小されると急激に低下する傾向を共通に示す。
【００２６】これに対し、導電材料Ａからなる第１パタ
ーンの両側に導電材料Ｂからなるサイドウォール状の第
２パターンを形成した複合型のゲート電極の閾値電圧Ｖ
thは、上述とは異なるゲート長依存性を示す。図１の
（ａ）にゲート長Ｌg が十分に長い場合、（ｂ）にやや
長い場合、（ｃ）に短い場合をそれぞれ示す。ただし、
これらの図面は、シリコン基板１上において素子分離領
域２で規定された活性領域の表面にゲート酸化膜３が形
成され、この上に複合型のゲート電極４が形成され、さ
らに該ゲート電極４で遮蔽されない活性領域にソース／
ドレイン領域５が形成されたＭＯＳ型トランジスタを表
している。また、自己整合的に形成されるサイドウォー
ル状の第２パターン（導電材料Ｂ）の幅は常に一定と
し、ゲート長は第１パターン（導電材料Ａ）の線幅に依
存するものとする。
ーンの両側に導電材料Ｂからなるサイドウォール状の第
２パターンを形成した複合型のゲート電極の閾値電圧Ｖ
thは、上述とは異なるゲート長依存性を示す。図１の
（ａ）にゲート長Ｌg が十分に長い場合、（ｂ）にやや
長い場合、（ｃ）に短い場合をそれぞれ示す。ただし、
これらの図面は、シリコン基板１上において素子分離領
域２で規定された活性領域の表面にゲート酸化膜３が形
成され、この上に複合型のゲート電極４が形成され、さ
らに該ゲート電極４で遮蔽されない活性領域にソース／
ドレイン領域５が形成されたＭＯＳ型トランジスタを表
している。また、自己整合的に形成されるサイドウォー
ル状の第２パターン（導電材料Ｂ）の幅は常に一定と
し、ゲート長は第１パターン（導電材料Ａ）の線幅に依
存するものとする。
【００２７】ここで、図１の（ｄ）中、「本発明」と指
示した曲線をみると、ゲート長Ｌgが十分に長い場合に
は、ゲート電極４の仕事関数φm はほぼ導電材料Ａの仕
事関数φmAで決定されるが、ゲート長Ｌg が短縮される
にしたがって導電材料Ｂの寄与が増大して閾値電圧Ｖth
は上昇し、閾値電圧Ｖthが急激に低下し始める時のゲー
ト長Ｌg は導電材料Ａのみでゲート電極が形成された場
合に比べて明らかに短縮されている。つまり、本発明に
よれば一定の閾値電圧Ｖthを保証可能なゲート長Ｌg の
設計範囲が拡大され、より一層の微細化が可能となる。
示した曲線をみると、ゲート長Ｌgが十分に長い場合に
は、ゲート電極４の仕事関数φm はほぼ導電材料Ａの仕
事関数φmAで決定されるが、ゲート長Ｌg が短縮される
にしたがって導電材料Ｂの寄与が増大して閾値電圧Ｖth
は上昇し、閾値電圧Ｖthが急激に低下し始める時のゲー
ト長Ｌg は導電材料Ａのみでゲート電極が形成された場
合に比べて明らかに短縮されている。つまり、本発明に
よれば一定の閾値電圧Ｖthを保証可能なゲート長Ｌg の
設計範囲が拡大され、より一層の微細化が可能となる。
【００２８】本発明のＭＩＳトランジスタの製造方法に
おいては、複合型のゲート電極の第２パターン以降のパ
ターンは全面堆積＋エッチバック、選択成長、あるいは
固相界面におけるシリサイド化といった、いずれも自己
整合的なプロセスを用いて形成されるため、リソグラフ
ィ工程を追加する必要がない点が大きなメリットであ
る。また、第１パターンの形成工程と第２パターンの形
成工程との間でイオン注入を行ってＬＤＤ領域を形成す
れば、ゲート・オーバーラップド・ドレイン構造が達成
され、短チャネル効果に対する耐性を向上させることが
できる。
おいては、複合型のゲート電極の第２パターン以降のパ
ターンは全面堆積＋エッチバック、選択成長、あるいは
固相界面におけるシリサイド化といった、いずれも自己
整合的なプロセスを用いて形成されるため、リソグラフ
ィ工程を追加する必要がない点が大きなメリットであ
る。また、第１パターンの形成工程と第２パターンの形
成工程との間でイオン注入を行ってＬＤＤ領域を形成す
れば、ゲート・オーバーラップド・ドレイン構造が達成
され、短チャネル効果に対する耐性を向上させることが
できる。
【００２９】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００３０】実施例１ 本実施例では、仕事関数の相対的に小さい第１パターン
をノンドープＷＳｉｘ膜で形成し、その側壁面上の仕事
関数の相対的に大きいサイドウォール状の第２パターン
をｐ+ 型ポリシリコン膜で形成したゲート電極を有する
ＮＭＯＳ、およびその製造方法について説明する。
をノンドープＷＳｉｘ膜で形成し、その側壁面上の仕事
関数の相対的に大きいサイドウォール状の第２パターン
をｐ+ 型ポリシリコン膜で形成したゲート電極を有する
ＮＭＯＳ、およびその製造方法について説明する。
【００３１】まず、本実施例のＮＭＯＳの構成を、図８
を参照しながら説明する。このＮＭＯＳは、Ｓｉ基板内
に形成されたｐ型ウェル（ｐ−Ｗｅｌｌ）１１上に、ゲ
ート酸化膜１３を介して複合型のゲート電極Ｇ１が形成
され、その両側の活性領域内に自己整合的にソース／ド
レイン領域２１が形成された構造を有する。上記ゲート
電極Ｇ１は、ノンドープＷＳｉｘ膜からなる線幅約０．
２μｍの第１パターン１４ａと、その両側壁面上に形成
された最大幅約０．１μｍのサイドウォール状のｐ+ 型
ポリシリコン膜からなる第２パターン１８とから構成さ
れる。ここで、ｐ+ 型ポリシリコンの仕事関数はノンド
ープＷＳｉｘの仕事関数よりも大きい。また、トータル
のゲート長は、約０．４μｍである。
を参照しながら説明する。このＮＭＯＳは、Ｓｉ基板内
に形成されたｐ型ウェル（ｐ−Ｗｅｌｌ）１１上に、ゲ
ート酸化膜１３を介して複合型のゲート電極Ｇ１が形成
され、その両側の活性領域内に自己整合的にソース／ド
レイン領域２１が形成された構造を有する。上記ゲート
電極Ｇ１は、ノンドープＷＳｉｘ膜からなる線幅約０．
２μｍの第１パターン１４ａと、その両側壁面上に形成
された最大幅約０．１μｍのサイドウォール状のｐ+ 型
ポリシリコン膜からなる第２パターン１８とから構成さ
れる。ここで、ｐ+ 型ポリシリコンの仕事関数はノンド
ープＷＳｉｘの仕事関数よりも大きい。また、トータル
のゲート長は、約０．４μｍである。
【００３２】上記第１パターン１４ａの上には、反射防
止膜パターン１５ａとエッチング停止膜パターン１６ａ
とが共通パターンにて積層されている。上記反射防止膜
パターン１５ａは、後述の図２に示されるレジスト・マ
スク１７を形成するためのフォトリソグラフィにおい
て、ノンドープＷＳｉｘ膜１４からの強い光反射を抑制
するためのものである。本実施例では、露光光にＫｒＦ
エキシマ・レーザ光（λ＝２４８ｎｍ）を用いるため、
厚さ約１０ｎｍのポリシリコン膜を用いた。
止膜パターン１５ａとエッチング停止膜パターン１６ａ
とが共通パターンにて積層されている。上記反射防止膜
パターン１５ａは、後述の図２に示されるレジスト・マ
スク１７を形成するためのフォトリソグラフィにおい
て、ノンドープＷＳｉｘ膜１４からの強い光反射を抑制
するためのものである。本実施例では、露光光にＫｒＦ
エキシマ・レーザ光（λ＝２４８ｎｍ）を用いるため、
厚さ約１０ｎｍのポリシリコン膜を用いた。
【００３３】また、上記エッチング停止膜パターン１６
ａは、サイドウォール状の上記第２パターン１８をエッ
チバックにより形成する際に、第１パターン１４ａを保
護する役割を果たすものであるが、これ以外にも幾つか
の役割を有している。すなわち、ソース／ドレイン領域
２１を形成するためのイオン注入において、該第１パタ
ーン１８に不純物が注入されることを防止する役割、お
よび第２パターン１８の幅を確保するために第１パター
ンの見かけ上の高さを稼ぐ、いわゆるオフセット膜とし
ての役割である。
ａは、サイドウォール状の上記第２パターン１８をエッ
チバックにより形成する際に、第１パターン１４ａを保
護する役割を果たすものであるが、これ以外にも幾つか
の役割を有している。すなわち、ソース／ドレイン領域
２１を形成するためのイオン注入において、該第１パタ
ーン１８に不純物が注入されることを防止する役割、お
よび第２パターン１８の幅を確保するために第１パター
ンの見かけ上の高さを稼ぐ、いわゆるオフセット膜とし
ての役割である。
【００３４】上記第２パターン１８の上にはさらに、Ｓ
ｉＯｘサイドウォール１９が形成されているが、これは
ソース／ドレイン領域２１を形成するためのイオン注入
において、該第２パターン１８に不純物が注入されるこ
とを防止する役割を果たしている。
ｉＯｘサイドウォール１９が形成されているが、これは
ソース／ドレイン領域２１を形成するためのイオン注入
において、該第２パターン１８に不純物が注入されるこ
とを防止する役割を果たしている。
【００３５】かかる構造を有するＮＭＯＳは、ゲート電
極Ｇ１のゲート長方向の中央部から両端部に向かって仕
事関数が増大しているため、先に図１の（ｄ）を参照し
ながら説明したとおり、ゲート長の短縮に伴う閾値電圧
Ｖthの低下が補償され、微細化された際の短チャネル効
果が抑制されている。また、チャネル不純物を導入する
ためのチャネル・イオン注入や、パンチスルー抑制のた
めのポケット・イオン注入をいずれも行っていないの
で、不純物数の統計的なゆらぎの影響を受けず、また複
雑な基板内不純物プロファイルに起因する接合容量の増
大も免れている。次に、上述のＮＭＯＳの製造方法につ
いて、図２ないし図８を参照しながら説明する。まず、
ｐ型もしくはｎ型のＳｉ基板上で公知の手順にしたがっ
てＬＯＣＯＳ法によりフィールド酸化膜１２を形成して
素子分離を行い、次にＮＭＯＳ形成部にＢ+ をイオン注
入してｐ型ウェル（ｐ−Ｗｅｌｌ）１１を形成した。こ
こで、上記Ｂ+ のイオン注入条件は、たとえばイオン加
速エネルギー２８０ｋｅＶ，ドース量１．６×１０13／
ｃｍ2 とした。さらにパイロジェニック酸化を行い、活
性領域の表面に厚さ約８ｎｍのゲート酸化膜１３を形成
した。
極Ｇ１のゲート長方向の中央部から両端部に向かって仕
事関数が増大しているため、先に図１の（ｄ）を参照し
ながら説明したとおり、ゲート長の短縮に伴う閾値電圧
Ｖthの低下が補償され、微細化された際の短チャネル効
果が抑制されている。また、チャネル不純物を導入する
ためのチャネル・イオン注入や、パンチスルー抑制のた
めのポケット・イオン注入をいずれも行っていないの
で、不純物数の統計的なゆらぎの影響を受けず、また複
雑な基板内不純物プロファイルに起因する接合容量の増
大も免れている。次に、上述のＮＭＯＳの製造方法につ
いて、図２ないし図８を参照しながら説明する。まず、
ｐ型もしくはｎ型のＳｉ基板上で公知の手順にしたがっ
てＬＯＣＯＳ法によりフィールド酸化膜１２を形成して
素子分離を行い、次にＮＭＯＳ形成部にＢ+ をイオン注
入してｐ型ウェル（ｐ−Ｗｅｌｌ）１１を形成した。こ
こで、上記Ｂ+ のイオン注入条件は、たとえばイオン加
速エネルギー２８０ｋｅＶ，ドース量１．６×１０13／
ｃｍ2 とした。さらにパイロジェニック酸化を行い、活
性領域の表面に厚さ約８ｎｍのゲート酸化膜１３を形成
した。
【００３６】次に、基体の全面に減圧ＣＶＤによりノン
ドープＷＳｉｘ膜１４を約１００ｎｍの厚さに堆積させ
た。この減圧ＣＶＤは、一例として ＷＦ6 流量 １．６ ＳＣＣＭ ＳｉＣｌ2 Ｈ2 流量 １６０ ＳＣＣＭ Ａｒ流量 １００ ＳＣＣＭ 圧力 ４０ Ｐａ 基板温度 ６８０ ℃ の条件で行った。
ドープＷＳｉｘ膜１４を約１００ｎｍの厚さに堆積させ
た。この減圧ＣＶＤは、一例として ＷＦ6 流量 １．６ ＳＣＣＭ ＳｉＣｌ2 Ｈ2 流量 １６０ ＳＣＣＭ Ａｒ流量 １００ ＳＣＣＭ 圧力 ４０ Ｐａ 基板温度 ６８０ ℃ の条件で行った。
【００３７】上記ノンドープＷＳｉｘ膜１４の上には、
反射防止膜１５として厚さ約１０ｎｍのポリシリコン膜
をＳｉＨ4 を原料ガスとする減圧ＣＶＤで成膜し、さら
に、エッチング停止膜１６として厚さ約１００ｎｍのＳ
ｉＯｘ膜をＴＥＯＳ（テトラエトキシシラン）を原料ガ
スとする減圧ＣＶＤで成膜した。
反射防止膜１５として厚さ約１０ｎｍのポリシリコン膜
をＳｉＨ4 を原料ガスとする減圧ＣＶＤで成膜し、さら
に、エッチング停止膜１６として厚さ約１００ｎｍのＳ
ｉＯｘ膜をＴＥＯＳ（テトラエトキシシラン）を原料ガ
スとする減圧ＣＶＤで成膜した。
【００３８】さらに、化学増幅系フォトレジスト材料と
ＫｒＦエキシマ・レーザ・ステッパを用いてリソグラフ
ィを行うことにより、上記エッチング停止膜１６上にレ
ジスト・マスク１７を形成した。このレジスト・マスク
１７の線幅は約０．２μｍと微細であるが、反射防止膜
１５により定在波効果が抑制されたために、良好な形状
をもって形成された。図１には、ここまでの工程を終了
した状態が示されている。
ＫｒＦエキシマ・レーザ・ステッパを用いてリソグラフ
ィを行うことにより、上記エッチング停止膜１６上にレ
ジスト・マスク１７を形成した。このレジスト・マスク
１７の線幅は約０．２μｍと微細であるが、反射防止膜
１５により定在波効果が抑制されたために、良好な形状
をもって形成された。図１には、ここまでの工程を終了
した状態が示されている。
【００３９】次に、上記レジスト・マスク１７を介して
まずエッチング停止膜１６を異方的にドライエッチング
した。このエッチングは、たとえば次のような条件 エッチング装置 マグネトロンＲＩＥ装置 ＣＨＦ3 流量 ７５ ＳＣＣＭ Ｏ2 流量 ８ ＳＣＣＭ 圧力 ６．６ Ｐａ ＲＦパワー １２００ Ｗ（１３．５６ ＭＨ
ｚ） 基板温度 ２５ ℃ で行った。これにより、異方性形状を有するエッチング
停止膜パターン１６ａが形成された。この後、アッシン
グを行ってレジスト・マスク１７を除去した。図３に
は、ここまでの工程を終了した状態が示されている。
まずエッチング停止膜１６を異方的にドライエッチング
した。このエッチングは、たとえば次のような条件 エッチング装置 マグネトロンＲＩＥ装置 ＣＨＦ3 流量 ７５ ＳＣＣＭ Ｏ2 流量 ８ ＳＣＣＭ 圧力 ６．６ Ｐａ ＲＦパワー １２００ Ｗ（１３．５６ ＭＨ
ｚ） 基板温度 ２５ ℃ で行った。これにより、異方性形状を有するエッチング
停止膜パターン１６ａが形成された。この後、アッシン
グを行ってレジスト・マスク１７を除去した。図３に
は、ここまでの工程を終了した状態が示されている。
【００４０】次に、上記エッチング停止膜パターン１６
ａをマスクとして反射防止膜１５とノンドープＷＳｉｘ
膜１４とを一括してエッチングした。このエッチング
は、たとえば次のような条件 エッチング装置 有磁場マイクロ波プラズマ・エッチング装置 Ｃｌ2 流量 ７２ ＳＣＣＭ Ｏ2 流量 ８ ＳＣＣＭ マイクロ波パワー ９５０ Ｗ（２．４５ ＧＨｚ） 圧力 ０．４ Ｐａ ＲＦバイアス・パワー ４０ Ｗ（１３．５６ ＭＨｚ） 基板温度 ０ ℃ で行った。
ａをマスクとして反射防止膜１５とノンドープＷＳｉｘ
膜１４とを一括してエッチングした。このエッチング
は、たとえば次のような条件 エッチング装置 有磁場マイクロ波プラズマ・エッチング装置 Ｃｌ2 流量 ７２ ＳＣＣＭ Ｏ2 流量 ８ ＳＣＣＭ マイクロ波パワー ９５０ Ｗ（２．４５ ＧＨｚ） 圧力 ０．４ Ｐａ ＲＦバイアス・パワー ４０ Ｗ（１３．５６ ＭＨｚ） 基板温度 ０ ℃ で行った。
【００４１】上記条件による異方性エッチングの結果、
図４に示されるように反射防止膜パターンと１５ａと第
１パターン１４ａとが形成された。なお、上記反射防止
膜１５とノンドープＷＳｉｘ膜１４のエッチングは、レ
ジスト・マスク１７を残したままでも行うことはでき
る。しかし、上記の条件によるドライエッチングでは、
パターン側壁面上にＳｉＯｘ系の側壁保護膜が形成され
るため、レジスト・マスク１７を残しておくとその側壁
面にも側壁保護膜が付着する。この側壁保護膜はアッシ
ング時にも除去できず、レジスト・マスクが除去された
後にはパターンの上に大きく突出した状態で残存してし
まう。したがって、レジスト・マスクはやはり、エッチ
ング停止膜パターン１６ａが完成された時点で除去する
方が良い。
図４に示されるように反射防止膜パターンと１５ａと第
１パターン１４ａとが形成された。なお、上記反射防止
膜１５とノンドープＷＳｉｘ膜１４のエッチングは、レ
ジスト・マスク１７を残したままでも行うことはでき
る。しかし、上記の条件によるドライエッチングでは、
パターン側壁面上にＳｉＯｘ系の側壁保護膜が形成され
るため、レジスト・マスク１７を残しておくとその側壁
面にも側壁保護膜が付着する。この側壁保護膜はアッシ
ング時にも除去できず、レジスト・マスクが除去された
後にはパターンの上に大きく突出した状態で残存してし
まう。したがって、レジスト・マスクはやはり、エッチ
ング停止膜パターン１６ａが完成された時点で除去する
方が良い。
【００４２】この後、希フッ酸水溶液を用いた洗浄処理
を行って上記側壁保護膜を除去した。なお、この洗浄処
理における側壁保護膜のエッチレートはゲート酸化膜１
３のエッチレートに比べて若干大きいので、短時間処理
によりゲート酸化膜１３をほとんど侵食することなく側
壁保護膜を除去することができた。しかし、ゲート酸化
膜１３の厚さが数ｎｍレベルと極端に薄い場合には、最
初からＳｉＯｘ系の側壁保護膜が形成されない様に、フ
ッ素系ガスを用いて反射防止膜１５とノンドープＷＳｉ
ｘ膜１４のエッチングを行っても良い。
を行って上記側壁保護膜を除去した。なお、この洗浄処
理における側壁保護膜のエッチレートはゲート酸化膜１
３のエッチレートに比べて若干大きいので、短時間処理
によりゲート酸化膜１３をほとんど侵食することなく側
壁保護膜を除去することができた。しかし、ゲート酸化
膜１３の厚さが数ｎｍレベルと極端に薄い場合には、最
初からＳｉＯｘ系の側壁保護膜が形成されない様に、フ
ッ素系ガスを用いて反射防止膜１５とノンドープＷＳｉ
ｘ膜１４のエッチングを行っても良い。
【００４３】次に、基体の全面にｐ+ 型ポリシリコン膜
を約１００ｎｍの厚さに堆積させた。このｐ+ 型ポリシ
リコン膜は基本的には減圧ＣＶＤで成膜し、ｐ型不純物
の導入はＣＶＤ原理ガスへのドーパント・ガスの添加、
ノンドープ・ポリシリコン膜へのｐ型不純物のイオン注
入、もしくはプレデポジション法によるノンドープ・ポ
リシリコン膜へのｐ型不純物の固相拡散等の手段を用い
て行うことができる。このようにして形成されたｐ+ 型
ポリシリコン膜を、たとえば上述したＣｌ2／Ｏ2 混合
ガスを用いた異方性ドライエッチング条件にしたがって
エッチバックした。このエッチバックは、エッチング停
止膜パターン１６ａとゲート酸化膜１３の双方が露出し
た時点で停止すれば良いが、ここではややオーバーエッ
チングをかけた。この第２パターン１８の最大幅は約
０．１μｍであり、前述の第１パターン１４ａと合わせ
て全体として約０．４μｍのゲート長を有する複合型の
ゲート電極Ｇ１が形成された。
を約１００ｎｍの厚さに堆積させた。このｐ+ 型ポリシ
リコン膜は基本的には減圧ＣＶＤで成膜し、ｐ型不純物
の導入はＣＶＤ原理ガスへのドーパント・ガスの添加、
ノンドープ・ポリシリコン膜へのｐ型不純物のイオン注
入、もしくはプレデポジション法によるノンドープ・ポ
リシリコン膜へのｐ型不純物の固相拡散等の手段を用い
て行うことができる。このようにして形成されたｐ+ 型
ポリシリコン膜を、たとえば上述したＣｌ2／Ｏ2 混合
ガスを用いた異方性ドライエッチング条件にしたがって
エッチバックした。このエッチバックは、エッチング停
止膜パターン１６ａとゲート酸化膜１３の双方が露出し
た時点で停止すれば良いが、ここではややオーバーエッ
チングをかけた。この第２パターン１８の最大幅は約
０．１μｍであり、前述の第１パターン１４ａと合わせ
て全体として約０．４μｍのゲート長を有する複合型の
ゲート電極Ｇ１が形成された。
【００４４】次に、基体の全面にＳｉＯｘ膜をたとえば
熱ＣＶＤにより約１００ｎｍの厚さに形成し、続いてこ
れを異方的にエッチバックした。熱ＣＶＤやエッチバッ
クの条件は、前述のエッチング停止膜１６の堆積条件お
よびその異方性ドライエッチング条件と同じで良い。こ
の結果、図６に示されるように、ＳｉＯｘサイドウォー
ル１９を形成した。
熱ＣＶＤにより約１００ｎｍの厚さに形成し、続いてこ
れを異方的にエッチバックした。熱ＣＶＤやエッチバッ
クの条件は、前述のエッチング停止膜１６の堆積条件お
よびその異方性ドライエッチング条件と同じで良い。こ
の結果、図６に示されるように、ＳｉＯｘサイドウォー
ル１９を形成した。
【００４５】次に、図７に示されるように、ＮＭＯＳ形
成領域以外をレジスト・マスク２０で被覆し、活性領域
にＡｓ+ のイオン注入を行った。このときのイオン注入
条件は、たとえばイオン加速エネルギー２０ｋｅＶ，ド
ース量３×１０15／ｃｍ2 とした。なお、このイオン注
入の際、第１パターン１４ａと第２パターン１８はそれ
ぞれエッチング停止膜パターン１６ａおよびＳｉＯｘサ
イドウォール１９に被覆されているため、Ａｓ+ は導入
されず、したがって仕事関数の変動を招くこともなかっ
た。
成領域以外をレジスト・マスク２０で被覆し、活性領域
にＡｓ+ のイオン注入を行った。このときのイオン注入
条件は、たとえばイオン加速エネルギー２０ｋｅＶ，ド
ース量３×１０15／ｃｍ2 とした。なお、このイオン注
入の際、第１パターン１４ａと第２パターン１８はそれ
ぞれエッチング停止膜パターン１６ａおよびＳｉＯｘサ
イドウォール１９に被覆されているため、Ａｓ+ は導入
されず、したがって仕事関数の変動を招くこともなかっ
た。
【００４６】この後、たとえば１０５０℃，１０秒間の
条件でラピッド・サーマル・アニール（ＲＴＡ）を行っ
てＡｓを活性化させ、図８に示されるようにソース／ド
レイン領域２１を形成した。さらに、常法にしたがって
ＳｉＯｘ層間絶縁膜２２の堆積、コンタクト・ホール２
３の開口、Ｗ埋め込みプラグ２４の形成、上層Ａｌ系配
線２５のパターニングを経てＮＭＯＳを完成させた。
条件でラピッド・サーマル・アニール（ＲＴＡ）を行っ
てＡｓを活性化させ、図８に示されるようにソース／ド
レイン領域２１を形成した。さらに、常法にしたがって
ＳｉＯｘ層間絶縁膜２２の堆積、コンタクト・ホール２
３の開口、Ｗ埋め込みプラグ２４の形成、上層Ａｌ系配
線２５のパターニングを経てＮＭＯＳを完成させた。
【００４７】実施例２ 本実施例では、ゲート・オーバーラップド・ドレイン構
造を有するＮＭＯＳと、前述の第２パターン１８の形成
前に低濃度イオン注入を行ってＬＤＤ領域を形成するこ
とにより該ＮＭＯＳを製造する方法について説明する。
造を有するＮＭＯＳと、前述の第２パターン１８の形成
前に低濃度イオン注入を行ってＬＤＤ領域を形成するこ
とにより該ＮＭＯＳを製造する方法について説明する。
【００４８】まず、図１２に本実施例のＮＭＯＳの構成
を示す。このＮＭＯＳが実施例１で示したＮＭＯＳと異
なるところは、ソース／ドレイン領域２６のチャネル側
にｎ- 型のＬＤＤ領域が形成されている点である。しか
も、このｎ- 型のＬＤＤ領域は第２パターン１８のほぼ
直下に位置しており、ゲート・オーバーラップド・ドレ
イン構造が達成されている。
を示す。このＮＭＯＳが実施例１で示したＮＭＯＳと異
なるところは、ソース／ドレイン領域２６のチャネル側
にｎ- 型のＬＤＤ領域が形成されている点である。しか
も、このｎ- 型のＬＤＤ領域は第２パターン１８のほぼ
直下に位置しており、ゲート・オーバーラップド・ドレ
イン構造が達成されている。
【００４９】通常のＬＤＤ構造では、ＬＤＤ領域のうち
ゲート電極とオーバーラップしているのは先端領域のみ
である。先端領域以外の大部分、すなわちゲート電極と
オーバーラップしていない領域は、絶縁膜からなるサイ
ドウォールの直下に存在し、電子捕獲により高抵抗化し
易い上、ゲート電極のコントロールを受けにくいために
チャネル領域の導電型が反転した後も高抵抗状態を保ち
易い。しかし、ゲート・オーバーラップド・ドレイン構
造であれば、ＬＤＤ領域の全域がゲート電極のコントロ
ールを受けるようになるので、ゲート・バイアスの増加
に対してよりキャリアが蓄積された状態となり、ドレイ
ン近傍の電界を緩和できるのみならず、ＬＤＤ領域の寄
生抵抗も低減することができる。この結果、本実施例の
ＮＭＯＳは、実施例１のＮＭＯＳに比べてトランジスタ
の電流駆動能力や相互コンダクタンスｇm の劣化が一層
抑制されたものとなっている。
ゲート電極とオーバーラップしているのは先端領域のみ
である。先端領域以外の大部分、すなわちゲート電極と
オーバーラップしていない領域は、絶縁膜からなるサイ
ドウォールの直下に存在し、電子捕獲により高抵抗化し
易い上、ゲート電極のコントロールを受けにくいために
チャネル領域の導電型が反転した後も高抵抗状態を保ち
易い。しかし、ゲート・オーバーラップド・ドレイン構
造であれば、ＬＤＤ領域の全域がゲート電極のコントロ
ールを受けるようになるので、ゲート・バイアスの増加
に対してよりキャリアが蓄積された状態となり、ドレイ
ン近傍の電界を緩和できるのみならず、ＬＤＤ領域の寄
生抵抗も低減することができる。この結果、本実施例の
ＮＭＯＳは、実施例１のＮＭＯＳに比べてトランジスタ
の電流駆動能力や相互コンダクタンスｇm の劣化が一層
抑制されたものとなっている。
【００５０】次に、上記ＮＭＯＳの製造方法について、
図９ないし図１２を参照しながら説明する。まず、図９
に示されるように、ＷＳｉｘ膜からなる第１パターン１
４ａの形成までを実施例１と同様に行った後、ＮＭＯＳ
形成領域以外をレジスト・マスク２０で被覆し、Ａｓ+
の低濃度イオン注入を行った。このイオン注入は、ｎ-
型のＬＤＤ領域を形成するためのものであり、イオン注
入条件は一例としてイオン加速エネルギー２０ｋｅＶ，
ドース量２×１０13／ｃｍ3 とした。上記レジスト・マ
スクを除去した後、図１０に示されるように、ｐ+ 型ポ
リシリコン膜からなる第２パターン１８、および酸化サ
イドウォール１９を順次形成した。
図９ないし図１２を参照しながら説明する。まず、図９
に示されるように、ＷＳｉｘ膜からなる第１パターン１
４ａの形成までを実施例１と同様に行った後、ＮＭＯＳ
形成領域以外をレジスト・マスク２０で被覆し、Ａｓ+
の低濃度イオン注入を行った。このイオン注入は、ｎ-
型のＬＤＤ領域を形成するためのものであり、イオン注
入条件は一例としてイオン加速エネルギー２０ｋｅＶ，
ドース量２×１０13／ｃｍ3 とした。上記レジスト・マ
スクを除去した後、図１０に示されるように、ｐ+ 型ポ
リシリコン膜からなる第２パターン１８、および酸化サ
イドウォール１９を順次形成した。
【００５１】次に、図１１に示されるように、再びＮＭ
ＯＳ形成領域以外を被覆するレジスト・マスク２０を形
成し、Ａｓ+ の高濃度イオン注入を行った。このときの
イオン注入条件は、一例としてイオン加速エネルギー２
０ｋｅＶ，ドース量２×１０15／ｃｍ3 とした。この
後、たとえば１０５０℃，１０秒間の条件でラピッド・
サーマル・アニール（ＲＴＡ）を行ってＡｓを活性化さ
せて、図１２に示されるようにＬＤＤ型のソース／ドレ
イン領域２６を形成した。さらに、常法にしたがってＳ
ｉＯｘ層間絶縁膜２２の堆積、コンタクト・ホール２３
の開口、Ｗ埋め込みプラグ２４の形成、上層Ａｌ系配線
２５のパターニングを経てＮＭＯＳを完成させた。
ＯＳ形成領域以外を被覆するレジスト・マスク２０を形
成し、Ａｓ+ の高濃度イオン注入を行った。このときの
イオン注入条件は、一例としてイオン加速エネルギー２
０ｋｅＶ，ドース量２×１０15／ｃｍ3 とした。この
後、たとえば１０５０℃，１０秒間の条件でラピッド・
サーマル・アニール（ＲＴＡ）を行ってＡｓを活性化さ
せて、図１２に示されるようにＬＤＤ型のソース／ドレ
イン領域２６を形成した。さらに、常法にしたがってＳ
ｉＯｘ層間絶縁膜２２の堆積、コンタクト・ホール２３
の開口、Ｗ埋め込みプラグ２４の形成、上層Ａｌ系配線
２５のパターニングを経てＮＭＯＳを完成させた。
【００５２】実施例３ 本実施例では、仕事関数の相対的に小さい第１パターン
をｎ+ 型ＷＳｉｘ膜で形成し、これより仕事関数の相対
的に大きい第２パターンを第１パターンの側壁の露出面
上に選択成長されたＷ膜を用いて形成した。
をｎ+ 型ＷＳｉｘ膜で形成し、これより仕事関数の相対
的に大きい第２パターンを第１パターンの側壁の露出面
上に選択成長されたＷ膜を用いて形成した。
【００５３】まず、本実施例のＮＭＯＳの構成を、図１
４を参照しながら説明する。このＮＭＯＳが実施例１で
示したＮＭＯＳと異なるところは、ｎ+ 型ＷＳｉｘ膜か
らなる第１パターン２７の側壁の露出面上に、選択成長
されたＷ膜からなる第２パターン２８が形成されている
点である。この第１パターン２７と第２パターン２８と
が一体となってゲート電極Ｇ２を構成している。ここ
で、Ｗの仕事関数はｎ+型ＷＳｉｘの仕事関数よりも大
きい。
４を参照しながら説明する。このＮＭＯＳが実施例１で
示したＮＭＯＳと異なるところは、ｎ+ 型ＷＳｉｘ膜か
らなる第１パターン２７の側壁の露出面上に、選択成長
されたＷ膜からなる第２パターン２８が形成されている
点である。この第１パターン２７と第２パターン２８と
が一体となってゲート電極Ｇ２を構成している。ここ
で、Ｗの仕事関数はｎ+型ＷＳｉｘの仕事関数よりも大
きい。
【００５４】上記ＮＭＯＳは、次のようにして製造し
た。まず、図１３に示されるように、ｎ+ 型ＷＳｉｘ膜
からなる第１パターン２７の形成までを、実施例１とほ
ぼ同様に行った。ただし、ノンドープＷＳｉｘ膜１４に
Ａｓ+ のイオン注入を行ってｎ+ 型化したところが、実
施例１とは異なっている。
た。まず、図１３に示されるように、ｎ+ 型ＷＳｉｘ膜
からなる第１パターン２７の形成までを、実施例１とほ
ぼ同様に行った。ただし、ノンドープＷＳｉｘ膜１４に
Ａｓ+ のイオン注入を行ってｎ+ 型化したところが、実
施例１とは異なっている。
【００５５】次に、選択ＣＶＤを行った。選択ＣＶＤ条
件は、たとえば ＷＦ6 流量 １０ ＳＣＣＭ ＳｉＨ4 流量 ６ ＳＣＣＭ Ａｒ流量 ２０ ＳＣＣＭ Ｈ2 流量 １０００ ＳＣＣＭ 圧力 ２７ Ｐａ 基板温度 ２６０ ℃ とした。ここでは、第１パターン２７の側壁部の露出面
からＷ膜の選択成長が進行し、第２パターン２８が形成
された。
件は、たとえば ＷＦ6 流量 １０ ＳＣＣＭ ＳｉＨ4 流量 ６ ＳＣＣＭ Ａｒ流量 ２０ ＳＣＣＭ Ｈ2 流量 １０００ ＳＣＣＭ 圧力 ２７ Ｐａ 基板温度 ２６０ ℃ とした。ここでは、第１パターン２７の側壁部の露出面
からＷ膜の選択成長が進行し、第２パターン２８が形成
された。
【００５６】この後、ＳｉＯｘサイドウォール２９の形
成、ＳｉＯｘ層間絶縁膜２２の堆積、コンタクト・ホー
ル２３の開口、Ｗ埋め込みプラグ２４の形成、上層Ａｌ
系配線２５のパターニングを経て、図１４に示すＮＭＯ
Ｓを完成させた。
成、ＳｉＯｘ層間絶縁膜２２の堆積、コンタクト・ホー
ル２３の開口、Ｗ埋め込みプラグ２４の形成、上層Ａｌ
系配線２５のパターニングを経て、図１４に示すＮＭＯ
Ｓを完成させた。
【００５７】実施例４ 本実施例では、Ｗ膜からなる第１パターン、その表層部
に形成されたｐ+ 型ＷＳｉｘ膜からなる第３パターン、
さらにその外側のサイドウォール状のｐ+ 型ポリシリコ
ン膜からなる第２パターンを含むゲート電極を有するＮ
ＭＯＳ、およびその製造方法について説明する。
に形成されたｐ+ 型ＷＳｉｘ膜からなる第３パターン、
さらにその外側のサイドウォール状のｐ+ 型ポリシリコ
ン膜からなる第２パターンを含むゲート電極を有するＮ
ＭＯＳ、およびその製造方法について説明する。
【００５８】まず、本実施例のＮＭＯＳの構成を、図１
８に示す。このＮＭＯＳのゲート電極Ｇ３は、中心部に
Ｗ膜からなる第１パターン３０が置かれ、ここから両端
部へ向かってｐ+ 型ＷＳｉｘ膜からなる第３パターン３
４、およびサイドウォール状のｐ+ 型ポリシリコン膜か
らなる第２パターン３３が順次配されることにより、仕
事関数がゲート長の中心から両端部へ向けて増大する構
成とされている。このようにゲート長方向で仕事関数が
３種類に変化することにより、閾値電圧Ｖthの急激な低
下が起こる限界のゲート長が、一層短縮されている。
８に示す。このＮＭＯＳのゲート電極Ｇ３は、中心部に
Ｗ膜からなる第１パターン３０が置かれ、ここから両端
部へ向かってｐ+ 型ＷＳｉｘ膜からなる第３パターン３
４、およびサイドウォール状のｐ+ 型ポリシリコン膜か
らなる第２パターン３３が順次配されることにより、仕
事関数がゲート長の中心から両端部へ向けて増大する構
成とされている。このようにゲート長方向で仕事関数が
３種類に変化することにより、閾値電圧Ｖthの急激な低
下が起こる限界のゲート長が、一層短縮されている。
【００５９】なお、上記ゲート電極Ｇ３は、第１パター
ン３０から出発して縦方向に見た場合にも第３パターン
３４の一部とｐ+ 型ポリシリコン膜パターン３１が配列
された構成となっているが、かかる縦方向構造は後述す
る製造方法から必然的に生じたものであって、本発明の
本来の目的であるゲート長方向の仕事関数制御には寄与
していない。
ン３０から出発して縦方向に見た場合にも第３パターン
３４の一部とｐ+ 型ポリシリコン膜パターン３１が配列
された構成となっているが、かかる縦方向構造は後述す
る製造方法から必然的に生じたものであって、本発明の
本来の目的であるゲート長方向の仕事関数制御には寄与
していない。
【００６０】次に、上記ＮＭＯＳの製造方法について、
図１５ないし図１８を参照しながら説明する。まず、ゲ
ート酸化膜１３の形成までを実施例１と同様に行った
後、基体の全面に膜厚約１００ｎｍのＷ膜と膜厚約１０
０ｎｍのｐ+ 型ポリシリコン膜とがこの順に積層された
積層膜を堆積させた。ここで、上記Ｗ膜は、ＷＦ6 の水
素還元もしくはシラン還元による減圧ＣＶＤで成膜し
た。さらに、上記ｐ+ 型ポリシリコン膜上に線幅約０．
２μｍのレジスト・マスク３２を形成し、このマスクを
介して上記積層膜を一括して異方的にドライエッチング
することにより、Ｗ膜よりなる第１パターン３０および
その上のｐ+ 型ポリシリコン・パターン３１を形成し
た。図１５には、ここまでの工程を終了した状態が示さ
れている。
図１５ないし図１８を参照しながら説明する。まず、ゲ
ート酸化膜１３の形成までを実施例１と同様に行った
後、基体の全面に膜厚約１００ｎｍのＷ膜と膜厚約１０
０ｎｍのｐ+ 型ポリシリコン膜とがこの順に積層された
積層膜を堆積させた。ここで、上記Ｗ膜は、ＷＦ6 の水
素還元もしくはシラン還元による減圧ＣＶＤで成膜し
た。さらに、上記ｐ+ 型ポリシリコン膜上に線幅約０．
２μｍのレジスト・マスク３２を形成し、このマスクを
介して上記積層膜を一括して異方的にドライエッチング
することにより、Ｗ膜よりなる第１パターン３０および
その上のｐ+ 型ポリシリコン・パターン３１を形成し
た。図１５には、ここまでの工程を終了した状態が示さ
れている。
【００６１】次に、図１６に示されるように、基体の全
面に膜厚約１００ｎｍのｐ+ 型ポリシリコン膜を堆積さ
せ、次にこれを異方的にエッチバックして第２パターン
３３を形成した。
面に膜厚約１００ｎｍのｐ+ 型ポリシリコン膜を堆積さ
せ、次にこれを異方的にエッチバックして第２パターン
３３を形成した。
【００６２】次に、約６００℃でアニールを行うことに
より、Ｗ膜３０をその周囲のｐ+ 型ポリシリコン膜３１
および第２パターン３３と自己整合的に固相反応させ、
ＷＳｉｘ膜からなる第３パターン３４を形成した。以上
の工程により、ゲート電極Ｇ３を構成した。この後、こ
のゲート電極Ｇ３をマスクとしてイオン注入を行い、さ
らにＲＴＡを行うことにより、活性領域にソース／ドレ
イン領域２１を形成した。図１７には、ここまでの工程
を終了した状態が示されている。
より、Ｗ膜３０をその周囲のｐ+ 型ポリシリコン膜３１
および第２パターン３３と自己整合的に固相反応させ、
ＷＳｉｘ膜からなる第３パターン３４を形成した。以上
の工程により、ゲート電極Ｇ３を構成した。この後、こ
のゲート電極Ｇ３をマスクとしてイオン注入を行い、さ
らにＲＴＡを行うことにより、活性領域にソース／ドレ
イン領域２１を形成した。図１７には、ここまでの工程
を終了した状態が示されている。
【００６３】この後、ＳｉＯｘ層間絶縁膜２２の堆積、
コンタクト・ホール２３の開口、Ｗ埋め込みプラグ２４
の形成、上層Ａｌ系配線２５のパターニングを経て、図
１８に示すＮＭＯＳを完成させた。
コンタクト・ホール２３の開口、Ｗ埋め込みプラグ２４
の形成、上層Ａｌ系配線２５のパターニングを経て、図
１８に示すＮＭＯＳを完成させた。
【００６４】ところで、上述した本実施例では、ソース
／ドレイン領域２１を形成するためのイオン注入に際
し、ゲート電極Ｇ３への不純物導入を防止する対策が施
されていない。ゲート電極Ｇ３中の不純物濃度がソース
／ドレイン領域２１中の不純物濃度に比べて十分に大き
い場合には、上述のプロセスでも差し支えないが、そう
でない場合にはゲート電極Ｇ３を絶縁膜で保護する必要
がある。以下、この問題を解決するための変形例を２
つ、図１９および図２０を参照しながら説明する。図１
９は、図１７に示したものと同じゲート電極Ｇ３上の上
面にＳｉＯｘ膜からなるエッチング停止膜３５、側壁面
にＳｉＯｘサイドウォール３６をそれぞれ設けた例であ
る。また図２０は、図１７に示したゲート電極Ｇ３にお
いて、Ｗ膜からなる第１パターン３０ａの上のｐ+ 型ポ
リシリコン膜３１そのものを、ＳｉＯｘ膜からなるエッ
チング停止膜３８に置き換え、かつ側壁面にＳｉＯｘサ
イドウォール３９を設けた構成を示す。ここでは、自己
整合的シリサイド化反応は、第１パターン３０の側壁面
上でのみ進行する。したがって、この変形例におけるゲ
ート電極Ｇ４は、Ｗ膜からなる第１パターン３０と、Ｗ
Ｓｉｘ膜からなる第３パターン３７と、ｐ＋型ポリシリ
コン膜からなるサイドウォール型の第２パターン３３が
一列に並べられた構成を有する。
／ドレイン領域２１を形成するためのイオン注入に際
し、ゲート電極Ｇ３への不純物導入を防止する対策が施
されていない。ゲート電極Ｇ３中の不純物濃度がソース
／ドレイン領域２１中の不純物濃度に比べて十分に大き
い場合には、上述のプロセスでも差し支えないが、そう
でない場合にはゲート電極Ｇ３を絶縁膜で保護する必要
がある。以下、この問題を解決するための変形例を２
つ、図１９および図２０を参照しながら説明する。図１
９は、図１７に示したものと同じゲート電極Ｇ３上の上
面にＳｉＯｘ膜からなるエッチング停止膜３５、側壁面
にＳｉＯｘサイドウォール３６をそれぞれ設けた例であ
る。また図２０は、図１７に示したゲート電極Ｇ３にお
いて、Ｗ膜からなる第１パターン３０ａの上のｐ+ 型ポ
リシリコン膜３１そのものを、ＳｉＯｘ膜からなるエッ
チング停止膜３８に置き換え、かつ側壁面にＳｉＯｘサ
イドウォール３９を設けた構成を示す。ここでは、自己
整合的シリサイド化反応は、第１パターン３０の側壁面
上でのみ進行する。したがって、この変形例におけるゲ
ート電極Ｇ４は、Ｗ膜からなる第１パターン３０と、Ｗ
Ｓｉｘ膜からなる第３パターン３７と、ｐ＋型ポリシリ
コン膜からなるサイドウォール型の第２パターン３３が
一列に並べられた構成を有する。
【００６５】以上、本発明を４例の実施例について説明
したが、本発明はこれらの実施例に何ら限定されるもの
ではない。たとえば、上述の実施例ではバルクＳｉ基板
上に形成されるＮＭＯＳについてのみ説明したが、本発
明はＰＭＯＳやＣＭＯＳ、さらにはＳＯＩ基板上に形成
されるあらゆるＭＩＳ型トランジスタについても同様に
適用可能である。この他、半導体基板上に形成される各
構造部の寸法、ＣＶＤ条件、ドライエッチング条件等の
細部は適宜変更が可能である。
したが、本発明はこれらの実施例に何ら限定されるもの
ではない。たとえば、上述の実施例ではバルクＳｉ基板
上に形成されるＮＭＯＳについてのみ説明したが、本発
明はＰＭＯＳやＣＭＯＳ、さらにはＳＯＩ基板上に形成
されるあらゆるＭＩＳ型トランジスタについても同様に
適用可能である。この他、半導体基板上に形成される各
構造部の寸法、ＣＶＤ条件、ドライエッチング条件等の
細部は適宜変更が可能である。
【００６６】
【発明の効果】以上の説明からも明らかなように、本発
明を適用すれば、ゲート長の縮小に伴って短チャネル効
果が顕在化し易い状況下であっても、閾値電圧Ｖthの低
下をゲート電極の仕事関数により補償することができ
る。しかも、この補償は導電材料膜の組合せに応じて広
い範囲で行うことができ、所定の閾値電圧Ｖthを保証可
能なゲート長の設計範囲を拡大することができる。この
結果、ＭＩＳ型トランジスタの設計の自由度が増大し、
より一層の微細化，高性能化が可能となる。このとき、
チャネル不純物の制御を特に要さないので、不純物濃度
を低下させた場合に問題となる統計的な揺らぎの影響も
受けることがない。また、本発明の製造方法を従来法と
比較した場合、多大な時間とコストを要するフォトリソ
グラフィ工程は何ら追加する必要がなく、導電材料膜の
堆積，エッチバック，選択成長といった比較的簡易な工
程の追加で済む。したがって本発明は、経済性，生産
性，スループットの大幅な上昇を伴わずにＭＩＳ型トラ
ンジスタの微細化，高性能化，高集積化，高信頼化を推
進できる技術として、産業上の利用価値が極めて高いも
のである。
明を適用すれば、ゲート長の縮小に伴って短チャネル効
果が顕在化し易い状況下であっても、閾値電圧Ｖthの低
下をゲート電極の仕事関数により補償することができ
る。しかも、この補償は導電材料膜の組合せに応じて広
い範囲で行うことができ、所定の閾値電圧Ｖthを保証可
能なゲート長の設計範囲を拡大することができる。この
結果、ＭＩＳ型トランジスタの設計の自由度が増大し、
より一層の微細化，高性能化が可能となる。このとき、
チャネル不純物の制御を特に要さないので、不純物濃度
を低下させた場合に問題となる統計的な揺らぎの影響も
受けることがない。また、本発明の製造方法を従来法と
比較した場合、多大な時間とコストを要するフォトリソ
グラフィ工程は何ら追加する必要がなく、導電材料膜の
堆積，エッチバック，選択成長といった比較的簡易な工
程の追加で済む。したがって本発明は、経済性，生産
性，スループットの大幅な上昇を伴わずにＭＩＳ型トラ
ンジスタの微細化，高性能化，高集積化，高信頼化を推
進できる技術として、産業上の利用価値が極めて高いも
のである。
【図１】ゲート長と閾値電圧Ｖthの関係を、様々なゲー
ト電極構成について比較するための説明図であり、
（ａ）はゲート長の長いゲート電極を有するＭＯＳ型ト
ランジスタの模式的断面図、（ｂ）はゲート長のやや長
いゲート電極を有するＭＯＳ型トランジスタの模式的断
面図、（ｃ）はゲート長の短いゲート電極を有するＭＯ
Ｓ型トランジスタの模式的断面図、（ｄ）はゲート長と
閾値電圧Ｖthとの関係を示すグラフである。
ト電極構成について比較するための説明図であり、
（ａ）はゲート長の長いゲート電極を有するＭＯＳ型ト
ランジスタの模式的断面図、（ｂ）はゲート長のやや長
いゲート電極を有するＭＯＳ型トランジスタの模式的断
面図、（ｃ）はゲート長の短いゲート電極を有するＭＯ
Ｓ型トランジスタの模式的断面図、（ｄ）はゲート長と
閾値電圧Ｖthとの関係を示すグラフである。
【図２】本発明を適用したＭＯＳ型トランジスタの製造
方法の一実施例（実施例１）において、Ｓｉ基板上で素
子分離、ゲート酸化、ＷＳｉｘ膜と反射防止膜とＳｉＯ
ｘエッチング停止膜の成膜、およびレジスト・パターニ
ングを行った状態を示す模式的断面図である。
方法の一実施例（実施例１）において、Ｓｉ基板上で素
子分離、ゲート酸化、ＷＳｉｘ膜と反射防止膜とＳｉＯ
ｘエッチング停止膜の成膜、およびレジスト・パターニ
ングを行った状態を示す模式的断面図である。
【図３】図２のＳｉＯｘエッチング停止膜をドライエッ
チングし、レジスト・マスクを除去した状態を示す模式
的断面図である。
チングし、レジスト・マスクを除去した状態を示す模式
的断面図である。
【図４】図３のＳｉＯｘエッチング停止膜パターンをマ
スクとしてＷＳｉｘ膜をドライエッチングした状態を示
す模式的断面図である。
スクとしてＷＳｉｘ膜をドライエッチングした状態を示
す模式的断面図である。
【図５】図４のＷＳｉｘ膜からなる第１パターンの側壁
面上にｐ+ 型ポリシリコン膜からなるサイドウォール状
の第２パターンを形成し、複合型のゲート電極を形成し
た状態を示す模式的断面図である。
面上にｐ+ 型ポリシリコン膜からなるサイドウォール状
の第２パターンを形成し、複合型のゲート電極を形成し
た状態を示す模式的断面図である。
【図６】図５の第２パターンを被覆するＳｉＯｘサイド
ウォールを形成した状態を示す模式的断面図である。
ウォールを形成した状態を示す模式的断面図である。
【図７】図６の基体にイオン注入を行ってソース／ドレ
イン領域を形成した状態を示す模式的断面図である。
イン領域を形成した状態を示す模式的断面図である。
【図８】実施例１で完成されたＭＯＳ型トランジスタを
示す模式的断面図である。
示す模式的断面図である。
【図９】本発明を適用したＭＯＳ型トランジスタの製造
方法の他の実施例（実施例２）において、ＷＳｉｘ膜の
ドライエッチングが終了した時点で低濃度イオン注入を
行ってＬＤＤ領域を形成した状態を示す模式的断面図で
ある。
方法の他の実施例（実施例２）において、ＷＳｉｘ膜の
ドライエッチングが終了した時点で低濃度イオン注入を
行ってＬＤＤ領域を形成した状態を示す模式的断面図で
ある。
【図１０】図９の第１パターンの側壁面上に第２パター
ンを形成して複合型のゲート電極を形成し、さらにＳｉ
Ｏｘサイドウォールを形成した状態を示す模式的断面図
である。
ンを形成して複合型のゲート電極を形成し、さらにＳｉ
Ｏｘサイドウォールを形成した状態を示す模式的断面図
である。
【図１１】図１０の基体にイオン注入を行ってソース／
ドレイン領域を形成した状態を示す模式的断面図であ
る。
ドレイン領域を形成した状態を示す模式的断面図であ
る。
【図１２】実施例２で完成されたＭＯＳ型トランジスタ
を示す模式的断面図である。
を示す模式的断面図である。
【図１３】本発明を適用したＭＯＳ型トランジスタの製
造方法の他の実施例（実施例３）において、ｎ+ 型ＷＳ
ｉｘ膜のドライエッチングが終了した時点で、ｎ+ 型Ｗ
Ｓｉｘ膜からなる第１パターンの側壁の露出面上にＷ膜
を選択成長させて第２パターンを形成した状態を示す模
式的断面図である。
造方法の他の実施例（実施例３）において、ｎ+ 型ＷＳ
ｉｘ膜のドライエッチングが終了した時点で、ｎ+ 型Ｗ
Ｓｉｘ膜からなる第１パターンの側壁の露出面上にＷ膜
を選択成長させて第２パターンを形成した状態を示す模
式的断面図である。
【図１４】実施例３で完成されたＭＯＳ型トランジスタ
を示す模式的断面図である。
を示す模式的断面図である。
【図１５】本発明を適用したＭＯＳ型トランジスタの製
造方法のさらに他の実施例（実施例４）において、Ｗ膜
とｐ+ 型ポリシリコン膜の積層膜をドライエッチングし
た状態を示す模式的断面図である。
造方法のさらに他の実施例（実施例４）において、Ｗ膜
とｐ+ 型ポリシリコン膜の積層膜をドライエッチングし
た状態を示す模式的断面図である。
【図１６】図１５のＷ膜からなる第１パターンとｐ+ 型
ポリシリコン・パターンの側壁面上にｐ+ 型ポリシリコ
ン膜からなるサイドウォール状の第２パターンを形成し
た状態を示す模式的断面図である。
ポリシリコン・パターンの側壁面上にｐ+ 型ポリシリコ
ン膜からなるサイドウォール状の第２パターンを形成し
た状態を示す模式的断面図である。
【図１７】アニールにより第１パターンの表面に自己整
合的にｐ+ 型ＷＳｉｘ膜を成長させて第３パターンと
し、複合型のゲート電極を形成した状態を示す模式的断
面図である。
合的にｐ+ 型ＷＳｉｘ膜を成長させて第３パターンと
し、複合型のゲート電極を形成した状態を示す模式的断
面図である。
【図１８】実施例４で完成されたＭＯＳ型トランジスタ
を示す模式的断面図である。
を示す模式的断面図である。
【図１９】実施例４の変形例として、図１７のゲート電
極をエッチング停止膜とＳｉＯｘサイドウォールで保護
した構成を示す模式的断面図である。
極をエッチング停止膜とＳｉＯｘサイドウォールで保護
した構成を示す模式的断面図である。
【図２０】実施例４のさらに他の変形例として、図１７
のゲート電極中のＷＳｉｘ膜からなる第３パターンをＷ
膜からなる第１パターンの側壁面上にのみ形成した構成
を示す模式的断面図である。
のゲート電極中のＷＳｉｘ膜からなる第３パターンをＷ
膜からなる第１パターンの側壁面上にのみ形成した構成
を示す模式的断面図である。
１１ Ｓｉ基板 １３ ゲート酸化膜 １４ａ 第１パターン（ノンドープＷＳｉｘ膜） １５ 反射防止膜 １６，３５，３８ エッチング停止膜（ＳｉＯｘ） １８，３３ 第２パターン（ｐ+ ポリシリコン） １９，２９，３６，３９ ＳｉＯｘサイドウォール ２１ ソース／ドレイン領域 ２６ （ＬＤＤ構造を有する）ソース／ドレイン領域 ２７ 第１パターン（ｎ+ 型ＷＳｉｘ膜） ２８ 第２パターン（選択成長されたＷ膜） ３０ 第１パターン（Ｗ膜） ３１ ｐ+ ポリシリコン膜 ３４，３７ 第３パターン（自己整合的シリサイド化に
よるＷＳｉｘ膜） Ｇ１，Ｇ２，Ｇ３，Ｇ４ ゲート電極
よるＷＳｉｘ膜） Ｇ１，Ｇ２，Ｇ３，Ｇ４ ゲート電極
Claims (14)
- 【請求項１】 半導体基板の表面に形成されたゲート絶
縁膜上に、ゲート長方向に仕事関数の分布を有するゲー
ト電極が形成されてなるＭＩＳ型トランジスタ。 - 【請求項２】 前記ゲート電極は、仕事関数が各々異な
る導電材料膜からなる複数のパターンが少なくともゲー
ト長方向に相接して配されてなる請求項１記載のＭＩＳ
型トランジスタ。 - 【請求項３】 前記複数のパターンは、前記ゲート電極
のゲート長方向の中央部から両端部へ向けて仕事関数が
順次増大するように配されている請求項１記載のＭＩＳ
型トランジスタ。 - 【請求項４】 前記ゲート電極が、相対的に小さい仕事
関数を有する第１の導電材料膜からなる第１パターン
と、相対的に大きい仕事関数を有する第２の導電材料膜
からなり該第１パターンの側壁面に接するサイドウォー
ル状の第２パターンとから構成される請求項３記載のＭ
ＩＳ型トランジスタ。 - 【請求項５】 ＬＤＤ領域の少なくとも一部が前記半導
体基板内における前記第２パターンの垂直投影範囲内に
形成されている請求項４記載のＭＩＳトランジスタ。 - 【請求項６】 前記ゲート電極が、相対的に小さい仕事
関数を有する第１の導電材料膜からなる第１パターン
と、相対的に大きい仕事関数を有する第２の導電材料膜
からなり該第１パターンの露出面上に選択的に形成され
た第２パターンとから構成される請求項３記載のＭＩＳ
型トランジスタ。 - 【請求項７】 ＬＤＤ領域の少なくとも一部が前記半導
体基板内における前記第２パターンの垂直投影範囲内に
形成されている請求項６記載のＭＩＳトランジスタ。 - 【請求項８】 前記ゲート電極が、相対的に小さい仕事
関数を有する第１の導電材料膜からなる第１パターン
と、該第１の導電材料膜よりも大きい仕事関数を有する
第３の導電材料膜からなり該第１のパターンの表面に沿
う第３パターンと、該第３の導電材料膜よりも大きい仕
事関数を有する第２の導電材料膜からなり該第３パター
ンの少なくとも側壁面に接するサイドウォール状の第２
パターンとから構成される請求項３記載のＭＩＳ型トラ
ンジスタ。 - 【請求項９】 半導体基板の表面に形成されたゲート絶
縁膜上に相対的に小さい仕事関数を有する第１の導電材
料膜を用いて第１パターンを形成する第１工程と、 前記第１パターンを被覆して相対的に大きい仕事関数を
有する第２の導電材料膜を成膜する第２工程と、 前記第２の導電材料膜を異方的にエッチバックして前記
第１パターンの側壁面上にサイドウォール状の第２パタ
ーンを形成する第３工程とを有するＭＩＳ型トランジス
タの製造方法。 - 【請求項１０】 前記第１工程と前記第２工程との間で
イオン注入を行うことにより、前記半導体基板内にＬＤ
Ｄ領域を形成する請求項９記載のＭＩＳ型トランジスタ
の製造方法。 - 【請求項１１】 半導体基板の表面に形成されたゲート
絶縁膜上に仕事関数の相対的に小さい第１の導電材料膜
を用いて第１パターンを形成する第１工程と、 前記第１パターンの側壁部の露出面上に相対的に大きい
仕事関数を有する第２の導電材料膜を選択成長させて第
２パターンを形成する第２工程とを有するＭＩＳ型トラ
ンジスタの製造方法。 - 【請求項１２】 前記第１工程と前記第２工程との間で
イオン注入を行うことにより、前記半導体基板内にＬＤ
Ｄ領域を形成する請求項１１記載のＭＩＳ型トランジス
タの製造方法。 - 【請求項１３】 半導体基板の表面に形成されたゲート
絶縁膜上に相対的に小さい仕事関数を有する第１の導電
材料膜からなる第１パターンを形成する第１工程と、 前記第１パターンの側壁面上に該第１の導電材料膜より
も大きい仕事関数を有する第２の導電材料膜からなるサ
イドウォール型の第２パターンを形成する第２工程と、 アニールを行って前記第１パターンと前記第２パターン
との間の界面反応を進行させることにより、仕事関数が
前記第１の導電材料膜のそれよりも大きく前記第２の導
電材料膜のそれよりも小さい第３の導電材料膜よりなる
第３パターンを形成する第３工程とを有するＭＩＳ型ト
ランジスタの製造方法。 - 【請求項１４】 前記第１パターンを金属材料膜、前記
第２パターンをシリコン系材料膜を用いてそれぞれ形成
し、前記界面反応として自己整合的シリサイド化反応を
進行させることにより金属シリサイド膜からなる前記第
３パターンを形成する請求項１３記載のＭＩＳトランジ
スタの製造方法。
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|---|---|---|---|
| JP14471395A JP3518059B2 (ja) | 1995-06-12 | 1995-06-12 | Ｍｉｓ型トランジスタの製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP14471395A JP3518059B2 (ja) | 1995-06-12 | 1995-06-12 | Ｍｉｓ型トランジスタの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08340104A true JPH08340104A (ja) | 1996-12-24 |
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| JP14471395A Expired - Fee Related JP3518059B2 (ja) | 1995-06-12 | 1995-06-12 | Ｍｉｓ型トランジスタの製造方法 |
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| JP (1) | JP3518059B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1995
- 1995-06-12 JP JP14471395A patent/JP3518059B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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