JP2007273675A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】半導体素子のゲート電極下の低濃度拡散層のオーバラップ量を安定させると共に半導体素子の微細化を図る手段を提供する。
【解決手段】半導体素子の製造方法が、素子形成領域のゲート長方向の中央部にゲート電極体形成領域を設定し、このゲート電極体形成領域の両側の縁部にオーバラップ領域を設定した半導体基板上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜上に導電層を形成する工程と、導電層上にオーバラップ領域の導電層を露出させた開口部を有するマスク部材を形成する工程と、このマスク部材をマスクとして導電層をエッチングしてオーバラップ領域上にゲート絶縁膜を露出させた付加電極形成穴を開口する工程と、マスク部材を除去し、付加電極形成穴に低濃度の不純物をイオン注入して半導体基板のオーバラップ領域に低濃度拡散層を形成する工程と、付加電極形成穴に導電材料を埋込んで付加電極を形成する工程とを備える。
【選択図】 図１

Description

本発明は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を有する半導体素子の製造方法に関する。

近年の半導体装置の高速化および高密度化に対応して内部回路に用いるＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子が微細化し、この微細化のためにＭＯＳＦＥＴのゲート長の短縮化が行われている。この場合にゲート長が短縮されると、チャネル領域のドレイン層側の端部の空乏層内の電界が高くなり、高速に加速された電子により多数の電子と正孔が発生し、その高エネルギの電子（ホットエレクトロン）の一部がゲート絶縁膜に捕獲され、捕獲された電子が正のゲート電圧を加えた場合にチャネル領域に加わる電圧を実質的に下げてしきい電圧が上昇するという現象が生ずる。

このようなホットエレクトロン効果は、ＭＯＳＦＥＴの作動中に生ずるため、ＭＯＳＦＥＴの電気特性に経時変化が生じ、これが内部回路における誤動作の要因になって半導体装置の信頼性が低下する。
このホットエレクトロン効果を抑制するためには、チャネル領域のドレイン層側の端部における空乏層内の電界を弱めることが必要であるが、ゲート電圧を下げることができない高耐圧が要求されるＭＯＳＦＥＴにおいては、空乏層内の電界の上昇を抑制するための低濃度拡散層（ＬＤＤ）を設けた構造が一般に用いられている。

従来の半導体素子としてのｎチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子（ｎＭＯＳ素子という。）における低濃度拡散層（ＬＤＤ）の形成は、素子形成領域にセパレータ形成領域を設定したＰ型の半導体基板上にゲート絶縁膜を形成し、そのゲート絶縁膜上にポリシリコン膜を形成する。
次いで、このポリシリコン膜上に、前記セパレータ形成領域のポリシリコン膜を露出させた開口部を有するレジストマスクを形成してポリシリコン膜をエッチングし、ゲート絶縁膜を露出させて、ゲート電極とその両側の第２の導電膜領域とを形成し、ゲート電極と両側の第２の導電膜領域との間の開口に低濃度の不純物をイオン注入して半導体基板に低濃度拡散層を形成し、ゲート電極と両側の第２の導電膜領域との間に絶縁材料を埋込んでスペーサを形成する。

そして、ゲート電極およびその近傍のスペーサを覆うレジストマスクを形成し、第２の導電膜領域を除去した後に、第２の導電膜領域に覆われていた領域に高濃度の不純物をイオン注入してｎＭＯＳ素子のソース層およびドレイン層を形成し、ソース層およびドレイン層のチャネル領域側の端部に低濃度拡散層を形成している（例えば、特許文献１参照。）。

前記のようにして形成された低濃度拡散層は、その上に絶縁層であるスペーサが形成され、ゲート電極とその下の低濃度拡散層とのオーバラップ量の形成は積極的に管理されていないので、空乏層内の電界の上昇を抑制することはできるものの、オーバラップ量の形成のバラツキが生じてＭＯＳＦＥＴのホットキャリア寿命にバラツキが生じるので、半導体装置の寿命信頼性を確保する上では不十分である。

このため、ゲート電極下にゲート電極と低濃度拡散層とのオーバラップ領域を設け、ゲート電極下に低濃度拡散層を０．５μｍ程度オーバラップさせて形成し、ホットキャリア寿命で１０年以上の寿命信頼性を得ているものがある。
このオーバラップさせた低濃度拡散層の形成は、素子形成領域にオーバラップ領域を設定したＰ型の半導体基板上にゲート絶縁膜を形成し、そのゲート絶縁膜上に、オーバラップ領域のゲート絶縁膜を露出させた開口部を有するレジストマスクを形成し、これをマスクとして低濃度の不純物をイオン注入して半導体基板に低濃度拡散層を形成した後に、ゲート絶縁膜上に形成したポリシリコン膜上にオーバラップ領域を両側に含むゲート電極形成領域を覆うレジストマスクを形成し、これをマスクとしてポリシリコン膜をエッチングしてゲート電極を形成し、ゲート電極から離間した領域に高濃度の不純物をイオン注入してｎＭＯＳ素子のソース層およびドレイン層を形成し、ソース層およびドレイン層のチャネル領域側の端部にゲート電極下にオーバラップさせた低濃度拡散層を形成している（例えば、特許文献２参照。）。
特開平９−２０５２０５号公報（第３頁段落００１２−第４頁段落００２０、第３図、第４図） 特開２００３−１００７７１号公報（第３頁段落００２３−第４頁段落００２９および第４頁段落００３７−００４１、第４図、第５図）

しかしながら、上述した従来の特許文献２の製造方法においては、フォトリソグラフィによりゲート絶縁膜上に形成した開口部により低濃度拡散層を形成した後に、ゲート絶縁膜上に形成したポリシリコン膜をフォトリソグラフィによりパターニングしてゲート電極を形成しているため、ゲート電極形成時のパターニングに位置ずれが生じると、ゲート電極下のオーバラップ量にバラツキが生じ、空乏層内の電界の上昇の抑制にバラツキが生じて寿命信頼性を低下させるという問題がある。

このため、本来必要とするオーバラップ量に、低濃度拡散層を形成するためのパターニングとゲート電極を形成するためのパターニングとの位置ずれを吸収する合わせ余裕を加えた長さをオーバラップ領域の長さとすると、半導体素子の微細化を妨げるという問題がある。
本発明は、上記の問題点を解決するためになされたもので、ゲート電極下の低濃度拡散層のオーバラップ量を安定させると共に半導体素子の微細化を図る手段を提供することを目的とする。

本発明は、上記課題を解決するために 半導体素子の製造方法が、素子形成領域のゲート長方向の中央部にゲート電極体形成領域を設定し、該ゲート電極体形成領域の両側の縁部にオーバラップ領域を設定した半導体基板上に、ゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に導電層を形成する工程と、該導電層上に、前記オーバラップ領域の導電層を露出させた開口部を有するマスク部材を形成する工程と、前記マスク部材をマスクとして、前記導電層をエッチングして前記オーバラップ領域上に、前記ゲート絶縁膜を露出させた付加電極形成穴を開口する工程と、前記マスク部材を除去し、前記付加電極形成穴に低濃度の不純物をイオン注入して前記半導体基板のオーバラップ領域に低濃度拡散層を形成する工程と、前記付加電極形成穴に、導電材料を埋込んで付加電極を形成する工程と、を備えることを特徴とする。

また、上記に加えて、前記ゲート電極体形成領域の前記付加電極間の導電層上、および該導電層に隣接する前記付加電極上のゲート長方向の一部を覆うマスク部材を形成し、該マスク部材をマスクとして露出している導電層をエッチングして、前記ゲート電極体形成領域に主電極を形成する工程を備えることを特徴とする。

これにより、本発明は、ゲート電極として機能するゲート電極体下の縁部に、オーバラップ量をゲートオーバラップ量Ｌｏとした低濃度拡散層を自己整合的に正確に形成することができ、ゲートオーバラップ量Ｌｏを安定させて寿命信頼性を向上させることができるという効果が得られる。
また、ゲート電極体を自己整合的に形成することが可能になり、低濃度拡散層を形成するためのパターニング等における位置ずれを吸収するための合わせ余裕を不要にして半導体素子の微細化を図ることができるという効果が得られる。

以下に、図面を参照して本発明による半導体素子の製造方法の実施例について説明する。

図１は実施例１の半導体素子の断面を示す説明図、図２は実施例１の半導体基板の領域設定を示す説明図、図３、図４は実施例１の半導体素子の製造方法を示す説明図である。
なお、図２は図１の半導体素子を上方から見た図として示してある。
図１、図２において、１は半導体素子としてのｎＭＯＳ素子である。
２は半導体基板であり、比較的低濃度のボロン（Ｂ）等のＰ型不純物を一様に拡散させた単結晶シリコン（Ｓｉ）からなる基板である。

本実施例の半導体基板２には、ｎＭＯＳ素子１等が形成される素子形成領域３と、その周囲を囲むフィールド酸化膜１１（後述）が形成される素子分離領域４とが設定されている。
本実施例の素子形成領域３は、素子分離領域４に囲まれた図２に太い実線で示す矩形の領域である
５はゲート電極体形成領域であり、素子形成領域３のゲート長方向の中央部に、素子形成領域３のゲート幅方向の全長を越え、その両端部が素子分離領域４に延在して設定された図２に破線で示す比較的大きい矩形の領域である。

６はオーバラップ領域であり、ゲート電極体形成領域５のゲート幅方向に沿った縁部の素子形成領域３に設定された図２に２点鎖線で示す矩形の領域であって、ゲート電極体１３（後述）下にオーバラップさせる低濃度拡散層１７（後述）を形成するための領域である。
７は主電極形成領域であり、ゲート電極体形成領域５から、オーバラップ領域６およびゲート電極体形成領域５の四隅の比較的小さい矩形の領域を除いた図２にハッチングを付して示すＩ字状の領域である。

８は高濃度拡散層形成領域であり、ゲート電極体形成領域５の両側の素子形成領域３にそれぞれ設定された図２に１点鎖線で示す矩形の領域であって、ゲート電極体形成領域５から所定の間隔を設けた離間した位置に配置されており、ｎＭＯＳ素子１のソース層１８およびドレイン層１９（後述）を形成するための領域である。
フィールド酸化膜１１は、半導体基板２の素子形成領域３の周囲に設定された素子分離領域４にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により半導体基板２を酸化させて形成された膜厚の比較的厚い酸化シリコン（ＳｉＯ_２）からなる絶縁膜であって、半導体基板２の隣合う素子形成領域３間を電気的に絶縁分離する機能を有している。

１２はゲート絶縁膜であり、素子形成領域３の半導体基板２を熱酸化法等により酸化して形成された酸化シリコン等の絶縁材料からなる比較的膜厚の薄い絶縁膜である。
ゲート電極体１３は、素子形成領域３のゲート電極体形成領域５のゲート長方向の中央部の主電極形成領域７に、膜厚の比較的厚いポリシリコンでＩ字状に形成された主電極１４と、そのゲート長方向の両側の主電極１４に接したオーバラップ領域６に形成された導電材料からなる付加電極１５とで構成され、本実施例のｎＭＯＳ素子１のゲート電極として機能する。

本実施例の付加電極１５を形成する導電材料は、高融点の金属材料、例えば銅（Ｃｕ、融点：８００℃（摂氏）以上）である。
低濃度拡散層１７は、素子形成領域３のオーバラップ領域６の半導体基板２の表層に、比較的低濃度のリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を拡散させて形成されたＬＤＤの拡散層であって、空乏層内の電界の上昇を抑制する機能を有している。

ソース層１８は、素子形成領域３のゲート電極体形成領域５のゲート長方向の外側の一方の高濃度拡散層形成領域８（本実施例では図２において左側）の半導体基板２の表層に、比較的高濃度のＮ型不純物を拡散させて形成された高濃度拡散層である。
ドレイン層１９は、ソース層１８のゲート電極体１３を挟んで反対側の他方の高濃度拡散層形成領域８（本実施例では図２において右側）半導体基板２の表層に、比較的高濃度のＮ型不純物を拡散させて形成された高濃度拡散層である。

２０は中濃度拡散層であり、素子形成領域３のゲート電極体形成領域５を除く領域の両側の半導体基板２の表層に、それぞれ低濃度拡散層１７に隣接すると共にソース層１８またはドレイン層１９を内包する拡散層であって、低濃度拡散層１７の不純物濃度以上で、ソース層１８またはドレイン層１９の不純物濃度より低い濃度の中濃度のＮ型不純物を拡散させて形成される。

２１はチャネル領域であり、ソース層１８およびドレイン層１９に挟まれたゲート電極体１３下の低濃度のＰ型不純物を拡散させた半導体基板２の領域であって、しきい電圧以上のゲート電圧が印加されたときにｎＭＯＳ素子１のチャネルが形成される領域である。
なお、上記の図２に示すゲート長方向は、半導体基板２の上面に平行にソース層１８からドレイン層１９へ向かう方向、またはその逆方向をいい、ゲート幅方向はゲート長方向に直交する半導体基板２の上面に平行な方向をいう。

図３、図４において、２５はマスク部材としてのレジストマスクであり、フォトリソグラフィにより半導体基板２の上面側にスピンコート法等により塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチング工程やイオン注入工程等におけるマスクとして機能する。
本実施例の図１にＬｏで示すゲート電極体１３と低濃度拡散層１７とのゲート長方向のオーバラップ量（ゲートオーバラップ量という。）は、１μｍ以上、２μｍ以下に設定される。

このように設定すれば、上記の空乏層内の電界の上昇を抑制する効果に加えて、ｎＭＯＳ素子１の耐圧を２０Ｖ以上、４０Ｖ以下にすることができ、半導体装置に設けるＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子のブレークダウン電圧の設定の自由度を高めて、その設定を容易なものとすることができるからである。
また、ゲートオーバラップ量Ｌｏを形成するゲート幅方向の長さは、ゲート電極体１３のゲート幅方向の長さ（例えば３５μｍ程度）より短い長さ（例えば２５μｍ程度）とした矩形の領域（ゲートオーバラップ領域という。）に設定され、そのゲートオーバラップ領域の位置は、ゲート電極体１３のゲート幅方向に沿った縁部の中央領域に設定される。

以下に、図３、図４にＰで示す工程に従って本実施例の半導体素子の製造方法について説明する。
Ｐ１（図３）、上記の素子形成領域３および素子分離領域４、ゲート電極体形成領域５、オーバラップ領域６、主電極形成領域７、高濃度拡散層形成領域８を設定した低濃度のＰ型不純物を拡散させた半導体基板２を準備し、その素子分離領域４をＬＯＣＯＳ法により酸化して素子形成領域３間を絶縁分離するための厚膜のフィールド酸化膜１１を形成し、分離された素子形成領域３の半導体基板２上に熱酸化法等によりゲート絶縁膜１２を形成する。

Ｐ２（図３）、ゲート絶縁膜１２上およびフィールド酸化膜１１上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によりゲート電極体１３を形成するための導電層としてのポリシリコン膜１４ａを形成する。
次いで、フォトリソグラフィによりポリシリコン膜１４ａ上に、オーバラップ領域６のポリシリコン膜１４ａを露出させた開口部を有するレジストマスク２５（不図示）を形成し、これをマスクとして異方性エッチングによりポリシリコンを選択的にエッチングしてポリシリコン膜１４ａのオーバラップ領域６にゲート絶縁膜１２を露出させた付加電極形成穴２６を開口する。

そして、前記のレジストマスク２５を除去し、付加電極形成穴２６の底に露出しているゲート絶縁膜１２上に、低濃度のＮ型不純物、例えば、リンをドーズ量６．５×１０^１２個／ｃｍ^２、加速エネルギ３２０ＫｅＶでイオン注入してゲート絶縁膜１２下の半導体基板２のオーバラップ領域６の表層に低濃度拡散層１７を形成する。
Ｐ３（図３）、低濃度拡散層１７の形成後に、スパッタ法によりポリシリコン膜１４ａ上および付加電極形成穴２６内に高融点の金属材料（本実施例では銅）を堆積して金属導電膜１５ａを形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により金属導電膜１５ａを研磨してポリシリコン膜１４ａを露出させ、これらの上面を平坦化する。

これにより、ゲート電極体形成領域５の両端部の中央部のオーバラップ領域６のゲート絶縁膜１２上に、高融点の金属材料を埋込んだ付加電極１５が形成される。
Ｐ４（図３）、フォトリソグラフィにより、ゲート電極体形成領域５の主電極形成領域７のゲート長方向の最大長さを覆う、つまり付加電極１５間のポリシリコン膜１４ａ上、およびこのポリシリコン膜１４ａに隣接する付加電極１５上のゲート長方向の一部を覆うレジストマスク２５（図３には区別のために網掛けを付して示す。図４、図７において同じ。）を形成し、これをマスクとして異方性エッチングによりゲート電極体形成領域５と素子分離領域４との間およびフィールド酸化膜１１上の露出しているポリシリコンを選択的にエッチングし、その領域のポリシリコン膜１４ａを除去してゲート絶縁膜１２を露出させ、ゲート電極体形成領域５にポリシリコンからなるＩ字状の主電極１４を形成する。

このときの異方性エッチングは、ポリシリコンを選択的にエッチングするエッチングであるので、金属材料からなる付加電極１５はエッチングされ難く、付加電極１５の主電極１４とは反対側のポリシリコン膜１４ａを有効に取り除くことが可能になる。
Ｐ５（図４）、工程Ｐ４で形成したレジストマスク２５を除去し、ゲート電極体形成領域５と素子分離領域４との間に露出させたゲート酸化膜１２上に、中濃度のＮ型不純物、例えば、リンをドーズ量８×１０^１２個／ｃｍ^２、加速エネルギ３２０ＫｅＶでイオン注入してゲート絶縁膜１２下の半導体基板２のゲート電極体形成領域５と素子分離領域４との間の表層に低濃度拡散相７に隣接する中濃度拡散層２０を形成する。

Ｐ６（図４）、フォトリソグラフィにより、付加電極１５間のポリシリコン膜１４ａ上、付加電極１５上およびゲート絶縁膜１２上に、素子形成領域３のゲート電極体形成領域５の両側の高濃度拡散層形成領域８のゲート絶縁膜１２を露出させた開口部を有するレジストマスク２５を形成し、これをマスクとして高濃度のＮ型不純物、例えば、砒素をドーズ量５×１０^１５個／ｃｍ^２、加速エネルギ５０ＫｅＶでイオン注入してゲート絶縁膜１２下の半導体基板２の中濃度拡散層２０内の高濃度拡散層形成領域８の表層にソース層１８およびドレイン層１９を形成する。

その後に、工程Ｐ６で形成したレジストマスク２５を除去して図１に示す本実施例のｎＭＯＳ素子１を形成する。
以上説明したように、本実施例では、ゲート電極体を形成するときに、ポリシリコン膜に形成した付加電極形成穴を用いて予め低濃度拡散層を形成し、その後に、導電材料を付加電極形成穴に埋込んで付加電極を形成するようにしたことによって、ゲート電極として機能するゲート電極体下の縁部に、オーバラップ量をゲートオーバラップ量Ｌｏとした低濃度拡散層を自己整合的に正確に形成することができ、ゲートオーバラップ量Ｌｏを安定させて寿命信頼性を向上させることができる。

上記に加えて、本実施例では、ゲート電極体形成領域のゲート長方向の長さより短いレジストマスクを用いて主電極を形成するようにしたことによって、ゲート電極体を自己整合的に形成することが可能になり、低濃度拡散層を形成するためのパターニング等における位置ずれを吸収するための合わせ余裕を不要にしてｎＭＯＳ素子の微細化を図ることができる。

図５は実施例２の半導体素子の断面を示す説明図、図６、図７は実施例２の半導体素子の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。また半導体基板２に設定される各領域は、実施例１の図２に示す各領域と同様である。
図５において、３１は付加電極であり、導電性材料としてのポリシリコンで形成された電極であって、同じ材料の主電極１４と共に本実施例のゲート電極体１３を構成し、本実施例のｎＭＯＳ素子１のゲート電極として機能する。

図６において、３３は耐酸化性膜としてのシリコン窒化膜であり、窒化シリコン（Ｓｉ_３Ｎ_４）からなる膜厚の比較的厚い膜であって、後述する工程ＰＡ３における酸化工程のときのマスクとして機能する。
本実施例のゲートオーバラップ量Ｌｏおよびそのゲートオーバラップ領域は、上記実施例１と同様に設定されている。

以下に、図６、図７にＰＡで示す工程に従って本実施例の半導体素子の製造方法について説明する。
本実施例の工程ＰＡ１（図６）、ＰＡ２（図６）の作動は、上記実施例１の工程Ｐ１（図３）、Ｐ２（図３）の作動と同様であるので、その説明を省略する。
ＰＡ３（図６）、低濃度拡散層１７の形成後に、ＣＶＤ法によりポリシリコン膜１４ａ上および付加電極形成穴２６内に窒化シリコンを堆積して窒化シリコン膜を形成する。

次いで、フォトリソグラフィにより形成した窒化シリコン膜上に、ゲート電極体形成領域５を含み、その両側の素子形成領域３のゲート電極体形成領域５に隣接する近傍の領域を覆うレジストマスク２５（不図示）を形成し、これをマスクとして異方性エッチングにより窒化シリコンを選択的にエッチングしてポリシリコン膜１４ａを露出させ、ゲート電極体形成領域５を含む近傍にシリコン窒化膜３３（図６には区別のためにハッチングを付して示す。）を形成する。

そして、前記のレジストマスク２５を除去し、シリコン窒化膜３３をマスクとして露出させたポリシリコン膜１４ａを熱酸化法等により酸化し、ゲート電極体形成領域５と素子分離領域４との間およびフィールド酸化膜１１上に酸化層としてのポリシリコン酸化膜３５（図６には区別のために多数のドットを付して示す。）を形成する。
このとき、シリコン窒化膜３３下のポリシリコン膜１４ａも酸化されるが、付加電極形成穴２６内にはシリコン窒化膜３３が埋込まれているので、酸化は付加電極形成穴２６の素子分離領域４側で止まり、付加電極形成穴２６の形状が失われることはない。

また、付加電極形成穴２６が形成されていない領域は更に酸化が進んで、図２に示す主電極形成領域７にポリシリコン膜１４ａがそのまま残る状態になる。
ＰＡ４（図６）、熱燐酸（Ｈｏｔ−Ｈ_２ＰＯ_４）によるウェットエッチングにより窒化シリコンを選択的にエッチングしてシリコン窒化膜３３を除去し、ＣＶＤ法によりポリシリコン膜１４ａ上およびシリコン窒化膜３３を除去した付加電極形成穴２６内に導電材料であるポリシリコン（本実施例では工程ＰＡ２で堆積したポリシリコンと同じ材料）を堆積してポリシリコン導電膜３１ａを形成する。

ＰＡ５（図６）、ＣＭＰ法等によりポリシリコン導電膜３１ａを研磨してポリシリコン膜１４ａを露出させ、これらの上面を平坦化する。
これにより、ゲート電極体形成領域５の両端部の中央部のオーバラップ領域６のゲート絶縁膜１２上に、ポリシリコンを埋込んだ付加電極３１が形成される。
ＰＡ６（図７）、フッ酸（ＨＦ）によるウェットエッチングによりを酸化シリコンを選択的にエッチングしてポリシリコン酸化膜３５を除去する。

これにより、ゲート電極体形成領域５の主電極形成領域７にポリシリコン膜４ａが残留し、ゲート電極体形成領域５にポリシリコンからなるＩ字状の主電極１４が形成される。
このときのウェットエッチングは、酸化シリコンを選択的にエッチングするエッチングであるので、ポリシリコンからなる付加電極３１や主電極１４はエッチングされ難く、付加電極３１の主電極１４とは反対側のポリシリコン酸化膜３１ａを有効に取り除くことが可能になる。

その後の工程ＰＡ７（図７）およびＰＡ８（図７）の作動は、上記実施例１の工程Ｐ５（図４）のレジストマスク２５の除去後の作動および工程Ｐ６（図４）の作動と同様であるので、その説明を省略する。
その後に、工程ＰＡ８で形成したレジストマスク２５を除去して図５に示す本実施例のｎＭＯＳ素子１を形成する。

以上説明したように、本実施例では、上記実施例と１と同様の効果に加えて、付加電極形成穴およびゲート電極体形成領域を含む近傍にシリコン窒化膜を形成し、これをマスクとして、シリコン窒化膜の両側のポリシリコン膜を酸化してポリシリコン酸化膜を形成し、ポリシリコン酸化膜を除去して主電極を形成するようにしたことによって、ゲート電極体を自己整合的に形成することが可能になり、低濃度拡散層を形成するためのパターニング等における位置ずれを吸収するための合わせ余裕を不要にしてｎＭＯＳ素子の微細化を図ることができると共に、ゲート電極体をポリシリコンからなる主電極と付加電極とで形成することができ、高温での熱処理を可能にしてその後の工程設計の自由度を高めることができる。

なお、上記各実施例においては、低濃度拡散層に隣接させて中濃度拡散層を形成するとして説明したが、中濃度拡散層の形成は必ずしも必要ではなく、中濃度拡散層を形成する領域に高濃度の不純物をイオン注入してソース層およびドレイン層を低濃度拡散層に隣接させて形成するようにしてもよく、中濃度拡散層を形成する領域に低濃度の不純物をイオン注入して低濃度拡散層としてもよい。このようにしても上記と同様の効果を得ることができる。

また、上記各実施例においては半導体素子をｎＭＯＳ素子として説明したが、半導体素子としてのｐＭＯＳ素子（ｐチャネルＭＯＳ素子）を形成する場合も同様である。

実施例１の半導体素子の断面を示す説明図 実施例１の半導体基板の領域設定を示す説明図 実施例１の半導体素子の製造方法を示す説明図 実施例１の半導体素子の製造方法を示す説明図 実施例２の半導体素子の断面を示す説明図 実施例２の半導体素子の製造方法を示す説明図 実施例２の半導体素子の製造方法を示す説明図

符号の説明

１ 半導体素子
２ 半導体基板
３ 素子形成領域
４ 素子分離領域
５ ゲート電極体形成領域
６ オーバラップ領域
７ 主電極形成領域
８ 高濃度拡散層形成領域
１１ フィールド酸化膜
１２ ゲート絶縁膜
１３ ゲート電極体
１４ 主電極
１４ａ ポリシリコン膜
１５、３１ 付加電極
１５ａ 金属導電膜
１７ 低濃度拡散層
１８ ソース層
１９ ドレイン層
２０ 中濃度拡散層
２１ チャネル領域
２５ レジストマスク
２６ 付加電極形成穴
３１ａ ポリシリコン導電膜
３３ シリコン窒化膜

Claims (8)

1. 素子形成領域のゲート長方向の中央部にゲート電極体形成領域を設定し、該ゲート電極体形成領域の両側の縁部にオーバラップ領域を設定した半導体基板上に、ゲート絶縁膜を形成する工程と、
   該ゲート絶縁膜上に導電層を形成する工程と、
   該導電層上に、前記オーバラップ領域の導電層を露出させた開口部を有するマスク部材を形成する工程と、
   前記マスク部材をマスクとして、前記導電層をエッチングして前記オーバラップ領域上に、前記ゲート絶縁膜を露出させた付加電極形成穴を開口する工程と、
   前記マスク部材を除去し、前記付加電極形成穴に低濃度の不純物をイオン注入して前記半導体基板のオーバラップ領域に低濃度拡散層を形成する工程と、
   前記付加電極形成穴に、導電材料を埋込んで付加電極を形成する工程と、を備えることを特徴とする半導体素子の製造方法。
2. 請求項１において、
   前記ゲート電極体形成領域の前記付加電極間の導電層上、および該導電層に隣接する前記付加電極上のゲート長方向の一部を覆うマスク部材を形成し、該マスク部材をマスクとして露出している導電層をエッチングして、前記ゲート電極体形成領域に主電極を形成する工程を備えることを特徴とする半導体素子の製造方法。
3. 請求項１において、
   前記付加電極の導電材料を、ポリシリコンとしたことを特徴とする半導体素子の製造方法。
4. 請求項１または請求項２において、
   前記付加電極の導電材料を、高融点の金属材料としたことを特徴とする半導体素子の製造方法。
5. 請求項１において、
   前記付加電極形成穴に、導電材料を埋込んで付加電極を形成する工程を、
   前記付加電極形成穴および前記ゲート電極体形成領域を含む近傍の前記導電層上にシリコン窒化膜を形成する工程と、
   該シリコン窒化膜をマスクとして、該シリコン窒化膜の両側の素子形成領域の導電層を酸化して酸化層を形成する工程と、
   前記シリコン窒化膜を除去し、前記付加電極形成穴に、ポリシリコンを埋込んで付加電極を形成する工程と、としたことを特徴とする半導体素子の製造方法。
6. 請求項５において、
   前記酸化層を除去し、前記ゲート電極体形成領域にポリシリコンからなる主電極を形成する工程を備えることを特徴とする半導体素子の製造方法。
7. 請求項２、請求項４または請求項６において、
   前記主電極および付加電極で構成されるゲート電極体と、前記低濃度拡散層とのゲート長方向のオーバラップ量が、１μｍ以上、２μｍ以下であることを特徴とする半導体素子の製造方法。
8. 請求項７において、
   前記オーバラップ量を形成するゲート幅方向の長さが、前記ゲート電極体のゲート幅方向の長さより短いことを特徴とする半導体素子の製造方法。