JP5021301B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP5021301B2 JP5021301B2 JP2006515452A JP2006515452A JP5021301B2 JP 5021301 B2 JP5021301 B2 JP 5021301B2 JP 2006515452 A JP2006515452 A JP 2006515452A JP 2006515452 A JP2006515452 A JP 2006515452A JP 5021301 B2 JP5021301 B2 JP 5021301B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxide film
- film
- forming
- breakdown voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 77
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000000758 substrate Substances 0.000 claims description 71
- 230000015556 catabolic process Effects 0.000 claims description 64
- 230000015572 biosynthetic process Effects 0.000 claims description 60
- 238000002955 isolation Methods 0.000 claims description 30
- 241000293849 Cordylanthus Species 0.000 claims description 12
- 239000012212 insulator Substances 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 7
- 239000010408 film Substances 0.000 description 402
- 238000000034 method Methods 0.000 description 71
- 230000003647 oxidation Effects 0.000 description 48
- 238000007254 oxidation reaction Methods 0.000 description 48
- 239000010410 layer Substances 0.000 description 46
- 229910052581 Si3N4 Inorganic materials 0.000 description 37
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 37
- 150000004767 nitrides Chemical class 0.000 description 36
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 34
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 34
- 229910052710 silicon Inorganic materials 0.000 description 34
- 239000010703 silicon Substances 0.000 description 34
- 238000005530 etching Methods 0.000 description 23
- 150000002500 ions Chemical class 0.000 description 18
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 17
- 239000012535 impurity Substances 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 15
- 239000010409 thin film Substances 0.000 description 11
- 230000005684 electric field Effects 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- -1 boron ions Chemical class 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Description
しかし、LOCOS法を低耐圧領域に適用すると、この低耐圧領域における素子の微細化が阻害される。その一方で、STI法を高耐圧領域に適用すると、トレンチのエッジ部において顕著な電界集中が生じ、耐圧の劣化を招く。
第1領域50内に形成された複数の低耐圧トランジスタ51は、シリコン基板40の表層部に形成されたシャロウ・トレンチ分離(STI:Shallow Trench Isolation)部52によって分離された素子形成領域53内に形成されている。STI部52は、シリコン基板40の表面に形成された浅い(たとえば、深さ4000Å程度)トレンチ54内に酸化シリコン55を埋め込んで形成されている。
第1領域50内に形成されている複数の低耐圧トランジスタ51は、いずれもNチャンネル型トランジスタ(P型ウェル内にN型ソース・ドレイン拡散層を形成したもの)であってもよいし、いずれもPチャンネル型トランジスタ(N型ウェル内にP型ソース・ドレイン拡散層を形成したもの)であってもよく、Nチャンネル型トランジスタおよびPチャンネル型トランジスタの両方を含んでいてもよい。
素子形成領域73を含む領域には、シリコン基板40の表層部に、ウェル(P型ウェルまたはN型ウェル)76が形成されている。このウェル76内には、チャネル領域77(アクティブ領域)を挟んでソース側ドリフト層78およびドレイン側ドリフト層79(P型ウェル内ではN型ドリフト層、N型ウェル内ではP型ドリフト層)が形成されている。そして、チャネル領域77の表面に、たとえば膜厚1000Åのゲート酸化膜80(第2酸化膜)が形成され、このゲート酸化膜80上にゲート電極81が積層されている。
第2領域70内に形成されている複数の高耐圧トランジスタ71は、いずれもNチャンネル型トランジスタ(P型ウェル内にN型ドリフト層を形成したもの)であってもよいし、いずれもPチャンネル型トランジスタ(N型ウェル内にP型ドリフト層を形成したもの)であってもよく、Nチャンネル型トランジスタおよびPチャンネル型トランジスタの両方を含んでいてもよい。
続いて、図2Cに示すように、CVD(化学的気相成長)法によって、パッド酸化膜42の全面を被覆する窒化シリコン膜43(たとえば、膜厚300Å程度)が形成される。次いで、図2Dに示すように、窒化シリコン膜43の表面にレジスト膜44のパターンが形成される。このレジスト膜44は、図1の構造におけるLOCOS酸化膜84,85に対応するレジスト開口44a(チャネル領域77を挟んで対向する一対の領域に形成されるレジスト開口)を有し、残余の部分を被覆するものである。すなわち、レジスト膜44は、第1領域50全体を被覆し、第2領域70のチャネル領域77に対応する領域を被覆し、コンタクト孔86,87に対応する領域を被覆している。このレジスト膜44によって被覆されていない領域が第1酸化膜形成領域である。
この状態から、熱酸化処理が行われ、図2Iに示すように、チャネル領域77にゲート酸化膜80(たとえば、膜厚1000Å)が成長させられる。このとき、チャネル領域77以外の領域では、窒化シリコン膜43で覆われているので、この窒化シリコン膜43上に若干の酸化膜が成長するものの、シリコン基板40の表面における酸化膜の成長は生じない。
そして、図2Mに示すように、熱酸化法によって、ウェル56の領域(第3酸化膜形成領域)にゲート酸化膜60が形成される。このゲート酸化膜60の膜厚は、たとえば32Åである。このゲート酸化膜60を形成すべき領域におけるシリコン基板40の表面は、第2領域70にLOCOS酸化膜84,85を形成する工程においても、また、第2領域70においてゲート酸化膜80を形成する工程においても、終始、窒化シリコン膜43によって保護されている。そのため、第1領域50に形成されるゲート酸化膜60は、LOCOS酸化膜84,85や第2領域70におけるゲート酸化膜80の形成工程の影響を受けることなく、それらの厚い酸化膜を第1領域50のような微細パターン上に形成したときに生じる応力によってシリコン基板40に結晶欠陥が導入されることと、それによってリーク電流が増大することを回避できる。
反応性イオンエッチングによってパターニングされた状態の窒化シリコン膜43(図3において斜線を付して示す。)は、STI部72によって区画されるチャネル領域77の幅方向Wに関して、チャネル領域77からSTI部72側に微小距離Δ(たとえば、0.1〜0.2μm)だけはみ出したパターンに形成される。チャネル領域77の長さ方向(一対のドリフト層78,79の対向方向)に関しては、チャネル領域77上の窒化シリコン膜43は、所望のチャネル長に対応した長さとされる。このチャネル領域77の両側では、STI部72および窒化シリコン膜43によって取り囲まれた一対の矩形領域91,92において、シリコン基板40の表面が露出することになる。この一対の矩形領域91,92のほぼ中央には、コンタクト孔86,87に対応した領域に窒化シリコン膜43が形成されている。
ゲート酸化膜80を形成するための熱酸化工程では、図4Cに示すように、チャネル領域77のシリコン基板40の表面に成長するゲート酸化膜80とバーズビーク94とが接続し、チャネル領域77には、その中央領域からエッジ部に至る各部で均一な膜厚のゲート酸化膜80が形成されることになる。
この参考形態では、第2領域70における素子形成領域は、STI部72ではなく、LOCOS酸化膜98によって分離されている。高耐圧領域としての第2領域70に関しては、高耐圧トランジスタ71のサイズが大きいので、必ずしもSTI法による分離を適用する必要はない。したがって、この参考形態のように、第2領域70における素子形成領域73の分離を、LOCOS法によって行っても差し支えない。また、第1および第2領域50,70の境界部に位置するLOCOS酸化膜98に顕著な段差が生じることもない。
以下に、前述の実施形態の記載から抽出されるさらに他の特徴を記す。
1.半導体基板上の第1領域の全域を覆い、第2領域内の所定領域を覆う窒化膜を形成する工程と、この窒化膜の全表面に酸化皮膜を形成する酸化皮膜形成工程と、この酸化皮膜形成工程の後に、前記第1領域上を被覆し、前記第2領域上の所定の酸化膜形成対象領域を被覆しないパターンのレジスト膜を前記窒化膜上に形成する工程と、前記レジスト膜をマスクとしたふっ酸液によるウエットエッチングによって、前記酸化膜形成対象領域の窒化膜の表面に形成された前記酸化皮膜を選択的に除去して、その下地の前記窒化膜を露出させるふっ酸エッチング工程と、前記レジスト膜を剥離する工程と、室温よりも高い所定温度に加熱したリン酸液によって、前記露出した窒化膜を除去する工程と、前記窒化膜が除去された酸化膜形成対象領域の基板表面に熱酸化による酸化膜を形成する工程とを含む、半導体装置の製造方法。
この方法は、ふっ酸液によるエッチングレートは、酸化膜の方が窒化膜よりも高く、熱リン酸液によるエッチングレートは、窒化膜の方が酸化膜よりも高いことを利用している。すなわち、半導体基板上の第1および第2領域に窒化膜を形成した後、この窒化膜の全表面に酸化皮膜を形成し、第2領域の窒化膜のうち除去したい領域(酸化膜形成対象領域)の窒化膜の表面の酸化皮膜がふっ酸液によって選択的に除去される。したがって、次に、熱リン酸液によるエッチングを行えば、酸化皮膜が除去された領域(酸化膜形成対象領域)の窒化膜のみが選択的に除去されることになる。こうして、ドライエッチングによることなく窒化膜の選択除去を行えるので、ウェットエッチングによって窒化膜が除去された後のダメージのない半導体基板の表面に酸化膜を成長させることができる。
前記1.の方法は、好ましくは、前記第1領域に第1素子を形成する工程と、前記第2領域に前記第1素子よりも高耐圧の第2素子を形成する工程とをさらに含む。この方法によれば、比較的低耐圧の第1素子が形成される第1領域を窒化膜によって保護した状態で、比較的高耐圧の第2素子の形成のために、第2領域内のダメージのない酸化膜形成対象領域に酸化膜を成長させることができる。
たとえば、第1素子および第2素子がいずれもゲート酸化膜を有し、第1素子のゲート酸化膜が第2素子のゲート酸化膜よりも膜厚が薄い場合に、第1領域を窒化膜で保護した状態で第2素子のためのゲート酸化膜を形成した後に、第1素子のための薄いゲート酸化膜を高精度に膜厚を制御しつつ形成することができる。これにより、第1素子を微細構造に形成しつつ、第2素子に十分な耐圧を持たせることが可能になる。
前記第2領域内の酸化膜形成対象領域は、トランジスタのチャネル領域を含んでいてもよい。この方法によれば、トランジスタのチャネル領域上の窒化膜を、チャネル領域にダメージを与えるドライエッチングによることなく除去し、このチャネル領域に酸化膜(たとえばゲート酸化膜)を形成することができる。これにより、良好な特性の第2素子を形成できる。
2.図8(a)〜図8(f)に一例を示すとおり、半導体基板21上に、第1酸化膜形成領域31に開口を有し、第2酸化膜形成領域32および第3酸化膜形成領域33を覆う窒化膜22を形成する工程(図8(a))と、前記窒化膜22を耐酸化性マスクとして前記半導体基板21に熱酸化処理を施すことにより、前記第1酸化膜形成領域31に第1の膜厚の第1酸化膜23(図8(a)〜図8(f)の例では素子形成領域分離のためのLOCOS酸化膜)を形成する工程(図8(b))と、前記窒化膜22の表面を覆う酸化皮膜24を形成する工程(図8(b))と、前記半導体基板21上に、前記第2酸化膜形成領域32に開口を有し、前記第3酸化膜形成領域33を覆うレジスト膜25を形成する工程(図8(c))と、このレジスト膜25をマスクとしてふっ酸液によるウェットエッチングを行い、前記第2酸化膜形成領域32の前記窒化膜22の表面を覆う前記酸化皮膜24を除去する工程(図8(c))と、前記レジスト膜25を除去する工程(図8(d))と、室温よりも高温のリン酸液によるウェットエッチングによって、前記第2酸化膜形成領域32の前記酸化皮膜24が除去された前記窒化膜22を除去する工程(図8(d))と、熱酸化処理によって、前記第2酸化膜形成領域32において前記窒化膜22が除去された領域に、前記第1の膜厚よりも薄い第2の膜厚の第2酸化膜26(たとえば、トランジスタのゲート酸化膜)を形成する工程(図8(d))と、ふっ酸液によるウェットエッチングによって、前記第3酸化膜形成領域33の前記窒化膜22の表面を覆う酸化皮膜24を除去する工程(図8(e))と、室温よりも高温のリン酸液によるウェットエッチングによって、前記第3酸化膜形成領域33の前記酸化皮膜24が除去された前記窒化膜22を除去する工程(図8(f))と、熱酸化処理によって、前記第3酸化膜形成領域33において前記窒化膜22が除去された領域に、前記第2の膜厚よりも薄い第3の膜厚の第3酸化膜27(たとえば、トランジスタのゲート酸化膜)を形成する工程(図8(f))とを含む、半導体装置の製造方法。
この方法によれば、半導体基板上に形成された窒化膜を耐酸化性マスクとして、まず、第1の膜厚の第1酸化膜が第1酸化膜形成領域に形成される。これと同時、またはその後に、窒化膜の表面に酸化皮膜が形成される。この酸化皮膜は、ふっ酸液によってエッチングされるが、熱リン酸によっては実質的にエッチングされない。そこで、第2酸化膜形成領域において、当該窒化膜の表面の酸化皮膜がふっ酸液によって除去される。レジスト膜は熱リン酸に対する耐性がないので、これを剥離し、その後、熱リン酸によってエッチング処理を行うと、酸化皮膜が除去された状態の窒化膜を選択的に除去することができる。この状態で、残りの窒化膜を耐酸化性マスクとして熱酸化を行うことにより、第1の膜厚よりも薄い第2の膜厚の第2酸化膜を第2酸化膜形成領域に形成できる。
さらに、第3酸化膜形成領域の窒化膜の表面の酸化皮膜をふっ酸液で除去し、さらにリン酸液によるエッチングによってその窒化膜を除去した後に熱酸化を行うことによって、第2の膜厚よりもさらに薄い第3の膜厚の第3酸化膜を第3酸化膜形成領域に形成できる。
こうして、最も薄い第3酸化膜は、第1酸化膜および第2酸化膜の形成工程の影響を受けずに正確に膜厚を制御でき、次に薄い第2酸化膜は第1酸化膜の形成工程の影響を受けずにその膜厚を正確に制御できる。
また、厚い酸化膜を基板全体に形成し、これをエッチング除去してから薄い酸化膜を所望の領域に改めて形成する工程の場合とは異なり、先に形成された厚い酸化膜(図8(a)〜図8(f)の例では第1酸化膜)に段差が生じることがない。これにより、その後のリソグラフィ工程におけるフォーカスマージンを向上することができる。また、厚い酸化膜(図8(a)〜図8(f)の例では第1酸化膜)を素子分離のための膜(LOCOS酸化膜)として用いる場合に、その膜減りによる素子分離耐圧の劣化の問題を回避できる。
熱リン酸による窒化膜のエッチングを防ぐための酸化皮膜は極薄い膜厚(たとえば150Å程度)で十分であり、この酸化皮膜のエッチングの際に、先に形成された酸化膜に不所望な膜減りが生じることはない。したがって、第1、第2および第3酸化膜の膜厚は、膜減りを考慮して定める必要がなく、要求される特性のみを考慮して設定することができる。
前記2.の方法は、好ましくは、前記第3酸化膜をゲート酸化膜とした第1トランジスタ素子を形成する工程と、前記第2酸化膜をゲート酸化膜とし、前記第1トランジスタよりも高耐圧の第2トランジスタを形成する工程とをさらに含む。この方法により、半導体基板上に高耐圧トランジスタおよび低耐圧トランジスタの両方を形成し、かつ、低耐圧トランジスタのゲート酸化膜の膜厚を正確に制御できる。これにより、高耐圧トランジスタの十分な耐圧を確保しつつ、低耐圧トランジスタの良好な特性を実現できる。
前記第1酸化膜は、前記第2トランジスタのゲート電極のエッジ部に配置され、この第2トランジスタのゲート酸化膜である前記第2酸化膜よりも厚い酸化膜を成すものであることが好ましい。この方法により、ゲート電極のエッジ部に厚い酸化膜を配置して電界の集中を防止したドリフト・ドレイン構造を形成することができ、第2トランジスタの高耐圧特性を実現できる。
前記第1酸化膜は、前記半導体基板上で素子形成領域を分離するLOCOS酸化膜を含むものであってもよい。この方法により、段差のないLOCOS酸化膜で素子形成領域を分離しつつ、半導体基板上に高耐圧トランジスタと低耐圧トランジスタを形成することができる。
3.半導体基板のチャネル領域に隣接してトレンチを形成する工程と、このトレンチ内に酸化膜を埋め込む工程と、前記チャネル領域を被覆し、前記トレンチ側に所定距離だけはみ出すとともに、前記トレンチ内の酸化膜において前記チャネル領域との境界近傍の領域を露出させる耐酸化性マスク膜を形成する工程と、この耐酸化性マスク膜をマスクとした選択的熱酸化によって、前記トレンチから前記チャネル領域側に延びるバーズビークを成長させる選択的熱酸化工程と、この選択的熱酸化工程の後に、前記チャネル領域にゲート酸化膜を形成する工程とを含む、半導体装置の製造方法。
この方法によれば、ゲート酸化膜を形成するよりも前に、チャネル領域側に所定距離だけはみ出すとともに、チャネル領域とトレンチとの間の境界部近傍を露出させる耐酸化性マスク膜をマスクとした選択的熱酸化が行われる。これにより、トレンチ内部の酸化膜からチャネル領域へとバーズビークが延び、トレンチとチャネル領域の境界部における酸化膜の窪みを解消することができる。したがって、その後に、ゲート酸化膜を形成することにより、前記窪みに起因する薄膜部のない均一な膜厚のゲート酸化膜を形成することができる。その結果、ゲート酸化膜耐圧を向上でき、半導体装置の特性を向上することができる。
前記バーズビークは、その根元部における膜厚が前記ゲート酸化膜の膜厚にほぼ等しくなるように形成されることが好ましい。
前記耐酸化性マスク膜を形成する工程は、前記耐酸化性マスク膜を、前記チャネル領域を挟んで対向する一対の領域を露出させるパターンに形成する工程を含み、前記選択的熱酸化工程は、前記一対の領域にLOCOS酸化膜を成長させる工程を含むことが好ましい。
この方法によれば、チャネル領域を挟んで対向する一対の領域にLOCOS酸化膜を選択成長させる工程を利用して、前記のバーズビークを成長させることができる。すなわち、前記窪みに起因するゲート酸化膜の薄膜部の発生を防止するために特別な工程を行う必要がない。
前記トレンチを形成する工程は、前記チャネル領域を挟んで対向する一対の領域にトレンチを形成する工程を含んでいてもよい。この方法の場合、前記一対の領域側にそれぞれ所定距離だけはみ出すとともに、この一対の領域のトレンチ内の酸化膜において前記チャネル領域との境界近傍の領域を露出させるように耐酸化性マスク膜を形成しておくことにより、前記一対の領域のトレンチ内の酸化膜の窪みをバーズビークによって解消できる。
前記3.の方法は、前記選択的熱酸化工程に先だって、前記一対の領域に不純物イオンを注入する工程を含んでいてもよい。この場合に、前記選択的熱酸化工程において前記半導体基板に付与される熱によって、前記一対の領域の半導体基板内部において不純物イオンを熱拡散させ、前記チャネル領域を挟んで対向する一対のドリフト層を形成する工程がさらに含まれていることが好ましい。
この方法によれば、選択的熱酸化工程により、チャネル領域を挟んで対向する一対の領域の不純物イオンを拡散させるとともに、バーズビークを成長させることができるので、工程を簡単にすることができる。
前記3.の方法は、前記チャネル領域を覆うとともに、前記LOCOS酸化膜または前記トレンチ内の酸化膜上にエッジ部を有するゲート電極を形成する工程をさらに含むことが好ましい。これにより、いわゆる、ドリフト・ドレイン構造を有する高耐圧トランジスタを形成することができる。しかも、薄膜部のない均一な膜厚のゲート酸化膜を形成することができるので、十分な耐圧を確保できる。
4.ゲート電極のエッジ部にゲート酸化膜よりも厚い酸化膜を配置したドリフト・ドレイン構造のトランジスタを有する半導体装置の製造方法であって、図9(a)〜図9(h)に一例を示すように、半導体基板40を覆う耐酸化性マスク膜43(たとえば窒化シリコン膜)を形成する工程(図9(a))と、前記耐酸化性マスク膜43においてチャネル領域77を挟んだ一対の領域にレジスト開口44aを有するレジスト膜44を形成するレジスト膜形成工程(図9(b))と、前記レジスト開口44aが形成された前記レジスト膜44をマスクとして、前記トランジスタのドリフト層を形成するためのイオンを前記半導体基板40に注入するイオン注入工程(図9(c))と、前記レジスト膜44をマスクとして前記耐酸化性マスク膜43をエッチングし、この耐酸化性マスク膜43に、前記レジスト膜44の前記一対のレジスト開口44aに対応した一対のマスク開口43aを形成する耐酸化性マスク選択エッチング工程(図9(d))と、前記イオン注入工程および前記耐酸化性マスク選択エッチング工程の後に、前記耐酸化性マスク膜43をマスクとして前記半導体基板40表面を熱酸化することにより、前記耐酸化性マスク膜43に形成された一対のマスク開口43aに対応する領域にLOCOS酸化膜84,85を形成するとともに、前記半導体基板40に注入されたイオンを熱拡散させて、前記チャネル領域77を挟んで対向する一対のドリフト層78,79を形成する工程(図9(e))と、前記耐酸化性マスク膜43を除去する工程(図9(f))と、前記一対のドリフト層78,79の間の前記半導体基板40の表面に、前記LOCOS酸化膜84,85よりも薄いゲート酸化膜80を形成する工程(図9(g))と、前記ゲート酸化膜80の上部から前記LOCOS酸化膜84,85の上部に至る領域に延在するゲート電極81を形成する工程(図9(h))とを含む、半導体装置の製造方法。
この方法によれば、1枚のレジスト膜をマスクとして、ドリフト層の形成のためのイオン注入を行い、かつ、チャネル領域を挟んで対向する領域において耐酸化性マスク膜にマスク開口が形成される。すなわち、ドリフト層の形成のためのイオン注入と、耐酸化性マスク膜のパターニングとに共通のレジスト膜が用いられる。これにより、ドリフト層とLOCOS酸化膜とが自己整合的に形成されることになるから、LOCOS酸化膜のチャネル領域側縁部からチャネル領域内方へのドリフト層の進出距離を正確に制御できるようになる。これにより、ドリフト・ドレイン構造のトランジスタの耐圧のばらつきを抑制することができる。
なお、レジスト膜のレジスト開口や耐酸化性マスク膜のマスク開口は、必ずしも全周が包囲された開口である必要はない。たとえば、チャネル領域を挟んで対向する一対のレジスト開口やマスク開口は、チャネル領域を避けた領域で連続して1つの開口をなしていてもよい。
この出願は、いずれも2004年8月17日に日本国特許庁に提出された特願2004−237207号、特願2004−237208号、特願2004−237209号、特願2004−237210号および特願2004−237211号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
Claims (4)
- 半導体基板と、
この半導体基板上の領域であって、この半導体基板に形成されたトレンチ内に絶縁物を埋め込んだ第1素子分離部によって分離された第1素子形成領域を有する第1領域と、
前記第1素子形成領域に形成された第1素子と、
前記半導体基板上の上記第1領域とは別の領域であって、第2素子形成領域を有する第2領域と、
前記第2素子形成領域に形成され、ゲート電極のソース側およびドレイン側のエッジ部にゲート絶縁膜よりも厚いLOCOS酸化膜をそれぞれ配置したドリフト・ドレイン構造を有し、前記第1素子よりも高耐圧の第2素子とを含み、
前記第2領域に形成された前記第2素子形成領域は、トレンチ内に絶縁物を埋め込んだ第2素子分離部によって前記第2領域に形成された他の前記第2素子形成領域から分離されており、前記トレンチ内の絶縁物に前記LOCOS酸化膜がつながっており、
前記第1領域と前記第2領域とは、トレンチ内に絶縁物を埋め込んだ第3素子分離部によって分離されている、
半導体装置。 - 前記第1LOCOS酸化膜には、バーズビークで囲まれたコンタクト孔が形成されている、請求項1に記載の半導体装置。
- 前記第1素子は、前記第2素子よりも小さな素子サイズを有するものである、請求項1または2に記載の半導体装置。
- 半導体基板に形成されたトレンチ内に絶縁物を埋め込んだ第1素子分離部、第2素子分離部および第3素子分離部を形成することにより、前記第3素子分離部で分離された第1領域および第2領域を前記半導体基板上に形成し、前記第1領域に第1素子分離部によって分離された第1素子形成領域を形成し、前記第2領域に前記第2素子分離部によって分離された第2素子形成領域を形成する工程と、
前記第1素子形成領域に第1素子を形成する工程と、
ゲート電極のソース側およびドレイン側のエッジ部にゲート絶縁膜よりも厚いLOCOS酸化膜をそれぞれ配置したドリフト・ドレイン構造を有し、前記第1素子よりも高耐圧の第2素子を前記第2素子形成領域に形成する工程とを含み、
前記LOCOS酸化膜が前記第2素子分離部のトレンチ内の絶縁物につながるように形成される、半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006515452A JP5021301B2 (ja) | 2004-08-17 | 2005-08-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (12)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004237207 | 2004-08-17 | ||
JP2004237208 | 2004-08-17 | ||
JP2004237210 | 2004-08-17 | ||
JP2004237209 | 2004-08-17 | ||
JP2004237207 | 2004-08-17 | ||
JP2004237210 | 2004-08-17 | ||
JP2004237208 | 2004-08-17 | ||
JP2004237209 | 2004-08-17 | ||
JP2004237211 | 2004-08-17 | ||
JP2004237211 | 2004-08-17 | ||
PCT/JP2005/014208 WO2006018974A1 (ja) | 2004-08-17 | 2005-08-03 | 半導体装置およびその製造方法 |
JP2006515452A JP5021301B2 (ja) | 2004-08-17 | 2005-08-03 | 半導体装置およびその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012006276A Division JP5420000B2 (ja) | 2004-08-17 | 2012-01-16 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006018974A1 JPWO2006018974A1 (ja) | 2008-05-08 |
JP5021301B2 true JP5021301B2 (ja) | 2012-09-05 |
Family
ID=35907364
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006515452A Active JP5021301B2 (ja) | 2004-08-17 | 2005-08-03 | 半導体装置およびその製造方法 |
JP2012006276A Active JP5420000B2 (ja) | 2004-08-17 | 2012-01-16 | 半導体装置の製造方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012006276A Active JP5420000B2 (ja) | 2004-08-17 | 2012-01-16 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8013416B2 (ja) |
JP (2) | JP5021301B2 (ja) |
KR (1) | KR20070042911A (ja) |
TW (1) | TWI377670B (ja) |
WO (1) | WO2006018974A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070099328A1 (en) * | 2005-10-31 | 2007-05-03 | Yuan-Sheng Chiang | Semiconductor device and interconnect structure and their respective fabricating methods |
JP2008182118A (ja) * | 2007-01-25 | 2008-08-07 | Denso Corp | 半導体装置及びその製造方法。 |
KR100899764B1 (ko) * | 2007-06-26 | 2009-05-27 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
JP2010067747A (ja) * | 2008-09-10 | 2010-03-25 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
US20110014726A1 (en) | 2009-07-20 | 2011-01-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming shallow trench isolation structure |
US8227318B2 (en) * | 2009-11-19 | 2012-07-24 | International Business Machines Corporation | Integration of multiple gate oxides with shallow trench isolation methods to minimize divot formation |
JP5705610B2 (ja) * | 2010-08-05 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8492866B1 (en) * | 2012-01-09 | 2013-07-23 | International Business Machines Corporation | Isolated Zener diode |
KR101899556B1 (ko) * | 2012-02-03 | 2018-10-04 | 에스케이하이닉스 시스템아이씨 주식회사 | Bcdmos 소자 및 그 제조방법 |
JP2015023208A (ja) * | 2013-07-22 | 2015-02-02 | 旭化成エレクトロニクス株式会社 | 電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法 |
US11837605B2 (en) | 2021-12-17 | 2023-12-05 | Globalfoundries U.S. Inc. | Structure including transistor using buried insulator layer as gate dielectric and trench isolations in source and drain |
CN114850269B (zh) * | 2022-05-31 | 2023-07-28 | 江苏科力西铝业有限公司 | 一种l型铝型材弯弧模具 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08330581A (ja) * | 1995-06-02 | 1996-12-13 | Nippondenso Co Ltd | 半導体装置 |
JPH09120995A (ja) * | 1995-08-22 | 1997-05-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH09266310A (ja) * | 1996-01-22 | 1997-10-07 | Denso Corp | 半導体装置 |
JP2000068473A (ja) * | 1998-08-20 | 2000-03-03 | Sony Corp | 半導体装置およびその製造方法 |
JP2000124458A (ja) * | 1998-10-15 | 2000-04-28 | Sony Corp | 半導体装置の製造方法 |
JP2002057330A (ja) * | 2000-08-10 | 2002-02-22 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置及びその製造方法 |
JP2004296754A (ja) * | 2003-03-27 | 2004-10-21 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
Family Cites Families (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60137024A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electronics Corp | 窒化珪素膜のエツチング方法 |
JPH0582637A (ja) * | 1991-06-15 | 1993-04-02 | Sony Corp | 半導体装置 |
JP3208575B2 (ja) * | 1991-08-16 | 2001-09-17 | ソニー株式会社 | 半導体装置の製法 |
JPH0629525A (ja) * | 1992-07-07 | 1994-02-04 | Fuji Electric Co Ltd | Mis型電界効果トランジスタの製造方法 |
JPH06120497A (ja) * | 1992-10-06 | 1994-04-28 | Sony Corp | Mosトランジスタおよびその製造方法 |
JPH06268162A (ja) * | 1993-03-16 | 1994-09-22 | Sumitomo Metal Ind Ltd | 半導体装置及びその製造方法 |
JPH07283302A (ja) * | 1994-04-05 | 1995-10-27 | Kawasaki Steel Corp | 半導体集積回路装置の製造方法 |
JP3290827B2 (ja) * | 1994-09-01 | 2002-06-10 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置とその製造方法 |
JPH08222737A (ja) * | 1995-02-10 | 1996-08-30 | Sony Corp | 半導体装置の製造方法 |
JP3291958B2 (ja) * | 1995-02-21 | 2002-06-17 | 富士電機株式会社 | バックソースmosfet |
US6831331B2 (en) | 1995-11-15 | 2004-12-14 | Denso Corporation | Power MOS transistor for absorbing surge current |
TW548686B (en) * | 1996-07-11 | 2003-08-21 | Semiconductor Energy Lab | CMOS semiconductor device and apparatus using the same |
US6187640B1 (en) * | 1998-11-17 | 2001-02-13 | Fujitsu Limited | Semiconductor device manufacturing method including various oxidation steps with different concentration of chlorine to form a field oxide |
JP3230184B2 (ja) * | 1996-10-28 | 2001-11-19 | シャープ株式会社 | 半導体装置の製造方法 |
JPH10189762A (ja) * | 1996-12-20 | 1998-07-21 | Nec Corp | 半導体装置およびその製造方法 |
TW388100B (en) * | 1997-02-18 | 2000-04-21 | Hitachi Ulsi Eng Corp | Semiconductor deivce and process for producing the same |
JPH10284615A (ja) | 1997-04-08 | 1998-10-23 | Ricoh Co Ltd | 半導体装置及び半導体装置の製造方法 |
JP2000138372A (ja) * | 1998-11-02 | 2000-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
US20010023107A1 (en) | 1998-12-03 | 2001-09-20 | Gary Hong | Method for fabricating a hybrid isolation structure |
US6136643A (en) * | 1999-02-11 | 2000-10-24 | Vanguard International Semiconductor Company | Method for fabricating capacitor-over-bit-line dynamic random access memory (DRAM) using self-aligned contact etching technology |
US6383861B1 (en) * | 1999-02-18 | 2002-05-07 | Micron Technology, Inc. | Method of fabricating a dual gate dielectric |
US6784059B1 (en) * | 1999-10-29 | 2004-08-31 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing thereof |
JP3558571B2 (ja) * | 1999-12-17 | 2004-08-25 | シャープ株式会社 | 半導体装置の製造方法 |
EP1172856A1 (en) * | 2000-07-03 | 2002-01-16 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same |
JP4712207B2 (ja) * | 2000-07-21 | 2011-06-29 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP3916386B2 (ja) * | 2000-08-28 | 2007-05-16 | シャープ株式会社 | 半導体装置の製造方法及びフォトリソグラフィ用マスク |
JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP4845299B2 (ja) * | 2001-03-09 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
SE0103036D0 (sv) * | 2001-05-04 | 2001-09-13 | Ericsson Telefon Ab L M | Semiconductor process and integrated circuit |
KR100387531B1 (ko) * | 2001-07-30 | 2003-06-18 | 삼성전자주식회사 | 반도체소자 제조방법 |
JP3719190B2 (ja) * | 2001-10-19 | 2005-11-24 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP2003258120A (ja) * | 2002-03-07 | 2003-09-12 | Seiko Epson Corp | 半導体装置の製造方法 |
KR100440263B1 (ko) * | 2002-10-29 | 2004-07-15 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
JP2004260073A (ja) * | 2003-02-27 | 2004-09-16 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP4138601B2 (ja) * | 2003-07-14 | 2008-08-27 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
US20050112824A1 (en) * | 2003-11-26 | 2005-05-26 | Yu-Chang Jong | Method of forming gate oxide layers with multiple thicknesses on substrate |
-
2005
- 2005-08-03 WO PCT/JP2005/014208 patent/WO2006018974A1/ja active Application Filing
- 2005-08-03 KR KR1020067020912A patent/KR20070042911A/ko not_active Application Discontinuation
- 2005-08-03 JP JP2006515452A patent/JP5021301B2/ja active Active
- 2005-08-03 US US10/577,457 patent/US8013416B2/en active Active
- 2005-08-17 TW TW094127979A patent/TWI377670B/zh active
-
2011
- 2011-08-09 US US13/205,970 patent/US8394695B2/en active Active
-
2012
- 2012-01-16 JP JP2012006276A patent/JP5420000B2/ja active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08330581A (ja) * | 1995-06-02 | 1996-12-13 | Nippondenso Co Ltd | 半導体装置 |
JPH09120995A (ja) * | 1995-08-22 | 1997-05-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH09266310A (ja) * | 1996-01-22 | 1997-10-07 | Denso Corp | 半導体装置 |
JP2000068473A (ja) * | 1998-08-20 | 2000-03-03 | Sony Corp | 半導体装置およびその製造方法 |
JP2000124458A (ja) * | 1998-10-15 | 2000-04-28 | Sony Corp | 半導体装置の製造方法 |
JP2002057330A (ja) * | 2000-08-10 | 2002-02-22 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置及びその製造方法 |
JP2004296754A (ja) * | 2003-03-27 | 2004-10-21 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US8013416B2 (en) | 2011-09-06 |
KR20070042911A (ko) | 2007-04-24 |
TWI377670B (en) | 2012-11-21 |
TW200614506A (en) | 2006-05-01 |
US20060289947A1 (en) | 2006-12-28 |
US20110294272A1 (en) | 2011-12-01 |
JP2012109595A (ja) | 2012-06-07 |
JPWO2006018974A1 (ja) | 2008-05-08 |
US8394695B2 (en) | 2013-03-12 |
WO2006018974A1 (ja) | 2006-02-23 |
JP5420000B2 (ja) | 2014-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5021301B2 (ja) | 半導体装置およびその製造方法 | |
KR100346845B1 (ko) | 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법 | |
US6930359B2 (en) | Semiconductor device and method of manufacturing the same | |
TWI389249B (zh) | Semiconductor device and manufacturing method thereof | |
JP2005026664A (ja) | 半導体装置およびその製造方法 | |
US20070262384A1 (en) | Semiconductor device and method of manufacturing the same | |
JP4832629B2 (ja) | 半導体装置 | |
US7419874B2 (en) | Method of manufacturing semiconductor device with capacitor and transistor | |
US6818514B2 (en) | Semiconductor device with dual gate oxides | |
JP4268647B2 (ja) | 半導体素子およびその製造方法 | |
JP4579512B2 (ja) | 半導体装置およびその製造方法 | |
TW201001704A (en) | Semiconductor device and method of manufacturing the same | |
KR20060098191A (ko) | 고전압 트랜지스터 제조 방법. | |
JP2021153163A (ja) | 半導体装置の製造方法、および半導体装置 | |
JP2004296754A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5088461B2 (ja) | 半導体装置の製造方法 | |
JP4036341B2 (ja) | 半導体装置及びその製造方法 | |
JP2007027175A (ja) | 半導体装置及びその製造方法 | |
JP4989076B2 (ja) | 半導体装置の製造方法 | |
KR101128698B1 (ko) | 고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법 | |
JP2005057146A (ja) | 半導体装置の製造方法 | |
KR19990033160A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
JPH06140500A (ja) | 半導体装置 | |
JP5071652B2 (ja) | 半導体装置 | |
JP2005210032A (ja) | 半導体装置の製造方法および半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080729 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111117 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120223 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120417 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120607 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120614 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5021301 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |