KR20070042911A - 반도체 장치 및 그 제조 방법 - Google Patents

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타카미츠 야마나카
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로무 가부시키가이샤
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Abstract

이 반도체 장치는 내압이 다른 제1 소자 및 제2 소자를 반도체 기판상에 형성한 것이다. 보다 구체적으로, 이 반도체 장치는 반도체 기판과, 이 반도체 기판상의 영역에 있어서 이 반도체 기판에 형성된 트렌치내에 절연물을 매립한 소자 분리부에 의하여 분리된 제1 소자 형성 영역을 갖는 제1 영역과, 상기 제1 소자 형성 영역에 형성된 제1 소자와, 상기 반도체 기판상의 상기 제1 영역과는 다른 영역이며, 제2 소자 형성 영역을 갖는 제2 영역과, 상기 제2 소자 형성 영역에 형성되고, 게이트 전극의 엣지부에 게이트 절연막보다 두꺼운 LOCOS 산화막을 배치한 드리프트ㆍ드레인 구조를 갖고, 상기 제1 소자보다 고내압인 제2 소자를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 내압이 다른 복수의 소자를 반도체 기판상에 공통으로 탑재한 반도체 장치 및 그 제조 방법에 관한 것이다. 또, 본 발명은 반도체 기판상에 제1 영역 및 제2 영역(예를 들어, 저내압 영역 및 고내압 영역)을 갖는 반도체 장치의 제조 방법에 관한 것이다. 또한, 본 발명은 반도체 기판상에 적어도 막 두께가 다른 3 개의 산화막을 갖는 반도체 장치의 제조 방법에 관한 것이다. 또한, 본 발명은 채널 영역에 인접하고, 산화 실리콘이 매립된 트렌치(trench)를 갖는 반도체 장치의 제조 방법에 관한 것이다. 또한, 본 발명은 게이트 전극의 엣지(edge)부에 게이트 산화막보다 두꺼운 산화막을 배치한 드리프트ㆍ드레인 구조의 트랜지스터를 갖는 반도체 장치의 제조 방법에 관한 것이다.
예를 들어, 액정 표시 패널의 구동 회로를 구성하는 집적 회로(드라이버 IC)나 디지털 스틸 카메라 등의 오토 포커스(auto focus) 제어를 위한 집적 회로(오토 포커스 IC)와 같은 반도체 장치는 반도체 기판상에 내압이 다른 복수 종류의 트랜지스터 소자(전형적으로는 MOS형 전계 효과 트랜지스터)을 탑재하여 구성되는 경우가 있다. 이와 같은 반도체 장치는 예를 들어, 반도체 기판상에 저내압 트랜지스터 가 형성된 저내압 영역과, 고내압 트랜지스터가 형성된 고내압 영역을 구비하고 있다.
개개의 트랜지스터 소자를 형성하기 위한 소자 영역의 분리는 LOCOS(local oxidation of silicon)법으로 행해지거나, 또는 STI(Shallow Trench Isolation(섈로우ㆍ트렌치ㆍ아이솔레이션))법에 의해 행해진다. LOCOS법은 실리콘 기판의 표면에 선택적으로 열산화막을 성장시킴으로써 소자 영역을 분리하는 방법이다. 한편, STI법은 실리콘 기판에 형성한 얕은 트렌치(깊이 4000Å 정도)내에 절연체(예를 들어 산화 실리콘)를 매립함으로써 소자 형성 영역을 분리하는 방법이다.
반도체 기판상에 저내압 영역 및 고내압 영역 양쪽 모두를 갖는 반도체 장치에 있어서도 양(兩) 영역에 LOCOS법을 동일하게 적용한 구성(예를 들어, 후술하는 특허 문헌 1 및 특허 문헌 2), 또는 양 영역에 STI법을 동일하게 적용한 구성이 종래부터 채용되어 왔다.
그러나, LOCOS법을 저내압 영역에 적용하면, 이 저내압 영역에 있어서 소자의 미세화가 저해된다. 그 한편, STI법을 고내압 영역에 적용하면, 트렌치의 엣지부에 있어서 현저한 전계 집중이 생겨서 내압의 열화를 부른다.
보다 구체적으로, 고내압의 MOS형 트랜지스터는 게이트 전극의 엣지부에 게이트 산화막보다 두꺼운 산화막을 배치함으로써, 게이트 전극 엣지부에 있어서 전계의 집중을 완화하는 드리프트ㆍ드레인 구조가 취해지는 경우가 있다. 그 두꺼운 산화막은 LOCOS법에 의한 소자 분리 구조가 적용되는 경우에 LOCOS 산화막으로 형성되고, STI법에 의한 소자 분리 구조가 적용되는 경우에 STI부에 의하여 형성된 다. 그리고, STI부에 의하여 두꺼운 산화막을 형성하는 경우에, 게이트 전극 엣지부의 바로 아래에 위치하는 STI부의 각(角)부(트렌치의 각부)에 있어서, 전계의 집중이 생기게 된다.
한편, LOCOS법에서는 실리콘 기판의 표면에 패드 산화막을 통하여 질화막이 형성되고, 이 질화막상에 레지스터막의 패턴이 형성된다. 이 레지스터막을 마스크로 하여 반응성 이온 에칭에 의하여 질화막이 에칭되고, LOCOS 산화막을 형성해야 할 영역에 개구가 형성된다. 레지스터막을 제거한 후, 질화막을 내산화성 마스크로 하여 열산화 처리를 행하면, 질화막의 개구부에 있어서 두꺼운 LOCOS 산화막이 성장한다. 그 후, 질화막을 열인산액에 의해 웨트 에칭(wet etching)하여, 추가로 패드 산화막을 제거한 후, LOCOS 산화막에 의하여 분리된 영역에 얇은 게이트 산화막이 형성된다.
그러나, 저내압 영역에 형성되는 트랜지스터와 고내압 영역에 형성되는 트랜지스터는 게이트 산화막의 막 두께가 완전히 다르다. 따라서, 고내압 트랜지스터의 게이트 산화막과 저내압 트랜지스터의 게이트 산화막은 별도의 공정으로 각각 형성할 필요가 있다.
즉, 고내압 트랜지스터의 게이트 산화막을 형성할 때에 저내압 영역은 내산화성 마스크로 피복하고, 고내압 영역에 대하여 선택적으로 열산화 처리를 행할 필요가 있다.
그러나, LOCOS법에 있어서 내산화성 마스크로서의 질화막을 제거하기 위하여 사용되는 열인산액은 레지스터막도 녹여 버린다. 그 때문에, 열인산액에 의한 웨트 에칭 공정을 행하면, 반도체 기판상의 질화막이 모두 제거되고, 저내압 영역의 내산화성 마스크도 없어진다.
여기서, 질화막을 에칭하기 위한 다른 방법인 반응성 이온 에칭을 이용하는 것이 고려된다. 즉, 저내압 영역을 레지스터막으로 덮고, 채널 영역상의 질화막을 선택적으로 드라이 에칭하는 수법이다.
그러나, 반응성 이온 에칭에 의하여 채널 영역상의 질화막을 제거하면, 플라즈마에 의한 채널 영역의 손상을 피할 수 없다. 따라서, 이와 같은 손상을 받은 채널 영역상에 게이트 산화막을 형성해도 신뢰성이 높은 게이트 산화막을 얻지 못하고, 원하는 특성의 트랜지스터를 형성할 수 없다.
소자 영역의 분리에 STI(섈로우ㆍ트렌치ㆍ아이솔레이션)법을 적용하는 경우에서도 게이트 산화막의 형성은 열산화법에 의한 것으로, 상술한 경우와 동일한 문제에 직면한다.
LOCOS법을 적용한 구체적인 예를 도 10a 내지 도 10d에 나타낸다. 우선, 도 10a에 나타내는 바와 같이 반도체 기판(1)상에 패턴 형성된 질화막(2)을 마스크로 한 선택 열산화에 의하여 두꺼운 LOCOS 산화막(3)을 형성하고 저내압 소자 영역(4) 및 고내압 소자 영역(5)을 분리한 후, 도 10b에 나타내는 바와 같이 질화막(2)를 제거하고, 추가로 열산화 처리를 행함으로써, 고내압 소자 영역(5)에 게이트 산화막(6)이 형성된다. 이 때, 저내압 소자 영역(4)에도 동일하게 산화막(6a)이 성장한다. 여기서, 도 10c에 나타내는 바와 같이 고내압 소자 영역(5)을 덮고, 저내압 소자 영역(4)을 노출시키는 패턴의 레지스터막(7)을 형성하고, 이 레지스터막(7)을 마스크로 하여, 불산액(fluoric acid solution)에 의하여 저내압 소자 영역(4)의 표면의 산화막(6a)을 제거한다(제거되는 부분을 사선으로 나타냄). 계속하여, 도 10d에 나타내는 바와 같이 레지스터막(7)을 제거한 후에 열산화 처리를 행함으로써, 저내압 소자 영역(4)에 대응한 게이트 산화막(8)이 형성된다.
이와 같이 하여, 반도체 기판(1)의 표면에는 LOCOS 산화막(3), 이것보다 얇은 게이트 산화막(6), 및 이것보다 더욱 얇은 게이트 산화막(8)의 3 종류의 막 두께의 산화막이 형성되게 된다.
레지스터막(7)은 LOCOS 산화막(3)에 의하여 분리된 저내압 소자 영역(4)의 엣지부에 정합하도록 형성할 수 있으면 이상적이지만, 마스크 맞댐 여유(mask alignment margin)를 고려할 필요가 있기 때문에, LOCOS 산화막(3)상에 그 엣지부가 위치하게 된다. 그 때문에, 도 10c의 웨트 에칭 시에 침식을 받아서 단차부(9)를 생기게 된다.
이로 인해, LOCOS 산화막(3)의 일부의 막 두께가 작게 되므로, 소자 분리 내압 불량의 원인으로 될 우려가 있다. 이 문제는 LOCOS 산화막(3)의 막 두께를 크게 하면 회피할 수 있으나, 그러면, LOCOS 산화막(3)의 버즈 비크(bird's beak)가 커지고, 소자 치수 제어성이 희생된다.
또, 단차부(9)는 후의 공정에서의 리소그래피 포커스 마진(lithography focus margin)의 저하로 연결되기 때문에, 미세 가공에 지장을 초래할 우려가 있다.
도 11은 드리프트ㆍ드레인 구조의 트랜지스터를 갖는 반도체 장치의 구성을 설명하기 위한 도해적인 단면도이고, 도 12는 그 도해적인 평면도이다. 반도체 기판(101)상에는 채널 영역(102)을 사이에 두고 한 쌍의 드리프트층(103)이 형성되어 있다. 이 드리프트층(103)의 표면 부분에는 채널 영역(102)에 인접하는 얕은 트렌치(104)가 형성되어 있고, 이 트렌치(104)내에는 산화 실리콘(105)이 매립되어 있다. 채널 영역(102)의 표면에는 게이트 산화막(106)이 형성되어 있다. 이 게이트 산화막(106)상에는 게이트 전극(107)(도 12에 있어서 2점 쇄선으로 나타냄)이 형성되어 있고, 이 게이트 전극(107)의 엣지부는 산화 실리콘(105)의 위쪽에까지 도달하고 있다. 이 구조에 의해, 게이트 전극(107)의 엣지부에 있어서의 전계의 집중을 완화할 수 있다.
트렌치(104)는 도 12에 나타내는 바와 같이 채널 영역(104)의 폭 방향 w의 양측에도 형성되어 있고, 반도체 기판(101)상에 형성된 다른 소자와의 분리 구조를 형성하고 있다(이른바 섈로우ㆍ트렌치ㆍ아이솔레이션).
도 13a 내지 도 13f는 상기의 반도체 장치의 제조 공정을 나타내는 도해적인 단면도이고, 트렌치(104)의 부분을 확대하여 나타나고 있다. 트렌치(104)는 도 13a에 나타내는 바와 같이 질화 실리콘막(111)을 하드 마스크로서 이용한 반응성 에칭(RIE)에 의하여 반도체 기판(101)을 에칭함으로써 형성된다. 그 후, 도 13b에 나타내는 바와 같이 CVD(화학적 기상 성장)법에 의하여 전(全)면에 산화 실리콘막(112)이 형성된다. 그 다음에, CMP(화학적 기계적 연마)법에 의하여 도 13c에 나타내는 바와 같이 질화 실리콘막(111)이 노출할 때까지 평탄화 처리가 행해지고, 산화 실리콘(105)이 트렌치(104)에 매립된 상태로 된다.
그 다음에, 도 13d에 나타내는 바와 같이 질화 실리콘막(111)이 제거된다. 그 후는 드리프트 영역(103)의 형성을 위한 확산 공정 등이 실행되지만, 그때마다 반도체 기판(101)은 불산을 이용한 세척(라이트 에칭(light etching)) 처리를 받는다. 그 때문에, 산화 실리콘막(112)의 막 두께의 감소가 일어나는 것이지만, 이 막 두께의 감소는 등방(等方)적으로 진행하고, 또한 반도체 기판(101)은 불산에 완전히 불용(不溶)이다. 그 때문에, 게이트 산화막(106)이 형성될 때까지는 도 13e에 나타내는 바와 같이 산화 실리콘(105)의 각부는 트렌치(104)의 가장자리부보다 안쪽으로 후퇴하고, 채널 영역(102)과의 경계부에 리세스(recess)(디보트(divot)(113)(도 12에 있어서 진한 라인으로 나타냄)가 형성되게 된다.
이 상태에서 도 13f에 나타내는 바와 같이 게이트 산화막(106)이 형성되고, 추가로 채널 영역(102)으로부터 트렌치(104)의 위쪽에 이르는 영역에 게이트 전극(107)이 형성되는 것이다.
따라서, 게이트 산화막(106)은 트렌치(104)와의 경계부, 즉 채널 영역(104)의 엣지부에, 다른 부분보다 막 두께가 얇은 박막부(106a)를 갖게 된다. 이 박막부(106a)가 게이트 산화막 내압의 저하나, 트랜지스터 정(靜)특성 불량(문턱값이 불안정하게 되는 험프(hump) 현상 등)의 원인으로 되고 있었다.
도 14a 내지 도 14d에, LOCOS법을 이용한 드리프트ㆍ드레인 구조의 트랜지스터를 갖는 반도체 장치의 제조 방법을 모식적으로 나타낸다. 우선, 도 14a에 나타내는 바와 같이 반도체 기판(201)상에 질화막(202)이 형성되고, 이 질화막(202)이 레지스터막(210)을 마스크로 하여 패턴화된다. 이 질화막(202)은 채널 영역(203)을 사이에 두고 대향하는 영역에 한 쌍의 개구(202a)를 갖고 있다. 이 질화막(202)을 내산화성 마스크로 하여 열산화를 행하는 것으로, 도 14b에 나타내는 바와 같이 반도체 기판(201)의 표면에 두꺼운 LOCOS 산화막(204)이 형성된다.
다음에, 도 14c에 나타내는 바와 같이 질화막(202)을 제거한 후, 이온 주입 및 주입 이온의 열확산(드라이브)을 행하는 것으로, P형 웰(205)이 형성된다. 추가로, 채널 영역(203)과 웰(205) 외의 영역을 덮도록 레지스터막(206)이 형성되고, 이 레지스터막(206)을 마스크로 하여 N형 불순물 이온이 주입된다.
그 후, 도 14d에 나타내는 바와 같이 레지스터막(206)을 박리하고, 주입된 N형 불순물 이온을 열확산시킴으로써, 채널 영역(203)을 사이에 두고 대향하는 한 쌍의 드리프트층(207)이 형성된다. 이 드리프트층(207)은 채널 영역(203)의 양측의 LOCOS 산화막(204)을 잠입시켜서 채널 영역(203)에 도달한다. 채널 영역(203)에 있어서의 반도체 기판(201)의 표면에는 열산화법에 의하여 얇은 게이트 산화막(208)이 형성되고, 이 게이트 산화막(208)은 LOCOS 산화막(204)에 접속되게 된다. 이 상태에서 게이트 전극(209)가 게이트 산화막(208)의 상부를 덮고, 추가로 LOCOS 산화막(204)의 상부에까지 도달하는 영역에 걸쳐서 형성된다. 이렇게 하여, 게이트 전극(209)의 엣지부가 게이트 산화막(208)보다 두꺼운 LOCOS 산화막(204)의 상부에 위치하기 때문에, 게이트 전극(209)의 엣지부에 있어서의 전계의 집중을 완화할 수 있다.
그러나, 상술한 바와 같은 제조 방법에서는 LOCOS 산화막(204)의 안쪽 엣지로부터 채널 영역(203) 안쪽에의 드리프트층(207)의 진입 거리 X에 격차가 생긴다 고 하는 문제가 있다. 이 진입 거리 X의 격차는 질화막(202)의 패턴화를 위한 마스크로 되는 레지스터막(210)과, 드리프트층(207)의 형성을 위한 마스크로 되는 레지스터막(206)과의 어긋남(misalignment)(마스크 어긋남)에 기인하고 있다. 그 때문에, 진입 거리 X는 웨이퍼(반도체 기판(201)) 사이에서 불균일한데다, 동일 웨이퍼상의 면내 위치에 의해서도 불균일하게 된다.
이 진입 거리 X는 도 15에 나타내는 바와 같이 트랜지스터의 내압(BVdss : Breakdown Voltage of drain with source short)에 큰 영향을 준다. 이 도 15로부터, 진입 거리 X를 크게 하면 내압이 안정되는 것을 알지만, 진입 거리 X를 크게 하는 설계에서는 트랜지스터의 미세화의 요청에 반하고, 또한 내압 그 자체도 낮은 값밖에 실현될 수 없다. 따라서, 진입 거리 X를 가능한 한 작게 하여, 또한 격차를 줄이는 것이 과제로 되고 있었다.
특허 문헌 1 : 일본 특개평 10-284615호 공보
특허 문헌 2 : 일본 특개 2002-76288호 공보
본 발명의 제1의 목적은 반도체 기판상에 내압이 다른 복수의 영역을 갖고, 내압의 낮은 영역에서는 소자의 미세화를 도모할 수 있는 한편, 내압이 높은 영역의 소자에는 충분한 내압을 부여할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 제2의 목적은 반도체 기판상의 소정의 영역내의 질화막을, 해당 영역에의 데미지를 억제하면서 선택적으로 제거함으로써, 신뢰성이 높은 반도체 장치를 제조할 수 있는 방법을 제공하는 것이다.
본 발명의 제3의 목적은 적어도 3 종류의 막 두께를 갖는 산화막을 반도체 기판상에 양호하게 형성할 수 있고, 이로 인해 반도체 장치의 특성의 향상에 기여할 수 있는 제조 방법을 제공하는 것이다.
본 발명의 제4의 목적은 채널 영역과 트렌치와의 경계부에 있어서 게이트 산화막이 박막화하는 것을 방지하고, 게이트 산화막 내압을 향상시킬 수 있고, 반도체 장치의 특성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 제5의 목적은 드리프트ㆍ드레인 구조의 트랜지스터에 있어서 고내압화 및 미세화를 행할 때 생기는 내압의 격차를 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 제1의 양상에 관한 반도체 장치는 반도체 기판과 이 반도체 기판상의 영역에 있어서, 이 반도체 기판에 형성된 트렌치내에 절연물을 매립한 소자 분리부에 의하여 분리된 제1 소자 형성 영역을 갖는 제1 영역과, 상기 제1 소자 형성 영역에 형성된 제1 소자와, 상기 반도체 기판상의 상기 제1 영역과는 다른 영역에 있어서, 제2 소자 형성 영역을 갖는 제2 영역과, 상기 제2 소자 형성 영역에 형성되고, 게이트 전극의 엣지부에 게이트 절연막보다 두껍게 하여 LOCOS 산화막을 배치한 드리프트ㆍ드레인 구조를 갖고, 상기 제1 소자보다 고내압인 제2 소자를 포함한다.
이 구성에 의하면, 비교적 저내압인 제1 소자가 형성되는 제1 영역에 있어서의 소자 분리에는 이른바 섈로우ㆍ트렌치ㆍ아이솔레이션(STI)이 적용되므로, 이 제1 영역의 구조의 미세화를 유리하게 도모할 수 있다. 그 한편, 제2 영역에 형성되는 비교적 고내압인 제2 소자는 게이트 전극의 엣지부에 LOCOS 산화막을 갖는 드리프트ㆍ드레인 구조로 형성되어 있으므로, STI부로 이루어지는 두꺼운 절연막을 게이트 전극 엣지부에 배치하는 경우와 같은 전계의 집중의 문제를 억제할 수 있다. 이로 인해, 제2 소자는 충분한 내압을 가질 수 있다.
상기 제2 소자 형성 영역은 상기 반도체 기판에 형성된 트렌치내에 절연물을 매립한 소자 분리부에 의하여 분리된 영역인 것이 바람직하다. 이 구성에서는 제2 영역에 있어서도 제1 영역과 동일하게 STI에 의한 소자 형성 영역의 분리가 되어 있으므로, 공통의 공정으로 제1 및 제2 영역의 소자 형성 영역의 분리 구조를 형성할 수 있고, 제조가 용이하다.
상기 제2 소자 형성 영역은 LOCOS 산화막에 의하여 분리된 영역에서도 된다. 이 구성에서는 제2 영역에 있어서의 소자 형성 영역의 분리에는 LOCOS법이 적용되고 있으므로, 제2 영역에 있어서의 전계의 집중을 더욱 감소시키고, 고내압화에 보다 유리한 구성으로 할 수 있다.
상기 제1 소자는 상기 제2 소자보다 작은 소자 사이즈를 갖는 것이어도 된다. 상술한 바와 같이, 제1 영역에 있어서의 소자 형성 영역의 분리에는 소자의 미세화에 유리한 STI법이 적용되고 있으므로, 제1 소자의 미세화를 용이하게 도모할 수 있다.
상기의 반도체 장치를 제조하기 위한 하나의 제조 방법은 반도체 기판상의 제1 영역에, 이 반도체 기판에 형성된 트렌치내에 절연물을 매립한 소자 분리부를 형성하고, 이 소자 분리부에 의하여 분리된 제1 소자 형성 영역을 형성하는 공정과, 상기 반도체 기판의 상기 제1 영역과는 다른 제2 영역에 제2 소자 형성 영역을 형성하는 공정과, 상기 제1 소자 형성 영역에 제1 소자를 형성하는 공정과, 게이트 전극의 엣지부에 게이트 절연막보다 두꺼운 LOCOS 산화막을 배치한 드리프트ㆍ드레인 구조를 갖고, 상기 제1 소자보다 고내압인 제2 소자를 상기 제2 소자 형성 영역에 형성하는 공정을 포함한다.
본 발명의 제2의 양상에 관한 반도체 장치의 제조 방법은 반도체 기판상의 제1 영역의 전역을 덮고, 제2 영역내의 소정 영역을 덮는 질화막을 형성하는 공정과, 이 질화막의 전표면에 산화 피막을 형성하는 산화 피막 형성 공정과, 이 산화 피막 형성 공정 이후에, 상기 제1 영역상을 피복하고, 상기 제2 영역상의 소정의 산화막 형성 대상 영역을 피복하지 않는 패턴의 레지스터막을 상기 질화막상에 형성하는 공정과, 상기 레지스터막을 마스크로 하여 불산액에 의한 웨트 에칭에 의하여 상기 산화막 형성 대상 영역의 질화막의 표면에 형성된 상기 산화 피막을 선택적으로 제거하고, 이의 기초인 상기 질화막을 노출시키는 불산 에칭 공정과, 상기 레지스터막을 박리하는 공정과, 실온보다 높은 소정 온도로 가열하거나 인산액에 의하여 상기 노출한 질화막을 제거하는 공정과, 상기 질화막이 제거된 산화막 형성 대상 영역의 기판 표면에 열산화에 의한 산화막을 형성하는 공정을 포함한다.
이 방법은 불산액에 의한 에칭 레이트는 산화막이 질화막보다 높고, 열인산액에 의한 에칭 레이트는 질화막이 산화막보다 높은 것을 이용하고 있다. 즉, 반도체 기판상의 제1 및 제2 영역에 질화막을 형성한 후, 이 질화막의 전표면에 산화 피막을 형성하고, 2 영역의 질화막 중 제거하고자 하는 영역(산화막 형성 대상 영역)의 질화막의 표면의 산화 피막이 불산액에 의하여 선택적으로 제거된다. 따라서, 다음에, 열인산액에 의한 에칭을 행하면, 산화 피막이 제거된 영역(산화막 형성 대상 영역)의 질화막만이 선택적으로 제거되게 된다. 이렇게 하고, 드라이 에칭에 의하는 일 없이 질화막의 선택 제거를 실시하므로, 웨트 에칭에 의하여 질화막이 제거된 후의 데미지가 없는 반도체 기판의 표면에 산화막을 성장시킬 수 있다.
상기 방법은 바람직하게는 상기 제1 영역에 제1 소자를 형성하는 공정과, 상기 제2 영역에 상기 제1 소자보다 고내압인 제2 소자를 형성하는 공정을 추가로 포함한다. 이 방법에 의하면, 비교적 저내압인 제1 소자가 형성되는 제1 영역을 질화막에 의하여 보호한 상태에서 비교적 고내압인 제2 소자의 형성을 위하여. 제2 영역내의 데미지가 없는 산화막 형성 대상 영역에 산화막을 성장시킬 수 있다.
예를 들어, 제1 소자 및 제2 소자가 모두 게이트 산화막을 갖고, 제1 소자의 게이트 산화막이 제2 소자의 게이트 산화막보다 막 두께가 얇은 경우에, 제1 영역을 질화막으로 보호한 상태에서 제2 소자를 위한 게이트 산화막을 형성한 후에, 제1 소자를 위한 얇은 게이트 산화막을 고정밀도로 막 두께를 제어하면서 형성할 수 있다. 이로 인해, 제1 소자를 미세 구조로 형성하면서, 제2 소자에 충분한 내압을 갖게 하는 것이 가능하게 된다.
상기 제2 영역내의 산화막 형성 대상 영역은 트랜지스터의 채널 영역을 포함하고 있어도 된다. 이 방법에 의하면, 트랜지스터의 채널 영역상의 질화막을, 채널 영역에 데미지를 주는 드라이 에칭에 의하는 일 없이 제거하고, 이 채널 영역에 산화막(예를 들어 게이트 산화막)을 형성할 수 있다. 이로 인해, 양호한 특성의 제2 소자를 형성할 수 있다.
본 발명의 제3의 양상에 관한 반도체 장치의 제조 방법은 도 8a 내지 도 8f에 일례를 나타내는 바와 같이, 반도체 기판(21)상에 제1 산화막 형성 영역(31)에 개구를 갖고, 제2 산화막 형성 영역(32) 및 제3 산화막 형성 영역(33)을 덮는 질화막(22)을 형성하는 공정(도 8a)과, 상기 질화막(22)을 내산화성 마스크로 하여 상기 반도체 기판(21)에 열산화 처리를 행하는 것으로, 상기 제1 산화막 형성 영역(31)에 제1 막 두께의 제1 산화막(23)(도 8a 내지 도 8f의 예에서는 소자 형성 영역 분리를 위한 LOCOS 산화막)을 형성하는 공정(도 8b)과, 상기 질화막(22)의 표면을 덮는 산화 피막(24)을 형성하는 공정(도 8b)과, 상기 반도체 기판(21)상에 상기 제2 산화막 형성 영역(32)에 개구를 갖고, 상기 제3 산화막 형성 영역(33)을 덮는 레지스터막(25)을 형성하는 공정(도 8c)과, 이 레지스터막(25)을 마스크로 하여 불산액에 의한 웨트 에칭을 행하고, 상기 제2 산화막 형성 영역(32)의 상기 질화막(22)의 표면을 덮는 상기 산화 피막(24)을 제거하는 공정(도 8c)과, 상기 레지스터막(25)을 제거하는 공정(도 8d)과, 실온보다 고온의 인산액에 의한 웨트 에칭에 의하여 상기 제2 산화막 형성 영역(32)의 상기 산화 피막(24)이 제거된 상기 질화막(22)을 제거하는 공정(도 8d)과, 열산화 처리에 의해서 상기 제2 산화막 형성 영역(32)에 있어서 전기 질화막(22)이 제거된 영역에, 상기 제1 막 두께보다 얇은 제2 막 두께의 제2 산화막(26)(예를 들어, 트랜지스터의 게이트 산화막)을 형성하는 공정(도 8d)과, 불산액에 의한 웨트 에칭에 의하여 상기 제3 산화막 형성 영역(33)의 상기 질화막(22)의 표면을 덮는 산화 피막(24)을 제거하는 공정(도 8e)과, 실온보다 고온인 인산액에 의한 웨트 에칭에 의하여 상기 제3 산화막 형성 영역(33)의 상기 산화 피막(24)이 제거된 상기 질화막(22)을 제거하는 공정(도 8f)과, 열산화 처리에 의하여 상기 제3 산화막 형성 영역(33)에 있어서 상기 질화막(22)이 제거된 영역에, 상기 제2 막 두께보다 얇은 제3 막 두께의 제3 산화막(27)(예를 들어, 트랜지스터의 게이트 산화막)을 형성하는 공정(도 8f)을 포함한다.
이 방법에 의하면, 반도체 기판상에 형성된 질화막을 내산화성 마스크로 하여 우선, 제1 막 두께의 제1 산화막이 제1 산화막 형성 영역에 형성된다. 이와 동시에, 또는 그 후에, 질화막의 표면에 산화 피막이 형성된다. 이 산화 피막은 불산액에 의하여 에칭되지만, 열인산에 따라서는 실질적으로 에칭되지 않는다. 여기서, 제2 산화막 형성 영역에 있어서, 해당 질화막의 표면의 산화 피막이 불산액에 의하여 제거된다. 레지스터막은 열인산에 대한 내성이 없기 때문에 이것을 박리하고, 그 후 열인산에 의하여 에칭 처리를 행하면, 산화 피막이 제거된 상태의 질화막을 선택적으로 제거할 수 있다. 이 상태에서 나머지의 질화막을 내산화성 마스크로 하여 열산화를 행함으로써, 제1 막 두께보다 얇은 제2 막 두께의 제2 산화막을 제2 산화막 형성 영역에 형성할 수 있다.
또한, 제3 산화막 형성 영역의 질화막의 표면의 산화 피막을 불산액으로 제거하고, 접추가로 인산액에 의한 에칭에 의하여 그 질화막을 제거한 후에 열산화를 행함으로써, 제2 막 두께보다 더욱 얇은 제3 막 두께의 제3 산화막을 제3 산화막 형성 영역에 형성할 수 있다.
이렇게 하여, 가장 얇은 제3 산화막은 제1 산화막 및 제2 산화막의 형성 공정의 영향을 받지 않고 정확하게 막 두께를 제어할 수 있고, 다음에 얇은 제2 산화막은 제1 산화막의 형성 공정의 영향을 받지 않고 그 막 두께를 정확하게 제어할 수 있다.
또, 두꺼운 산화막을 기판 전체에 형성하고, 이것을 에칭 제거하고 나서 얇은 산화막을 원하는 영역으로 고쳐서 형성하는 공정의 경우와는 달리, 먼저 형성된 두꺼운 산화막(도 8a 내지 도 8f의 예에서는 제1 산화막)에 단차가 생기는 일이 없다. 이로 인해, 그 후의 리소그래피 공정에 있어서의 포커스 마진을 향상시킬 수 있다. 또, 두꺼운 산화막(도 8a 내지 도 8f의 예에서는 제1 산화막)을 소자 분리를 위한 막(LOCOS 산화막)으로서 이용하는 경우에, 그 막 두께의 감소에 의한 소자 분리 내압의 열화의 문제를 회피할 수 있다.
열인산에 의한 질화막의 에칭을 막기 위한 산화 피막은 극히 얇은 막 두께(예를 들어 150Å 정도)로 충분하고, 이 산화 피막의 에칭 시에, 먼저 형성된 산화막에 원하지 않는 막 두께의 감소가 생길 일은 없다. 따라서, 제1, 제2 및 제3 산화막의 막 두께는 막 두께의 감소를 고려하여 정할 필요가 없고, 요구되는 특성만을 고려하여 설정할 수 있다.
상기 방법은 바람직하게는 상기 제3 산화막을 게이트 산화막으로 한 제1 트랜지스터 소자를 형성하는 공정과, 상기 제2 산화막을 게이트 산화막으로 하여, 상기 제1 트랜지스터보다 고내압인 제2 트랜지스터를 형성하는 공정을 추가로 포함한다. 이 방법에 의해, 반도체 기판상에 고내압 트랜지스터 및 저내압 트랜지스터의 양쪽 모두를 형성하고, 또한 저내압 트랜지스터의 게이트 산화막의 막 두께를 정확하게 제어할 수 있다. 이로 인해, 고내압 트랜지스터의 충분한 내압을 확보하면서, 저내압 트랜지스터의 양호한 특성을 실현할 수 있다.
상기 제1 산화막은 상기 제2 트랜지스터의 게이트 전극의 엣지부에 배치되고, 이 제2 트랜지스터의 게이트 산화막인 상기 제2 산화막보다 두꺼운 산화막을 이루는 것인 것이 바람직하다. 이 방법에 의해, 게이트 전극의 엣지부에 두꺼운 산화막을 배치하여 전계의 집중을 방지한 드리프트ㆍ드레인 구조를 형성할 수 있고, 제2 트랜지스터의 고내압 특성을 실현할 수 있다.
상기 제1 산화막은 상기 반도체 기판상에서 소자 형성 영역을 분리하는 LOCOS 산화막을 포함하는 것이어도 된다. 이 방법에 의해, 단차가 없는 LOCOS 산화막으로 소자 형성 영역을 분리하면서, 반도체 기판상에 고내압 트랜지스터와 저내압 트랜지스터를 형성할 수 있다.
본 발명의 제4의 양상에 관한 반도체 장치의 제조 방법은 반도체 기판의 채널 영역에 인접하여 트렌치를 형성하는 공정과, 이 트렌치내에 산화막을 매립하는 공정과, 상기 채널 영역을 피복하고, 상기 트렌치측에 소정 거리만큼 돌출시키는 동시에, 상기 트렌치내의 산화막에 있어서 상기 채널 영역과의 경계 근방의 영역을 노출시키는 내산화성 마스크막을 형성하는 공정과, 이 내산화성 마스크막을 마스크로 한 선택적 열산화에 의하여 상기 트렌치로부터 상기 채널 영역측으로 뻗는 버즈 비크를 성장시키는 선택적 열산화 공정과, 이 선택적 열산화 공정 이후에, 상기 채널 영역에 게이트 산화막을 형성하는 공정을 포함한다.
이 방법에 의하면, 게이트 산화막을 형성하는 것보다도 전에, 채널 영역측에 소정 거리만큼 돌출시키는 동시에, 채널 영역과 트렌치와의 사이의 경계부 근방을 노출시키는 내산화성 마스크막을 마스크로 한 선택적 열산화가 행해진다. 이로 인해, 트렌치 내부의 산화막으로부터 채널 영역으로 버즈 비크가 늘어나고, 트렌치와 채널 영역의 경계부에 있어서의 산화막의 리세스를 해소할 수 있다. 따라서, 그 후에, 게이트 산화막을 형성함으로써, 상기 리세스에 기인하는 박막부가 없는 균일한 막 두께의 게이트 산화막을 형성할 수 있다. 그 결과, 게이트 산화막 내압을 향상시킬 수 있고, 반도체 장치의 특성을 향상시킬 수 있다.
상기 버즈 비크는 그 근원부에 있어서의 막 두께가 상기 게이트 산화막의 막 두께에 거의 동일하게 되도록 형성되는 것이 바람직하다.
상기 내산화성 마스크막을 형성하는 공정은 상기 내산화성 마스크막을, 상기 채널 영역을 사이에 두고 대향하는 한 쌍의 영역을 노출시키는 패턴으로 형성하는 공정을 포함하고, 상기 선택적 열산화 공정은 상기 한 쌍의 영역에 LOCOS 산화막을 성장시키는 공정을 포함하는 것이 바람직하다.
이 방법에 의하면, 채널 영역을 사이에 두고 대향하는 한 쌍의 영역에 LOCOS 산화막을 선택 성장시키는 공정을 이용하여 상기의 버즈 비크를 성장시킬 수 있다. 즉, 상기 리세스에 기인하는 게이트 산화막의 박막부의 발생을 방지하기 위하여 특별한 공정을 행할 필요가 없다.
상기 트렌치를 형성하는 공정은 상기 채널 영역을 사이에 두고 대향하는 한 쌍의 영역에 트렌치를 형성하는 공정을 포함하고 있어도 된다. 이 방법의 경우, 상기 한 쌍의 영역측에 각각 소정 거리만큼 돌출시키는 동시에, 이 한 쌍의 영역의 트렌치내의 산화막에 있어서 상기 채널 영역과의 경계 근방의 영역을 노출시키도록 내산화성 마스크막을 형성하는 것으로, 상기 한 쌍의 영역의 트렌치내의 산화막의 리세스를 버즈 비크에 의해 해소할 수 있다.
상기 방법은 상기 선택적 열산화 공정 이전에, 상기 한 쌍의 영역에 불순물 이온을 주입하는 공정을 포함하고 있어도 된다. 이 경우에, 상기 선택적 열산화 공정에 있어서 상기 반도체 기판에 부여되는 열에 의하여 상기 한 쌍의 영역의 반도체 기판 내부에 있어서 불순물 이온을 열확산시키고, 상기 채널 영역을 사이에 두고 대향하는 한 쌍의 드리프트층을 형성하는 공정이 추가로 포함되어 있는 것이 바람직하다.
이 방법에 의하면, 선택적 열산화 공정에 의해, 채널 영역을 사이에 두고 대향하는 한 쌍의 영역의 불순물 이온을 확산시키는 동시에, 버즈 비크를 성장시킬 수 있으므로, 공정을 간단하게 할 수 있다.
본 발명의 방법은 상기 채널 영역을 덮는 동시에, 상기 LOCOS 산화막 또는 상기 트렌치내의 산화막상에 엣지부를 갖는 게이트 전극을 형성하는 공정을 추가로 포함하는 것이 바람직하다. 이로 인해, 이른바 드리프트ㆍ드레인 구조를 갖는 고내압 트랜지스터를 형성할 수 있다. 또, 박막부가 없는 균일한 막 두께의 게이트 산화막을 형성할 수 있으므로, 충분한 내압을 확보할 수 있다.
본 발명의 제5의 양상에 관한 반도체 장치의 제조 방법은 게이트 전극의 엣지부에 게이트 산화막보다 두꺼운 산화막을 배치한 드리프트ㆍ드레인 구조의 트랜지스터를 갖는 반도체 장치의 제조 방법에 관한 것이다. 이 방법은 도 9a 내지 도 9h에 일례를 나타내는 바와 같이 반도체 기판(40)을 덮는 내산화성 마스크막(43)(예를 들어, 질화 실리콘막)을 형성하는 공정(도 9a)과, 상기 내산화성 마스크막(43)에 있어서 채널 영역(77)을 사이에 둔 한 쌍의 영역에 레지스트 개구(44a)를 갖는 레지스터막(44)을 형성하는 레지스터막 형성 공정(도 9b)과, 상기 레지스트 개구(44a)가 형성된 상기 레지스터막(44)을 마스크로 하여 상기 트랜지스터의 드리프트층을 형성하기 위한 이온을 상기 반도체 기판(40)에 주입하는 이온 주입 공정(도 9c)과, 상기 레지스터막(44)을 마스크로 하여 상기 내산화성 마스크막(43)을 에칭하고, 이 내산화성 마스크막(43)에 상기 레지스터막(44)의 상기 한 쌍의 레지스트 개구(44a)에 대응한 한 쌍의 마스크 개구(43a)를 형성하는 내산화성 마스크 선택 에칭 공정(도 9d)과, 상기 이온 주입 공정 및 상기 내산화성 마스크 선택 에칭 공정 이후에, 상기 내산화성 마스크막(43)을 마스크로 하여 상기 반도체 기판(40) 표면을 열산화함으로써, 상기 내산화성 마스크막(43)에 형성된 한 쌍의 마스크 개구(43a)에 대응하는 영역에 LOCOS 산화막(84, 85)을 형성하는 동시에, 상기 반도체 기판(40)에 주입된 이온을 열확산시키고, 상기 채널 영역(77)을 사이에 두고 대향하는 한 쌍의 드리프트층(78, 79)을 형성하는 공정(도 9e)과, 상기 내산화성 마스크막(43)을 제거하는 공정(도 9f)과, 상기 한 쌍의 드리프트층(78, 79)의 사이의 상기 반도체 기판(40)의 표면에, 상기 LOCOS 산화막(84, 85)보다 얇은 게이트 산화막(80)을 형성하는 공정(도 9g)과, 상기 게이트 산화막(80)의 상부로부터 상기 LOCOS 산화막(84, 85)의 상부에 이르는 영역으로 연재(延在)하는 게이트 전극(81)을 형성하는 공정(도 9h)을 포함한다.
이 방법에 의하면, 1 매의 레지스터막을 마스크로 하여 드리프트층의 형성을 위한 이온 주입을 행하고, 또한 채널 영역을 사이에 두고 대향하는 영역에 있어서 내산화성 마스크막에 마스크 개구가 형성된다. 즉, 드리프트층의 형성을 위한 이온 주입과, 내산화성 마스크막의 패터닝에 공통의 레지스터막이 이용된다. 이로 인해, 드리프트층과 LOCOS 산화막이 자기 정합(自己 整合)적으로 형성되게 되기 때문에, LOCOS 산화막의 채널 영역측 가장자리부로부터 채널 영역 안쪽으로의 드리프트층의 진출 거리를 정확하게 제어할 수 있게 된다. 이로 인해, 드리프트ㆍ드레인 구조의 트랜지스터의 내압의 격차를 억제할 수 있다.
또한, 레지스터막의 레지스트 개구나 내산화성 마스크막의 마스크 개구는 반드시 사방이 포위된 개구일 필요는 없다. 예를 들어, 채널 영역을 사이에 두고 대향하는 한 쌍의 레지스트 개구나 마스크 개구는 채널 영역을 피한 영역에서 연속하여 하나의 개구를 이루고 있어도 된다.
본 발명에 있어서의 상술한, 또는 또다른 목적, 특징 및 효과는 첨부한 도면을 참조하여 후술하는 실시예의 설명에 의해 밝혀진다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치의 구성을 설명하기 위한 도해적인 단면도.
도 2a는 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2b는 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2c는 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2d는 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2e는 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2f는 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2g는 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2h는 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2i는 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2j는 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2k는 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2l은 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2m은 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2n은 상기의 반도체 장치의 제조 공정을 나타내는 단면도.
도 3은 고내압 트랜지스터의 근방의 평면도이며, 도 2e의 공정에 있어서의 구성을 나타내는 도면.
도 4는 도 4a가 도 3의 절단면선 IV-IV에 있어서의 단면도이고, 도 4b이 도 2f의 공정에 대응하는 동일한 절단면을 나타내고, 도 4c가 도 2i에 대응하는 동일한 절단면을 나타내는 도면.
도 5는 고내압 트랜지스터에 있어서의 게이트 산화막 내압을 나타내는 도면이며, 게이트 전압 Vg와 게이트 리크 전류 Ig와의 관계가 도시되는 도면.
도 6은 N채널 고내압 트랜지스터의 정(靜)특성을 나타내는 도면이며, 소스 접지, 드레인 전압 Vds=0.1V 일 때에 있어서의, 게이트 전압 Vgs에 대한 드레인 전류 Ids의 변화가 도시되는 도면.
도 7은 본 발명의 다른 실시 형태에 관한 반도체 장치의 구성을 설명하기 위한 도해적인 단면도.
도 8은 도 8a 내지 도 8f가 본 발명의 방법을 일례에 의해 개설(槪說)하기 위한 도해적인 단면도.
도 9는 도 9a 내지 도 9h이 본 발명에 관한 반도체 장치의 제조 방법을 일례에 의해 개설하기 위한 도해적인 단면도.
도 10은 도 10a 내지 도 10d가 LOCOS법을 이용한 종래 기술을 공정 순서로 나타내는 도해적인 단면도.
도 11은 드리프트ㆍ드레인 구조의 트랜지스터를 갖는 반도체 장치의 구성을 설명하기 위한 도해적인 단면도.
도 12는 도 11의 반도체 장치의 도해적인 평면도.
도 13은 도 13a 내지 도 13f가 도 11 및 도 12의 반도체 장치의 제조 방법을 설명하기 위한 도해적인 단면도.
도 14는 도 14a 내지 도 14d가 드리프트ㆍ드레인 구조의 트랜지스터를 갖는 반도체 장치의 종래의 제조 방법을 공정 순서로 나타내는 단면도.
도 15는 종래의 제조 방법으로 드리프트ㆍ드레인 구조의 트랜지스터를 제조했을 경우의 내압의 격차를 설명하기 위한 도면.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치의 구성을 설명하기 위한 도해적인 단면도이다. 이 반도체 장치는 복수의 저내압 트랜지스터(51)가 형성되는 제1 영역(50)과 복수의 고내압 트랜지스터(71)가 형성되는 제2 영역(70)을 갖는 실리콘 기판(반도체 기판의 일례)(40)을 구비하고 있다.
제 1 영역(50)내에 형성된 복수의 저내압 트랜지스터(51)는 실리콘 기판(40)의 표층부에 형성된 섈로우ㆍ트렌치ㆍ아이솔레이션(STI : Shallow Trench Isolation)부(52)에 의해 분리된 소자 형성 영역(53)내에 형성되어 있다. STI부(52)는 실리콘 기판(40)의 표면에 형성된 얕은(예를 들어, 깊이 4000Å 정도) 트렌치(54)내에 산화 실리콘(55)을 매립하여 형성되어 있다.
소자 형성 영역(53)을 포함하는 영역에는 실리콘 기판(40)의 표층부에, 웰(P형 웰 또는 N형 웰)(56)이 형성되어 있다. 이 웰(56)내에는 채널 영역(57)을 사이에 두고 소스 확산층(58) 및 드레인 확산층(59)(P형 웰내에서는 N형 확산층, N형 웰내에서는 P형 확산층)이 형성되어 있다. 그리고, 채널 영역(57)의 표면에, 예를 들면 막 두께 32Å 인 게이트 산화막(60)(제 3 산화막)이 형성되고, 이 게이트 산화막(60)상에 게이트 전극(61)이 적층되어 있다.
도시는 생략하지만, 추가로 게이트 전극(61)상 및 소스/드레인 확산층(58, 59)을 덮도록 층간 절연막이 형성되어 있다. 이 층간 절연막에 형성된 컨택트홀(contact hole)을 통하여 소스 확산층(58) 및 드레인 확산층(59)에 각각 접합하도록 소스 전극 및 드레인 전극이 형성되어 있다.
제 1 영역(50)내에 형성되어 있는 복수의 저내압 트랜지스터(51)는 모두 N채 널형 트랜지스터(P형 웰내에 N형 소스ㆍ드레인 확산층을 형성한 것)이어도 되고, 모두 P채널형 트랜지스터(N형 웰내에 P형 소스ㆍ드레인 확산층을 형성한 것)이어도 되고, N채널형 트랜지스터 및 P채널형 트랜지스터의 양쪽 모두를 포함하고 있어도 된다.
제 2 영역(70)에 형성된 고내압 트랜지스터(71)는 실리콘 기판(40)의 표층부에 형성된 STI부(72)에 의하여 분리된 소자 형성 영역(73)에 형성되어 있다. STI부(72)는 실리콘 기판(40)의 표면에 형성된 얕은(예를 들어, 깊이 4000Å 정도) 트렌치(74)내에 산화 실리콘(75)을 매립하여 형성되어 있다.
소자 형성 영역(73)을 포함하는 영역에는 실리콘 기판(40)의 표층부에, 웰(P형 웰 또는 N형 웰)(76)이 형성되어 있다. 이 웰(76)내에는 채널 영역(77)(액티브 영역)을 사이에 두고 소스측 드리프트층(78) 및 드레인측 드리프트층(79)(P형 웰내에서는 N형 드리프트층, N형 웰내에서는 P형 드리프트층)이 형성되어 있다. 그리고, 채널 영역(77)의 표면에, 예를 들어 막 두께 1000Å 인 게이트 산화막(80)(제2 산화막)이 형성되고, 이 게이트 산화막(80)상에 게이트 전극(81)이 적층되어 있다.
드리프트층(78, 79)의 표면에는 두꺼운 LOCOS 산화막(84, 85)(제 1 산화막. 예를 들어, 막 두께 2800Å 정도)이 각각 형성되어 있다. 게이트 전극(81)는 채널 영역(77)상으로부터 LOCOS 산화막(84, 85)의 채널 영역(77)측 가장자리부에 이르는 영역에 형성되어 있다. 이로 인해, 게이트 전극(81)의 단부(81a)는 게이트 산화막(80)보다 두꺼운 LOCOS 산화막(84, 85)상에 위치하고 있고, 전계의 집중을 막아서 고내압을 실현하는 드리프트ㆍ드레인 구조가 형성되어 있다.
LOCOS 산화막(84, 85)에는 드리프트층(78, 79)에 소스 전극 및 드레인 전극을 각각 접합하기 위한 컨택트홀(86, 87)이 형성되어 있다. 이러한 컨택트홀(86, 87)의 바로 아래의 영역에는 드리프트층(78, 79)과 동일한 도전형으로 그것들보다 고농도로 불순물을 포함하는 소스 컨택트층(78a) 및 드레인 컨택트층(79a)이 각각 형성되어 있다. 도시는 생략하지만, 추가로, 상술한 층간 절연막이 게이트 전극(81)상 및 LOCOS 산화막(84, 85)을 덮도록 형성되어 있다. 이 층간 절연막에는 소스 전극 및 드레인 전극을 위한 컨택트홀이 각각 형성되어 있고, 이것들은 LOCOS 산화막(84, 85)에 형성된 컨택트홀(86, 87)에 연통하고 있다.
드리프트층(78, 79)은 LOCOS 산화막(84, 85)의 아래쪽을 향하여 들어가서 채널 영역(77)으로 진입하고 있다. LOCOS 산화막(84, 85)의 채널 영역(77)측의 가장자리부로부터 채널 영역(77)의 안쪽으로의 드리프트층(78, 79)의 진입 거리 X1, X2는 후술하는 제조 방법의 적용에 의하여 격차를 억제하고, 양호한 정밀도로 제어된다.
제 2 영역(70)내에 형성되어 있는 복수의 고내압 트랜지스터(71)는 모두 N채널형 트랜지스터(P형 웰내에 N형 드리프트층을 형성한 것)이어도 되고, 모두 P채널형 트랜지스터(N형 웰내에 P형 드리프트층을 형성한 것)이어도 되고, N채널형 트랜지스터 및 P채널형 트랜지스터의 양쪽 모두를 포함하고 있어도 된다.
고내압 트랜지스터(71)는 저내압 트랜지스터(51)보다 내압이 높은 트랜지스터이다. 예를 들어, 고내압 트랜지스터(71)의 동작 전압은 40V 정도인데, 저내압 트랜지스터(51)의 동작 전압은 1.8V 정도이다. 또, 저내압 트랜지스터(51)는 고내 압 트랜지스터(71)보다 미세한 구조이며, 고내압 트랜지스터(71)의 소자 사이즈(소자 형성 영역(73)의 크기)는 20㎛ 의 단위인데, 저내압 트랜지스터(51)의 소자 사이즈(소자 형성 영역(53)의 크기)는 1㎛ 의 단위로 되어 있다.
이 실시 형태의 반도체 장치에서는 소자 형성 영역(53, 73)의 분리를 STI부(52, 72)에 의하여 행하고 있으므로, LOCOS법에 따르는 소자 분리의 경우에 비해, 소자 분리를 위하여 점유되는 영역(소자 분리 영역)을 작게 할 수 있다. 이로 인해, 특히 저내압 영역인 제1 영역(50)에 있어서 미세 구조의 저내압 트랜지스터(51)를 고밀도로 형성할 수 있다. 그 한 쪽에서, 고내압 영역인 제2 영역(70)에 있어서는 드리프트ㆍ드레인 구조를 위한 두꺼운 산화막은 LOCOS 산화막(84, 85)으로 형성되어 있다. 이로 인해, 이 두꺼운 산화막을 STI 구조로 형성하는 경우에 있어서의 전계 집중의 문제를 극복할 수 있고, 고내압 트랜지스터(71)의 내압을 향상시킬 수 있다.
도 2a 내지 2l은 상기의 반도체 장치의 제조 방법을 공정 순서로 나타내는 단면도이다. 우선, 도 2a에 나타내는 바와 같이 STI부(52, 72)을 형성한 실리콘 기판(40)이 제작된다. 구체적으로는 실리콘 기판(40)의 표면의 제1 및 제2 영역(50, 70)에, 예를 들어 반응성 이온 에칭에 의하여 트렌치(54, 74)(깊이 4000Å 정도)을 형성하고, 추가로 전면에 산화 실리콘막(HDP : 고밀도 플라즈마 CVD 산화막)이 형성된다. 그 후, CMP(화학적 기계적 연마)법에 따라 표면을 평탄화하고, 트렌치(54, 74) 밖의 산화 실리콘막을 제거함으로써, 트렌치(54, 74)내에 산화 실리콘(55, 75)이 매립된 구조의 STI부(52, 72)가 얻어진다.
이 상태로부터, 제2 영역(70)의 웰(76)을 형성해야 할 영역에 개구를 갖는 레지스터막(41)으로 실리콘 기판(40)의 표면을 덮고, 이 레지스터막(41)을 마스크로 하여 웰(76)의 형성을 위한 불순물 이온이 주입된다. 이 불순물 이온은 웰(76)을 P형으로 하는 경우이면, 예를 들어 붕소 이온이며, 웰(76)을 N형으로 하는 경우이면, 예를 들어 인 이온이다. 이 이온 주입때, 제1 영역(50)은 레지스터막(41)으로 덮여 있으므로, 이 제1 영역(50)에는 불순물 이온은 도입되지 않는다.
다음에, 도 2b에 나타내는 바와 같이 레지스터막(41)을 박리하고, 열산화법에 의하여 실리콘 기판(40)의 표면 전면에 패드 산화막(42)이 형성된다. 이 때에 실리콘 기판(40)에 부여되는 열을 이용하여 실리콘 기판(40)에 주입된 불순물 이온의 열확산(드라이브)이 행해져서 실리콘 기판(40)내에 웰(76)이 형성된다.
계속하여, 도 2c에 나타내는 바와 같이 CVD(화학적 기상 성장)법에 의하여 패드 산화막(42)의 전면을 피복하는 질화 실리콘막(43)(예를 들어, 막 두께 300Å 정도)이 형성된다. 다음에, 도 2d에 나타내는 바와 같이 질화 실리콘막(43)의 표면에 레지스터막(44)의 패턴이 형성된다. 이 레지스터막(44)은 도 1의 구조에 있어서의 LOCOS 산화막(84, 85)에 대응하는 레지스트 개구(44a)(채널 영역(77)을 사이에 두고 대향하는 한 쌍의 영역에 형성되는 레지스트 개구)를 갖고, 잔여의 부분을 피복하는 것이다. 즉, 레지스터막(44)은 제1 영역(50) 전체를 피복하고, 제2 영역(70)의 채널 영역(77)에 대응하는 영역을 피복하고, 컨택트홀(86, 87)에 대응하는 영역을 피복하고 있다. 이 레지스터막(44)에 의하여 피복되어 있지 않은 영역이 제1 산화막 형성 영역이다.
이 레지스터막(44)을 마스크로 하여 드리프트층(78, 79)을 형성하기 위한 불순물 이온이 주입된다. 이 불순물 이온은 웰(76)과는 반대의 도전형의 불순물 이온이며, 드리프트층(78, 79)을 N형으로 하는 경우이면, 예를 들어 인 이온이 이용되어서 드리프트층(78, 79)을 P형으로 하는 경우이면, 예를 들어 붕소 이온이다. 불순물 이온의 주입 에너지는 이온 투영 비정(投影 飛程)이 STI부(72)의 두께보다 작아지도록 설정된다.
이 후, 도 2e에 나타내는 바와 같이 레지스터막(44)을 마스크로 하여 드라이 에칭인 반응성 이온 에칭(RIE : Reactive Ion Etching)이 행해지고, 그 후에 내산화성 마스크막으로서 이용되는 질화 실리콘막(43)이 패터닝된다. 즉, 이 질화 실리콘막(43)은 레지스터막(44)과 동일하게, 제1 영역(50) 전체를 피복하고, 제2 영역(70)의 채널 영역(77)에 대응하는 영역을 피복하고, 컨택트홀(86, 87)에 대응하는 영역을 피복하고 있다. 이 질화 실리콘막(43)은 레지스터막(44)에 의하여 패터닝되므로, 이 레지스터막(44)의 레지스트 개구(44a)와 정합하는 마스크 개구(43a)를 갖게 되고, 이 마스크 개구(43a)는 채널 영역(77)을 사이에 두고 대향하는 한 쌍의 영역에 형성된다.
다음에, 도 2f에 나타내는 바와 같이 질화 실리콘막(43)을 내산화성 마스크로 한 열산화(LOCOS법)가 행해진다. 이로 인해, 제2 영역(70)내에 있어서, 채널 영역(77)을 사이에 두고 대향하는 영역(드리프트층(78, 79)의 영역)에 LOCOS 산화막(84, 85)이 형성되는 동시에, 주입된 이온의 열확산(드라이브)이 생기는 것으로, 채널 영역(77)을 사이에 두고 대향하는 드리프트층(78, 79)이 형성되게 된다.
LOCOS 산화막(84, 85)은 2800Å 정도의 막 두께를 갖고 있다. 또, 드리프트층(78, 79)은 LOCOS 산화막(84, 85)의 채널 영역(77)측 엣지부보다, 채널 영역(77)의 안쪽으로 진입 거리 X1, X2 만큼 들어간 상태로 된다. 도 2d 및 도 2e를 참조하여 설명한 바와 같이, 드리프트층(78, 79)의 형성을 위한 이온 주입시에 사용되는 마스크로서의 레지스터막(44)은 LOCOS 산화막(84, 85)의 형성시의 내산화성 마스크로서의 질화 실리콘막(43)의 패터닝을 위해서도 이용되고 있다. 따라서, 드리프트층(78, 79) 및 LOCOS 산화막(84, 85)은 자기 정합적으로 형성되게 된다. 그 결과, 상기의 진입 거리 X1, X2는 열에 의한 확산 거리로 결정되게 되고, 고정밀도로 제어되기 때문에, 복수의 고내압 트랜지스터(71) 사이에서의 격차는 물론, 복수의 반도체 장치 사이에서의 격차를 억제할 수 있다. 이로 인해, 내압의 격차를 큰 폭으로 감소시킬 수 있다.
도 2f에 나타내는 바와 같이 LOCOS 산화막(84, 85)을 형성하기 위한 열산화 처리에 의하여 질화 실리콘막(43)의 표면에는 산화 피막(얇은 산화막)(45)(예를 들어 막 두께 150Å 정도)이 형성되고, 이 산화 피막(45)만큼 질화 실리콘막(43)의 막 두께가 감소한다(예를 들어 150Å 정도로 됨). LOCOS 산화막(84, 85)의 형성시에 충분한 막 두께의 산화 피막(45)이 질화 실리콘막(43)상으로 성장하지 않는 경우에는 예를 들어, CVD 법에 의하여 질화 실리콘막(43)을 피복하는 산화 피막(45)을 성장시키는 공정을 행해도 된다.
다음에, 도 2g에 나타내는 바와 같이 채널 영역(77)(LOCOS 산화막(84, 85)의 사이의 영역. 제2 산화막 형성 영역)을 노출시키는 동시에, 실리콘 기판(40)상의 잔여의 부분을 피복하는 패턴의 레지스터막(46)이 형성된다. 그리고, 이 레지스터막(46)을 마스크로 하여, 불산액에 의한 웨트 에칭을 한다. 이로 인해, 레지스터막(46)으로부터 노출하고 있는 영역에 있어서, 질화 실리콘막(43)의 표면의 산화 피막(45)이 에칭 제거된다. 질화 실리콘막(43)은 불산액에 의한 에칭 레이트가 산화 실리콘에 비해 충분히 낮기 때문에, 실리콘 기판(40)상에 잔류한다.
그 다음에, 도 2h에 나타내는 바와 같이 레지스터막(46)을 박리한 후, 열인산액(실온보다 고온인 인산액)에 의한 에칭을 행한다. 구체적으로는 예를 들어, 150℃ 의 인산액중에 약 60 분간 실리콘 기판(40)을 침지한다. 이로 인해, 표면에 산화 피막(45)이 형성되어 있지 않은 영역에 있어서, 질화 실리콘막(43)이 박리된다. 즉, LOCOS 산화막(84, 85)의 영역의 질화 실리콘막(43)이 선택적으로 박리되게 된다. 이 때, 산화 실리콘은 열인산액에 의한 에칭 레이트가 낮기 때문에, 거의 그대로 실리콘 기판(40)상에 잔류한다. 이렇게 하여, 제1 영역(50)을 질화 실리콘막(43)으로 피복(추가로, 제2 영역(70)내의 채널 영역(77) 이외의 영역을 피복)한 상태에서 채널 영역(77)에 있어서만, 질화 실리콘막(43)을 선택적으로 제거할 수 있다. 열인산액에 의한 에칭에 있어서의 질화 실리콘막(43)의 패드 산화막(42)(기초막)에 대한 선택비는 100 이상이며, 에칭 시간 설계에 있어서의 마진을 크게 취할 수 있다.
이 후, 불산액에 의해 에칭을 행하는 것으로, 채널 영역(77)의 표면의 패드 산화막(42)을 제거하고, 실리콘 기판(40)의 표면을 노출시킬 수 있다.
이 상태에서부터, 열산화 처리가 행해지고, 도 2i에 나타내는 바와 같이 채 널 영역(77)에 게이트 산화막(80)(예를 들어, 막 두께 1000Å)이 성장된다. 이 때, 채널 영역(77) 이외의 영역에서는 질화 실리콘막(43)으로 덮여 있으므로, 이 질화 실리콘막(43)상에 약간의 산화막이 성장하지만, 실리콘 기판(40)의 표면에 있어서의 산화막의 성장은 생기지 않는다.
이와 같이 제2 영역(70)의 채널 영역(77)상의 질화 실리콘막(43)의 선택 제거는 불산액과 인산액을 이용한 웨트 에칭 공정에 의하여 행해지고, 반응성 이온 에칭과 같은 드라이 에칭 공정을 필요로 하지 않는다. 그 때문에, 채널 영역(77)의 실리콘 기판(40)의 표면에 플라즈마에 의한 데미지가 주어지는 일이 없기 때문에, 양호한 막질의 게이트 산화막(80)을 형성할 수 있는 동시에, 캐리어가 이동하는 채널 영역(77)의 표층부에 있어서의 실리콘 기판(40)의 결정 상태를 양호한 상태 로 유지할 수 있다. 반응성 이온 에칭 공정에 의하여 질화 실리콘막(43)에 마스크 개구(43a)를 개구하는 도 2e의 공정에서는 LOCOS 산화막(84, 85)이 형성되는 영역이 개구되므로, 이 때에 실리콘 기판(40)의 표면에 부여되는 데미지가 소자 특성에 영향을 주는 일은 없다.
또, 제1 및 제2 영역(50, 70)의 양쪽 모두에, 제2 영역(70)에 대응한 두꺼운 게이트 산화막을 형성하고, 제1 영역(50)측의 해당 두꺼운 게이트 산화막을 선택적으로 제거한 후에, 이 제1 영역(50)측에 선택적으로 얇은 게이트 산화막을 형성하는 공정을 취하는 경우와 비교하면, 제1 및 제2 영역(50, 70)의 사이에 현저한 단차가 생기는 것을 방지할 수 있다고 하는 이점이 있다. 즉, 제1 영역(50)에 대응한 게이트 산화막(60), 제2 영역(70)에 대응한 게이트 산화막(80), 및 LOCOS 산화 막(84, 85)의 3 종류의 막 두께의 산화 실리콘막을, 현저한 단차를 생기게 하는 일 없이 형성할 수 있다. 이로 인해, 그 후의 리소그래피 공정에 있어서의 포커스 마진의 저하를 억제할 수 있다.
다음에, 도 2i의 공정에 계속하여, 도 2j에 나타내는 바와 같이 실리콘 기판(40)상의 전부의 질화 실리콘막(43)이 박리된다. 구체적으로는 불산액에 의하여 질화 실리콘막(43)의 표면의 산화 피막(45)을 에칭한 후, 열인산액에 의하여 질화 실리콘막(43)이 제거된다. 질화 실리콘막(43)의 표면의 얇은 산화막의 에칭에 의하여 게이트 산화막(80)의 약간의 막 두께 감소가 생기지만, 이 때의 에칭은 질화 실리콘막(43)의 표면의 얇은 산화막을 제거만 하고 있으므로, 게이트 산화막(80)은 단지 표층 부분이 에칭되는 것뿐이므로, 문제는 되지 않는다.
다음에, 도 2k에 나타내는 바와 같이 제2 영역(70)의 전체를 피복하는 동시에, 제1 영역(50)에 있어서 웰(56)에 대응하는 영역에 있어서 실리콘 기판(40)의 표면을 노출시키는 레지스터막(47)이 형성된다. 이 레지스터막(47)을 마스크로 하여 웰(56)의 형성을 위한 불순물 이온이 주입된다. 이 불순물 이온은 웰(56)을 P 형으로 하는 경우이면, 예를 들어 붕소 이온이며, 웰(56)을 N형으로 하는 경우이면, 예를 들어 인 이온이다. 이 이온 주입시, 제2 영역(70)은 레지스터막(47)으로 덮여 있으므로, 이 제2 영역(70)에는 불순물 이온은 도입되지 않는다.
계속하여, 도 2l에 나타내는 바와 같이 레지스터막(47)을 마스크로 하여, 불산액에 의한 웨트 에칭을 행하고, 제1 영역(50)(특히 웰(56)의 영역)에 있어서의 실리콘 기판(40)의 표면의 패드 산화막(42)이 제거된다.
그리고, 도 2m에 나타내는 바와 같이 열산화법에 의하여 웰(56)의 영역(제3 산화막 형성 영역)에 게이트 산화막(60)이 형성된다. 이 게이트 산화막(60)의 막 두께는 예를 들어 32Å 이다. 이 게이트 산화막(60)을 형성해야 할 영역에 있어서의 실리콘 기판(40)의 표면은 제2 영역(70)에 LOCOS 산화막(84, 85)을 형성하는 공정에 있어서도, 또 제2 영역(70)에 있어서 게이트 산화막(80)을 형성하는 공정에 있어서도, 시종 질화 실리콘막(43)에 의하여 보호되고 있다. 그 때문에, 제1 영역(50)에 형성되는 게이트 산화막(60)은 LOCOS 산화막(84, 85)이나 제2 영역(70)에 있어서의 게이트 산화막(80)의 형성 공정의 영향을 받는 일 없이 그러한 두꺼운 산화막을 제1 영역(50)과 같은 미세 패턴상에 형성했을 때에 생기는 응력에 의하여 실리콘 기판(40)에 결정 결함이 도입되는 것으로, 이에 따라 리크 전류가 증대하는 것을 회피할 수 있다.
그 다음에, 도 2n에 나타내는 바와 같이 저내압 트랜지스터(51)의 게이트 전극(61) 및 고내압 트랜지스터(71)의 게이트 전극(81)이 형성된다. 이것들은 예를 들어 폴리 실리콘막으로 이루어져 있어도 된다. 구체적으로는 폴리 실리콘막을 실리콘 기판(40)의 전면에 피착 형성한 후, 이것을 에칭하여 게이트 전극(61, 81)을 형성하면 좋다. 게이트 전극(81)는 그 엣지부가 LOCOS 산화막(84, 85)상에 위치하는 패턴으로 형성된다.
그 후, 소스 및 드레인의 형성을 위한 이온 주입을 하는 것으로, 저내압 트랜지스터(51)의 소스 확산층(58) 및 드레인 확산층(59)이 게이트 전극(61)을 사이에 두고 대향하는 영역에 형성되고, 또 드리프트층(78, 79)의 LOCOS 산화막(84, 85)의 거의 중앙의 개구부의 바로 아래에 소스 컨택트층(78a) 및 드레인 컨택트층(79a)이 각각 형성된다. 이렇게 하여, 도 1에 나타내는 구조의 반도체 장치가 얻어진다.
도 3은 고내압 트랜지스터(71)의 근방의 평면도이고, 도 2e의 공정에 있어서의 구성이 나타나 있다. 도 2e에는 도 3의 절단면선 II-II에 상당하는 단면 구조가 나타나 있다. 또, 도 4a는 도 3의 절단면선 IV-IV에 있어서의 단면도이고, 도 4b는 도 2f의 공정에 대응하는 동일한 절단면을 나타내고, 도 4c는 도 2i에 대응하는 동일한 절단면을 나타낸다.
반응성 이온 에칭에 의하여 패터닝된 상태의 질화 실리콘막(43)(도 3에 있어서 사선을 붙여서 나타냄)은 STI부(72)에 의하여 구획되는 채널 영역(77)의 폭 방향 W에 관하여, 채널 영역(77)으로부터 STI부(72)측에 미소 거리 △(예를 들어, 0.1 ~ 0.2㎛)만큼 돌출한 패턴으로 형성된다. 채널 영역(77)의 길이 방향(한 쌍의 드리프트층(78, 79)의 대향 방향)에 관해서는 채널 영역(77)상의 질화 실리콘막(43)은 원하는 채널 길이에 대응한 길이로 된다. 이 채널 영역(77)의 양측에서는 STI부(72) 및 질화 실리콘막(43)에 의하여 둘러싸여진 한 쌍의 직사각형 영역(91, 92)에 있어서, 실리콘 기판(40)의 표면이 노출하게 된다. 이 한 쌍의 직사각형 영역(91, 92)의 거의 중앙에는 컨택트홀(86, 87)에 대응한 영역에 질화 실리콘막(43)이 형성되어 있다.
STI부(72)의 상측 가장자리부(72a)(채널 영역(77)의 가장자리부)에는 불순물 확산 공정(도 2b의 공정 등) 전에 그때마다 행해지는 세척 처리(불산액에 의한 라 이트 에칭 등) 등에 기인하여 도 4a에 나타내는 리세스(디보트)(93)가 생기고 있다. 이 리세스(93)를 남긴 채로 게이트 산화막(80)을 형성하면, 이 리세스(93)의 부분에 있어서, 게이트 산화막(80)에는 현저한 박막부가 생긴다. 이 박막부는 리크의 원인으로 되고, 게이트 산화막 내압의 저하를 부른한다. 또, 이 박막부는 부분적으로 낮은 문턱값의 영역을 형성하게 되기 때문에, 고내압 트랜지스터(71)의 정특성의 악화(문턱값이 불안정하게 되는 등)를 초래한다.
이 실시 형태에서는 도 4b에 나타내는 바와 같이 게이트 산화막(80)을 형성하는 공정보다 전에 리세스(93)를 없애기 위하여, LOCOS 산화막(84, 85)을 형성하는 열산화 공정(드리프트층(78, 79)을 형성하는 열확산 공정)에 있어서, STI부(72)로부터 채널 영역(77)으로 뻗는 비즈 비크(94)가 성장된다. 즉, 상술한 바와 같이, 질화 실리콘막(43)은 채널 영역(77)의 폭 방향에 관하여 미소 거리 △만큼 STI부(72)측으로 돌출하고 있는 동시에, STI부(72)와 채널 영역(77)과의 근방의 영역을 노출시키는 패턴으로 형성되어 있으므로, 산소 분위기중에서의 가열에 의해, STI부(72)의 노출부에 있어서 산화막이 성장하고, 버즈 비크(94)가 질화 실리콘막(43)의 아래쪽으로 들어가서 채널 영역(77)으로 진입한다. 이로 인해, 리세스(93)가 제거된다.
미소 거리 △는 상기 열산화 공정에 의하여 성장하는 버즈 비크(94)의 근원부의 막 두께 t가 게이트 산화막(80)의 원하는 막 두께(예를 들어 1000Å)와 거의 같아지도록 정해진다. 보다 바람직하게, 막 두께 t는 게이트 산화막(80)의 원하는 막 두께와 패드 산화막(42)(후에 불산액에 의해 에칭됨)의 막 두께와의 합에 거의 같아지도록 정해지면 좋다.
게이트 산화막(80)을 형성하기 위한 열산화 공정에서는 도 4c에 나타내는 바와 같이 채널 영역(77)의 실리콘 기판(40)의 표면으로 성장하는 게이트 산화막(80)과 버즈 비크(94)가 접속하고, 채널 영역(77)에는 그 중앙 영역으로부터 엣지부에 이르는 각 부에서 균일한 막 두께의 게이트 산화막(80)이 형성되게 된다.
도 5는 고내압 트랜지스터(71)에 있어서의 게이트 산화막 내압을 나타내는 도면이며, 게이트 전압 Vg(게이트 전극(81)에 인가되는 전압)와 게이트 리크 전류 Ig와의 관계가 나타나고 있다. 2점 쇄선은 리세스(93)를 없애는 대책을 하지 않았던 경우의 게이트 산화막 내압 특성을 나타내고, 실선은 리세스(93)를 없애는 대책을 행했을 경우의 게이트 산화막 내압 특성을 나타낸다. 이 도 5로부터, 리세스(93)를 없애는 상술한 대책을 행함으로써, 게이트 내압을 분명하게 향상시킬 수 있는 것을 알 수 있다. 이것은 리세스(93)를 없애는 대책을 하지 않았던 경우에, 게이트 산화막에 박막부가 생기고, 상기 박막부에 전계가 집중하여 내압의 열화를 초래하는데 대하여, 리세스(93)를 없애 게이트 산화막(80)의 막 두께를 균일화한 구성에서는 그러한 전계의 집중을 억제할 수 있기 때문이다.
도 6은 고내압 트랜지스터(71)의 정특성을 나타내는 도면이며, 소스 접지, 드레인 전압 Vds=0.1V 일 때에 있어서의, 게이트 전압 Vgs에 대한 드레인 전류 Ids의 변화가 나타나 있다. 파선은 리세스(93)를 없애는 대책을 하지 않았던 경우의 특성을 나타내고, 실선은 리세스(93)를 없애는 대책을 베풀었을 경우의 특성을 나타낸다. 또, 복수의 특성 곡선은 백게이트 전압 BGV(실리콘 기판(40)에 인가하는 전압)을 OV, -2V, -4V, -6V, -8V 로 각각 설정했을 경우의 특성을 나타낸다.
이 도 6으로부터, 리세스(93)를 없애는 대책을 행하지 않으면 복수의 문턱값이 나타나는 현상인 험프(hump)가 생기고, 그 경향은 백게이트 전압 BGV가 높을수록 현저하다라고 하는 것을 알 수 있다. 도 6은 N채널 고내압 트랜지스터의 특성예이지만, P채널 고내압 트랜지스터에 대해서도 동일한 감소가 생긴다. 험프의 원인은 게이트 산화막에 리세스(93)에 대응한 박막부가 생기고, 상기 박막부에 있어서 부분적인 도통이 생기는 것에 의한다. 리세스(93)를 없애서 게이트 산화막(80)의 막 두께를 균일화한 구성에서는 그러한 부분적 도통을 억제할 수 있으므로, 험프를 억제할 수 있다. 이로 인해, 백게이트 전압을 높게 해도 양호한 정특성을 실현할 수 있다.
도 7은 본 발명의 다른 실시 형태에 관한 반도체 장치의 구성을 설명하기 위한 도해적인 단면도이다. 이 도 7에 있어서, 상술한 도 1에 나타난 각 부에 대응하는 부분에는 도 1의 경우와 동일한 참조 부호를 부여하여 나타낸다.
이 실시 형태에서는 제2 영역(70)에 있어서의 소자 형성 영역은 STI부(72)가 아니고, LOCOS 산화막(98)에 의하여 분리되어 있다. 고내압 영역으로서의 제2 영역(70)에 관해서는 고내압 트랜지스터(71)의 사이즈가 크기 때문에, 반드시 STI법에 의한 분리를 적용할 필요는 없다. 따라서, 이 실시 형태와 같이 제2 영역(70)에 있어서의 소자 형성 영역(73)의 분리를, LOCOS법에 의해 행해도 지장없다. 또, 제1 및 제2 영역(50, 70)의 경계부에 위치하는 LOCOS 산화막(98)에 현저한 단차가 생기는 일도 없다.
이상, 본 발명의 2 개의 실시 형태에 대해 설명하였으나, 본 발명은 다른 형태로 실시할 수도 있다. 예를 들어, 제1 및 제2 영역(50, 70)의 양쪽 모두에 관하여 LOCOS법에 의한 소자 분리를 해도 된다. 이 경우에서도 제1 및 제2 영역(50, 70)의 경계부에 있어서의 LOCOS 산화막(98)에 현저한 단차가 생기는 일이 없는 것은 상술한 경우와 동일하다.
또 상기의 실시 형태에서는 드리프트ㆍ드레인 구조를 위하여 게이트 전극(81)의 엣지부에 배치되는 두꺼운 산화막이 LOCOS 산화막(84, 85)에서 형성되는 예에 대하여 설명하였으나, 이 두꺼운 산화막을 STI부에 의하여 형성하는 경우에도 본 발명을 적용할 수 있다. 즉, LOCOS 산화막(84, 85)의 형성 위치에 STI부를 배치하고, 이 STI부상에 게이트 전극(81)의 엣지부가 위치하면 좋다. 이 때, 질화 실리콘막(43)을 해당 STI부측에 미소 거리만큼 돌출한 패턴으로 형성한 상태에서 게이트 산화막(80)의 형성보다 전에 열산화 처리를 행함으로써, STI부로부터 채널 영역(77)측으로 뻗는 버즈 비크를 형성할 수 있다. 이로 인해, STI부의 상측 가장자리부에 있어서의 리세스를 해소할 수 있다.
본 발명의 실시 형태에 대해 상세하게 설명하였으나, 이것들은 본 발명의 기술적 내용을 분명히 하기 위하여 이용된 구체적인 예에 지나지 않으며, 본 발명은 이러한 구체적인 예로 한정하여 해석되어야 하는 것이 아니고, 본 발명의 정신 및 범위는 첨부한 청구 범위에 의해서만 한정된다.
이 출원은 모두 2004 년 8 월 17 일에 일본 특허청에 제출된 특원 2004-237207호, 특원 2004-237208호, 특원 2004-237209호, 특원 2004-237210호 및 특원 2004-237211호에 대응하고 있고, 이러한 출원의 전개시는 그의 인용에 의해 조성하는 것으로 한다.
본 발명에 의하면, 내압이 다른 복수의 소자를 반도체 기판상에 공통으로 탑재한 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (17)

  1. 반도체 기판과,
    상기 반도체 기판상의 영역에 있어서, 상기 반도체 기판에 형성된 트렌치내에 절연물을 매립한 소자 분리부에 의하여 분리된 제1 소자 형성 영역을 갖는 제1 영역과,
    상기 제1 소자 형성 영역에 형성된 제1 소자와,
    상기 반도체 기판상의 상기 제1 영역과는 다른 영역에 있어서, 제2 소자 형성 영역을 포함하는 제2 영역과,
    상기 제2 소자 형성 영역에 형성되고, 게이트 전극의 엣지부에 게이트 절연막보다 두꺼운 LOCOS 산화막을 배치한 드리프트ㆍ드레인 구조를 갖고, 상기 제1 소자보다 고내압인 제2 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 소자 형성 영역은 상기 반도체 기판에 형성된 트렌치내에 절연물을 매립한 소자 분리부에 의하여 분리된 영역인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 소자 형성 영역은 LOCOS 산화막에 의하여 분리된 영역인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 소자는 상기 제2 소자보다 작은 소자 사이즈를 갖는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판상의 제1 영역에, 상기 반도체 기판에 형성된 트렌치내에 절연물을 매립한 소자 분리부를 형성하고, 상기 소자 분리부에 의하여 분리된 제1 소자 형성 영역을 형성하는 공정과,
    상기 반도체 기판의 상기 제1 영역과는 다른 제2 영역에 제2 소자 형성 영역을 형성하는 공정과,
    상기 제1 소자 형성 영역에 제1 소자를 형성하는 공정과,
    게이트 전극의 엣지부에 게이트 절연막보다 두꺼운 LOCOS 산화막을 배치한 드리프트ㆍ드레인 구조를 갖고, 상기 제1 소자보다 고내압인 제2 소자를 상기 제2 소자 형성 영역에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 기판상의 제1 영역의 전역을 덮고, 제2 영역내의 소정 영역을 덮는 질화막을 형성하는 공정과,
    상기 질화막의 전(全) 표면에 산화 피막을 형성하는 산화 피막 형성 공정과,
    상기 산화 피막 형성 공정 이후에, 상기 제1 영역상을 피복하고, 상기 제2 영역상의 소정의 산화막 형성 대상 영역을 피복하지 않는 패턴의 레지스터막을 상기 질화막상에 형성하는 공정과,
    상기 레지스터막을 마스크로 한 불산액(fluoric acid solution)에 의한 웨트 에칭(wet etching)에 의하여 상기 산화막 형성 대상 영역의 질화막의 표면에 형성된 상기 산화 피막을 선택적으로 제거하고, 이의 기초(下地)인 상기 질화막을 노출시키는 불산 에칭 공정과,
    상기 레지스터막을 박리하는 공정과,
    실온보다 높은 소정 온도로 가열한 인산액에 의하여 상기 노출한 질화막을 제거하는 공정과,
    상기 질화막이 제거된 산화막 형성 대상 영역의 기판 표면에 열산화에 의한 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 영역에 제1 소자를 형성하는 공정과,
    상기 제2 영역에 상기 제1 소자보다 고내압인 제2 소자를 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 제2 영역내의 상기 산화막 형성 대상 영역이 트랜지스터의 채널 영역을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판상에, 제1 산화막 형성 영역에 개구를 갖고, 제2 산화막 형성 영역 및 제3 산화막 형성 영역을 덮는 질화막을 형성하는 공정과,
    상기 질화막을 내산화성 마스크로 하여 상기 반도체 기판에 열산화 처리를 행함으로써, 상기 제1 산화막 형성 영역에 제1 막 두께의 제1 산화막을 형성하는 공정과,
    상기 질화막의 표면을 덮는 산화 피막을 형성하는 공정과,
    상기 반도체 기판상에, 상기 제2 산화막 형성 영역에 개구를 갖고, 상기 제3 산화막 형성 영역을 덮는 레지스터막을 형성하는 공정과,
    상기 레지스터막을 마스크로 하여 불산액에 의한 웨트 에칭을 행하고, 상기 제2 산화막 형성 영역의 상기 질화막의 표면을 덮는 상기 산화 피막을 제거하는 공정과,
    상기 레지스터막을 제거하는 공정과,
    실온보다 고온의 인산액에 의한 웨트 에칭에 의하여 상기 제2 산화막 형성 영역의 상기 산화 피막이 제거된 상기 질화막을 제거하는 공정과,
    열산화 처리에 의하여 상기 제2 산화막 형성 영역에 있어서 상기 질화막이 제거된 영역에, 상기 제1 막 두께보다 얇은 제2 막 두께의 제2 산화막을 형성하는 공정과,
    불산액에 의한 웨트 에칭에 의하여 상기 제3 산화막 형성 영역의 상기 질화막의 표면을 덮는 산화 피막을 제거하는 공정과,
    실온보다 고온의 인산액에 의한 웨트 에칭에 의하여 상기 제3 산화막 형성 영역의 상기 산화 피막이 제거된 상기 질화막을 제거하는 공정과,
    열산화 처리에 의하여 상기 제3 산화막 형성 영역에 있어서 상기 질화막이 제거된 영역에, 상기 제2 막 두께보다 얇은 제3 막 두께의 제3 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제3 산화막을 게이트 산화막으로 한 제1 트랜지스터 소자를 형성하는 공정과,
    상기 제2 산화막을 게이트 산화막으로 하여, 상기 제1 트랜지스터보다 고내압인 제2 트랜지스터를 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 산화막은 상기 제2 트랜지스터의 게이트 전극의 엣지부에 배치되고, 상기 제2 트랜지스터의 게이트 산화막인 상기 제2 산화막보다 두꺼운 산화막을 이루는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 산화막은 상기 반도체 기판상에서 소자 형성 영역을 분리하는 LOCOS 산화막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 반도체 기판의 채널 영역에 인접하여 트렌치를 형성하는 공정과,
    상기 트렌치내에 산화막을 매립하는 공정과,
    상기 채널 영역을 피복하고, 상기 트렌치측에 소정 거리만큼 돌출시키는 동시에, 상기 트렌치내의 산화막에 있어서 상기 채널 영역과의 경계 근방의 영역을 노출시키는 내산화성 마스크막을 형성하는 공정과,
    상기 내산화성 마스크막을 마스크로 한 선택적 열산화에 의하여 상기 트렌치로부터 상기 채널 영역측으로 뻗는 버즈 비크(bird's beak)를 성장시키는 선택적 열산화 공정과,
    상기 선택적 열산화 공정 이후에, 상기 채널 영역에 게이트 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 내산화성 마스크막을 형성하는 공정은 상기 내산화성 마스크막을, 상기 채널 영역을 사이에 두고 대향하는 한 쌍의 영역을 노출시키는 패턴으로 형성하는 공정을 포함하고,
    상기 선택적 열산화 공정은 상기 한 쌍의 영역에 LOCOS 산화막을 성장시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 트렌치를 형성하는 공정은 상기 채널 영역을 사이에 두고 대향하는 한 쌍의 영역에 트렌치를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 선택적 열산화 공정에 앞서서, 상기 한 쌍의 영역에 불순물 이온을 주입하는 공정을 포함하고,
    상기 선택적 열산화 공정에 있어서 상기 반도체 기판에 부여되는 열에 의하여 상기 한 쌍의 영역의 반도체 기판 내부에 있어서 불순물 이온을 열확산시키고, 상기 채널 영역을 사이에 두고 대향하는 한 쌍의 드리프트층을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 게이트 전극의 엣지부에 게이트 산화막보다 두꺼운 산화막을 배치한 드리프트ㆍ드레인 구조의 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판을 덮는 내산화성 마스크막을 형성하는 공정과,
    상기 내산화성 마스크막에 있어서 채널 영역을 사이에 둔 한 쌍의 영역에 레지스트 개구를 갖는 레지스터막을 형성하는 레지스터막 형성 공정과,
    상기 레지스트 개구가 형성된 상기 레지스터막을 마스크로 하여 상기 트랜지스터의 드리프트층을 형성하기 위한 이온을 상기 반도체 기판에 주입하는 이온 주 입 공정과,
    상기 레지스터막을 마스크로 하여 상기 내산화성 마스크막을 에칭하고, 상기 내산화성 마스크막에, 상기 레지스터막의 상기 한 쌍의 레지스트 개구에 대응한 한 쌍의 마스크 개구를 형성하는 내산화성 마스크 선택 에칭 공정과,
    상기 이온 주입 공정 및 상기 내산화성 마스크 선택 에칭 공정 이후에, 상기 내산화성 마스크막을 마스크로 하여 상기 반도체 기판 표면을 열산화함으로써, 상기 내산화성 마스크막에 형성된 한 쌍의 마스크 개구에 대응하는 영역에 LOCOS 산화막을 형성하는 동시에, 상기 반도체 기판에 주입된 이온을 열확산시키고, 상기 채널 영역을 사이에 두고 대향하는 한 쌍의 드리프트층을 형성하는 공정과,
    상기 내산화성 마스크막을 제거하는 공정과,
    상기 한 쌍의 드리프트층 사이의 상기 반도체 기판의 표면에, 상기 LOCOS 산화막보다 얇은 게이트 산화막을 형성하는 공정과,
    상기 게이트 산화막의 상부에서부터 상기 LOCOS 산화막의 상부에 이르는 영역으로 뻗는 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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