WO2012035731A1 - 半導体装置の製造方法、および電気機器 - Google Patents

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智之 疋田
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    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and an electrical apparatus, and more particularly, a method for manufacturing a semiconductor device using a trench isolation structure as a structure for isolating element regions formed on a semiconductor substrate, and a semiconductor manufactured by this method.
  • the present invention relates to an electric device equipped with the device.
  • LOCOS method Local Oxidation of Silicon
  • FIGS. 6A and 6B are diagrams illustrating a conventional semiconductor device.
  • FIGS. 6A and 6B are a plan view and a cross-sectional view illustrating a transistor separated by an element isolation region formed by a LOCOS method (FIG. 6).
  • FIG. 6A is a sectional view taken along line XX in FIG.
  • adjacent element regions 10a and 10b are separated by a field oxide film 12 forming an element isolation region 10c.
  • a gate electrode 17 is formed via a gate insulating film 16, and a source region 15a and a drain region 15b are formed on both sides of the gate electrode 17.
  • FIG. 7 is a diagram for explaining a conventional semiconductor device manufacturing method using the LOCOS method in the order of steps (FIGS. 7A to 7C).
  • a thermal oxide film 12a is formed on a silicon substrate 11, and a nitride film 13 having an opening is formed in a portion to be an element isolation region 10c of the silicon substrate 11 (FIG. 7A).
  • a field thermal oxide film 12 is formed in the element isolation region 10c located between the element regions 10a and 10b by thermal oxidation using the nitride film 13 as a mask (FIG. 7B).
  • a gate insulating film 16 and a gate electrode 17 are formed in the element regions 10 a and 10 b, and a source region 15 a and a drain region 15 b are formed on both sides of the gate electrode 17.
  • FIG. 6C is a cross-sectional view showing a structure in which an element region is isolated by an element isolation region formed by a trench isolation method in a conventional semiconductor device, and corresponds to a cross section taken along line XX in FIG. Shows the part.
  • adjacent element regions 20a and 20b are separated by a trench isolation portion as an element isolation region 20c.
  • the trench isolation portion has a structure in which an insulator 24 is embedded in a trench groove formed in the silicon substrate 21 via a thermal oxide film 22.
  • a gate electrode 27 is formed through a gate insulating film 26, and a source region 25a and a drain region 25b are formed on both sides of the gate electrode 27.
  • FIG. 8 is a diagram for explaining a conventional method of manufacturing a semiconductor device using a trench isolation method in the order of steps (FIGS. 8A to 8D).
  • a thermal oxide film 28 is formed on a silicon substrate 21, and a nitride film 29 having an opening in a portion to be an element isolation region of the silicon substrate 21 is formed (FIG. 8A).
  • the thermal oxide film 28 and the silicon substrate 21 are etched to form a trench groove 21a (FIG. 8B), and then thermally oxidized on the inner surface of the trench groove 21a.
  • a dielectric 24 is buried in the trench groove 21a to form an element isolation region 20c (FIG. 8C).
  • the nitride film 29 is used as an etching stopper when the dielectric 24 formed on the entire surface is etched by the process of embedding the dielectric 24 in the trench groove 21a, and is removed after the trench isolation region 20c is formed.
  • a gate insulating film 26 and a gate electrode 27 are formed in the element regions 20a and 20b, and a source region 25a and a drain region 25b are formed on both sides of the gate electrode 27. It forms (FIG.8 (d)).
  • the LOCOS method described above is to form an element isolation region by selectively thermally oxidizing the surface region of the silicon substrate, and the process for forming the element isolation region is a simple process of selective thermal oxidation.
  • a bird's beak B is formed on the side of the element isolation region, and the width of the element region serving as the source and drain regions cannot be accurately controlled. is there.
  • 12 is a field oxide film formed on the silicon substrate 11, and 13 is a nitride film as a mask for forming the field oxide film 12.
  • a trench is selectively formed in a surface region of a silicon substrate, and an element isolation region is formed by filling the inside with an insulating material such as an oxide. Compared with this, it is possible to form a small element isolation region with high accuracy, and it is suitable for forming an element isolation region for isolating a fine element region.
  • the silicon on the sidewall of the trench groove is formed by a thermal oxidation process for forming a gate insulating film, which is performed after the process of filling the Si groove (trench groove formed in the silicon substrate) with a dielectric is completed. Oxidized, the volume in the Si trench increases, compressive stress is applied to the silicon constituting the active region (element region), and silicon crystal defects may occur in the vicinity of the trench trench.
  • Crystal defects due to thermal oxidation of silicon on the trench groove side wall are caused by a low voltage transistor in a semiconductor device in which a large high voltage transistor and a small low voltage transistor are formed on the same silicon substrate. It occurs in the element region.
  • This crystal defect is particularly noticeable in a semiconductor device having a high-density pattern such as SRAM, and when the amount of thermal oxidation during formation of the oxide film is large, for example, gate oxidation for high voltage operation of 5v to 40v.
  • a serious problem in LSI operation such as an increase in leakage current occurs.
  • a nitride film 23 is formed, and then in the trench groove.
  • a method of embedding the dielectric 24 is known (see, for example, Patent Document 1).
  • the oxide film is thinned at the boundary between the trench isolation groove and the element region (activation region). This is because when an insulating film is embedded in the trench groove (FIG. 8C) and the oxide film 28 is removed and then a gate oxide film is formed by thermal oxidation of the silicon substrate surface, an upper corner portion of the trench groove is formed. Due to the stress, the film thickness of the oxide film formed by thermal oxidation at the boundary between the trench isolation trench and the element region (activation region) is affected by the stress. This is because it is thinner than the region other than the end portion. For example, a gate insulating film used in a high voltage transistor has a film thickness of 14 nm or more. However, since the gate insulating film becomes thin at the boundary between a trench isolation groove and an element region (activation region), only a breakdown voltage is lowered. In addition, a double threshold problem also arises.
  • FIG. 9B is a diagram for explaining the problem of the double threshold.
  • Patent Document 1 oxidation of the trench groove side wall due to thermal oxidation after formation of the trench groove is prevented by the nitride film 23, and volume increase in the trench groove is suppressed.
  • the nitride film 23 is formed at the boundary A between the trench isolation region 24 and the element region (active region) 25 to thereby
  • the thickness of the gate oxide film 26 formed in the region 25 becomes thin in the vicinity of the boundary A. This problem of thinning the gate insulating film can be a more significant problem than the thinning of the gate insulating film that has occurred in the conventional trench process.
  • the present invention has been made in view of the above problems, and when forming a gate oxide film thick enough to secure the gate breakdown voltage of the high-voltage transistor, the thick gate oxide film is separated from the element region and the trench. It is possible to suppress thinning at the boundary with the region, and in the active region of the low-voltage transistor having a small size, crystal defects due to the oxidation of the substrate material at the side wall portion of the trench isolation groove occur.
  • An object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent the above-described problems, and an electrical apparatus equipped with the semiconductor device obtained by such a method for manufacturing a semiconductor device.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device in which a plurality of semiconductor elements formed on a semiconductor substrate are separated by a trench isolation region, and the semiconductor elements are formed on the surface of the semiconductor substrate. Forming a trench isolation groove so as to isolate an element region to be formed; embedding a dielectric material in the trench isolation groove to form a trench isolation region; and forming the trench isolation region on a surface of the semiconductor substrate.
  • the semiconductor device includes, as the plurality of semiconductor elements, a high-voltage semiconductor element that operates at a high voltage and a low-voltage semiconductor element that operates at a low voltage.
  • the voltage semiconductor element is a semiconductor element having the predetermined size
  • the thick thermal oxide film has a film thickness that satisfies a withstand voltage required for the high-voltage semiconductor element.
  • the antioxidant film is formed so as to protrude from the trench isolation region and overlap with an element region in contact with the trench isolation region with a predetermined overlap amount.
  • the present invention provides a method of manufacturing a semiconductor device, wherein an overlap region where the antioxidant film and the element region overlap is a semiconductor element to be formed in the element region below the antioxidant film. It is preferable that an oxide layer thicker than the required thermal oxide film thickness is formed.
  • the step of forming the thermal oxide film on the element region includes the step of forming the high-voltage semiconductor element after the formation of the antioxidant film. And a step of forming a thick thermal oxide film satisfying a withstand voltage required for the high-voltage semiconductor element in any of the low-voltage element regions where the low-voltage semiconductor element is to be formed,
  • the method includes a step of removing the thick thermal oxide film and forming a thin thermal oxide film that satisfies a withstand voltage required for the low-voltage semiconductor element.
  • the step of forming the trench isolation region includes a step of forming a thermal oxide film in the trench by thermal oxidation on the inner surface of the trench isolation groove formed in the silicon substrate as the semiconductor substrate. And forming a trench isolation region by embedding a dielectric material in the trench isolation groove after forming the thermal oxide film in the wrench.
  • the step of forming the trench isolation region includes forming a sacrificial thermal oxide film on the inner surface of the trench isolation groove by thermal oxidation so that etching damage on the inner surface of the trench isolation groove is absorbed. And after removing the sacrificial thermal oxide film, forming the thermal oxide film in the trench on the inner surface of the trench isolation groove, and then burying a dielectric material in the trench isolation groove to form a trench isolation region It is preferable that this is a step.
  • the step of forming the trench isolation groove includes a step of forming a first thermal oxide film on a silicon substrate which is the semiconductor substrate, and the first thermal oxide film Forming a first silicon nitride film thereon, patterning the first silicon nitride film so that an opening is formed in a portion corresponding to the element region, and the patterned first silicon nitride film
  • the first thermal oxide film and the silicon substrate are selectively etched to form the trench isolation groove using the film as a mask.
  • the thermal oxide film thicker than the thermal oxide film required for the semiconductor element having the predetermined size has a thickness of 10 nm or more.
  • the thickness of the antioxidant film is preferably 0.02 ⁇ m or more.
  • the overlap amount is preferably 0.2 ⁇ m or more.
  • the present invention is the above-described method for manufacturing a semiconductor device, wherein the high-voltage semiconductor element is a high-voltage MOS transistor that constitutes an input / output unit of the semiconductor device that operates with a gate voltage in the range of 5V to 40V.
  • the low-voltage semiconductor element is preferably a low-voltage MOS transistor that operates with a gate voltage in the range of 1.2V to 3.3V.
  • An electrical device according to the present invention is an electrical device equipped with a semiconductor device, and the semiconductor device is manufactured by the above-described method for manufacturing a semiconductor device according to the present invention, thereby achieving the above object. Is done.
  • the thermal oxide film when the thermal oxide film is formed after the trench isolation region is formed, the thermal oxidation is performed in a state where the trench isolation region is covered with the antioxidant film. Oxidation can be avoided. For this reason, it is possible to avoid the occurrence of silicon crystal defects in the element region in the vicinity of the trench isolation region due to the compressive stress applied to the element region due to the volume increase in the trench groove due to the oxidation of silicon on the side surface of the trench groove. .
  • the film thickness of the thermal oxide film exceeds the thickness. Since an oxide film with a thickness is already formed, even if the growth of the thermal oxide film is suppressed by the stress at the upper end corner of the active region at the boundary between the trench isolation region and the element region, Thinning of the thermal oxide film can be avoided.
  • the thick gate oxide film is thinned at the boundary between the element region and the trench isolation region.
  • FIG. 1 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention, including formation of an etching mask (FIG. 1A), formation of a trench groove (FIG. 1B), and dielectric. Body embedding (FIG. 1C) is shown in the order of steps.
  • FIG. 2 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention, in which a P well of a high voltage transistor is formed (FIG. 2A) and an N well region is formed (FIG. 2B). )) Are shown in the order of steps.
  • FIG. 3 is a cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • the trench isolation region is covered with a nitride film (FIG. 4A), and a thick gate oxide film is formed in the element region.
  • FIG. 4B is shown in the order of steps.
  • FIG. 5 is a cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first embodiment of the present invention. The removal of the thick gate oxide film in the low-voltage transistor region (FIG.
  • FIGS. 6A and 6B are diagrams for explaining a conventional semiconductor device.
  • FIGS. 6A and 6B are a plan view and a cross-sectional view showing the element region separated by the LOCOS method.
  • c) is a cross-sectional view showing a conventional semiconductor device in which element regions are separated by a trench isolation method.
  • FIG. 7 is a diagram for explaining a conventional semiconductor device manufacturing method using the LOCOS method in the order of steps (FIGS. 7A to 7C).
  • FIG. 8 is a diagram illustrating a conventional method for manufacturing a semiconductor device using a trench isolation method in the order of steps (FIGS. 8A to 8D).
  • FIG. 9 is a diagram for explaining a problem in the conventional element isolation structure shown in FIG. 6, and
  • FIG. 9 (a) is a diagram for explaining a bird's beak problem in LOCOS isolation in FIGS. 6 (a) and 6 (b).
  • FIG. 9B is a diagram for explaining the problem of the double threshold in the trench isolation shown in FIG.
  • FIG. 10 is a diagram for explaining a trench element isolation structure in the semiconductor device disclosed in Patent Document 1.
  • FIG. 10A shows a cross-sectional structure of the trench element isolation structure, and
  • FIG. It is sectional drawing explaining the subject in an element isolation structure.
  • FIG. 5C is a cross-sectional view of the semiconductor device obtained by the method for manufacturing a semiconductor device according to the first embodiment. The structure is shown.
  • the planar layout of adjacent MOS transistors in the cross-sectional structure shown in FIG. 5C is the same as the layout of adjacent transistors shown in FIG.
  • the semiconductor device 100 has a transistor structure having a CMOS structure, and P well regions 108a and 108c and N well regions 108b and 108d are formed on a silicon substrate 101 as a semiconductor substrate. In each well region, a plurality of MOS transistors (semiconductor elements) are formed in the respective element regions 100a, 100b, 100d, and 100e.
  • MOS transistors semiconductor elements
  • the high-voltage transistor formation region 111a and the low-voltage transistor formation region 111b are separated by the trench isolation region 100g.
  • the P-well region is separated.
  • 108a and N well region 108b are separated by a trench isolation region 100c, and in a low voltage transistor formation region 111b, a P well region 108c and an N well region 108d are separated by a trench isolation region 100f. Yes.
  • each of the trench isolation regions 100g, 100c, and 100f has a structure in which an oxide film (hereinafter also referred to as a buried oxide film) 107 is embedded in a trench isolation groove formed on the surface of the silicon substrate 101 with a sidewall thermal oxide film 106 interposed therebetween. It has become.
  • an oxide film hereinafter also referred to as a buried oxide film
  • the high voltage transistor is a MOS transistor that operates at a high voltage
  • the low voltage transistor is a MOS transistor that operates at a low voltage.
  • a high voltage transistor that forms a driver circuit used for driving a liquid crystal panel in a liquid crystal display device or the like.
  • the voltage transistor operates with a gate voltage in the range of 5V to 40V.
  • the low voltage transistor constituting the logic circuit that supplies the control signal to such a driver circuit operates with a gate voltage in the range of 1.2 V or more and 3.3 V or less.
  • a gate electrode 117 is formed in each of the element regions 100a and 100b included in the high voltage transistor formation region 111a through a thick gate insulating film 116, and sidewalls 118 are formed on both sides of the gate electrode 117.
  • the element region 100a is formed in the P well region 108a
  • the element region 100b is formed in the N well region 108b.
  • N-type source diffusion regions 112a and An N-type drain diffusion region 112b is formed.
  • a P-type source diffusion region 115a and a P-type drain diffusion region 115b are formed on both sides of the gate electrode.
  • the thick gate insulating film 116, the gate electrode 117, the N-type source diffusion region 112a and the N-type drain diffusion region 112b constitute a high-voltage N-type MOS transistor.
  • the thick gate insulating film 116, the gate electrode 117, the P-type source diffusion region 115a, and the P-type drain diffusion region 115b constitute a high voltage P-type MOS transistor.
  • a gate electrode 117a is formed through a thin gate insulating film 116a, and sidewalls 118a are formed on both sides of the gate electrode 117a.
  • the element region 100d is formed in the P-well region 108c, and the element region 100e is formed in the N-well region 108d.
  • the N-type source diffusion region 112c and the N-type drain are formed on both sides of the gate electrode.
  • a diffusion region 112d is formed, and in the element region 100e, a P-type source diffusion region 115c and a P-type drain diffusion region 115d are formed on both sides of the gate electrode.
  • the thin gate insulating film 116a, the gate electrode 117a, the N-type source diffusion region 112c, and the N-type drain diffusion region 112d constitute a low-voltage N-type MOS transistor.
  • the thin gate insulating film 116a, the gate electrode 117a, the P-type source diffusion region 115c and the P-type drain diffusion region 115d constitute a low voltage P-type MOS transistor.
  • the gate length of each transistor is shorter than that of the high voltage transistor, and the element regions 100d and 100e of the low voltage transistor are high in the size of the element region. It is smaller than the element regions 100a and 100b of the voltage transistor.
  • An interlayer insulating film 119 is formed on the entire surface of the element region and the trench isolation region.
  • the N-type source diffusion region 112a and the P-type source diffusion in the element regions 100a and 100b are formed on the interlayer insulating film 119.
  • Metal interconnection 114 connected to region 115a via contact electrode 113, and metal interconnection 114a connected to N-type source diffusion region 112c and P-type source diffusion region 115c in element regions 100d and 100e via contact electrode 113a Is formed.
  • high-voltage P-type and N-type MOS transistors that are P-type and N-type MOS transistors having an operating voltage of 5 V or more, and low-type P-type and N-type MOS transistors that are 1.2 V or more of operating voltage.
  • a method for manufacturing a CMOS-LSI having voltage P-type and N-type MOS transistors will be described in the order of steps.
  • the surface of the silicon substrate 101 is thermally oxidized to form a thermal oxide film 103 having a thickness of 20 to 100 nm.
  • the thermal oxide film 103 is formed so as to avoid the occurrence of such distortion because the silicon substrate 101 is distorted when a silicon nitride film as an etching mask is formed directly on the silicon substrate 101.
  • the thermal oxide film 103 is formed to have a thickness equal to or greater than the thickness of a thermal oxide film (for example, a gate oxide film of a high voltage MOS transistor) formed by thermal oxidation after the trench isolation region is formed.
  • a first silicon nitride film 104 of 100 nm to 200 nm used as the etching mask is deposited on the thermal oxide film 103 by, eg, CVD, and then a photoresist layer (not shown) having a predetermined pattern is formed. ) Is used as a mask to etch the first silicon nitride film 104 to form an opening 104a in a region to be a trench isolation region. Thereafter, the photoresist layer used for patterning is removed. Thereby, the cross-sectional structure shown in FIG.
  • the inner wall of the trench groove 105 is thermally oxidized to form a sidewall thermal oxide film 106 having a thickness of 5 to 50 nm.
  • the buried oxide film 107 is formed by the CVD method, and the trench groove 105 is formed into the buried oxide film 107.
  • CMP By using the first silicon nitride film 104 as a stopper, the deposited oxide film 107 is polished and planarized by the chemical mechanical polishing method, thereby forming trench isolation regions 100c, 100f, and 100g.
  • the first silicon nitride film 104 used as a stopper for the process by the CMP method is selectively removed by, for example, hot phosphoric acid. Thereby, the cross-sectional structure shown in FIG.
  • the sidewall thermal oxide film 106 is formed on the inner wall surface of the trench groove 105.
  • This sidewall thermal oxide film 106 is formed on the inner surface of the trench groove 105. It is desirable to form it on the inner surface of the trench groove after removing the etching damage. That is, a sacrificial thermal oxide film is formed on the inner surface of the trench groove by thermal oxidation so that etching damage on the inner surface of the trench groove 105 formed by etching is absorbed, and after removing the sacrificial thermal oxide film, It is desirable to form the sidewall thermal oxide film 106.
  • a resist opening is provided in a region where a P well region 108a for a high voltage N-type MOS transistor is to be formed as an ion implantation mask on a silicon substrate 101 having the cross-sectional structure shown in FIG.
  • a resist film R1 is formed, and ion implantation is performed using the resist film R1 as a mask to form a P well region 108a.
  • R3 is formed, and ion implantation is performed using the resist film R3 as a mask to form a P well region 108c.
  • a second silicon nitride film 109 is deposited to a thickness of 20 nm to 100 nm by a CVD method, and a second silicon nitride film is used using a mask having a predetermined pattern. 109 is selectively etched to form openings 109a in portions corresponding to the element regions 100a, 100b, 100d, and 100e. At this time, the patterning of the second silicon nitride film 109 is performed such that the second silicon nitride film 109 covers the trench isolation regions 100c, 100f, and 100g and protrudes from the trench isolation regions 100c, 100f, and 100g.
  • the device regions 100a, 100b, 100d, and 100e that are in contact with each other are overlapped with a predetermined overlap amount (0.2 ⁇ m width).
  • a predetermined overlap amount 0.2 ⁇ m width.
  • the second silicon nitride film 109 not only serves as a mask for the thermal oxidation process, but also etches the thermal oxide film 103 exposed in the opening 109a of the second silicon nitride film 109 by dilute hydrofluoric acid treatment. Therefore, the thickness of the second silicon nitride film 109 is set so as to function as an etching mask.
  • the thickness of the second silicon nitride film 109 is set to an appropriate range as described above in consideration of the etching rate difference between the silicon nitride film and the thermal oxide film 103 with respect to the diluted hydrofluoric acid treatment.
  • the overlap amount of the second silicon nitride film 109 covering the trench isolation region and the element region in contact with the trench isolation region is too large, the element region is substantially reduced.
  • the integration degree of the semiconductor element is reduced.
  • the second silicon nitride film 109 has a thickness equal to or greater than the thickness of the thermal oxide film as the gate insulating film formed below the portion overlapping the element region side.
  • An oxide film having a thickness of is narrow in pattern width. In this case, it may be difficult to avoid that the thickness of the gate oxide film formed in the element region becomes thin near the boundary between the element region and the trench isolation region. Therefore, the overlap amount is set to an appropriate value as described above in consideration of effective use of the element region and suppression of thinning of the gate oxide film at the periphery of the element region.
  • the thermal oxide film 103 exposed in the opening 109a of the second silicon nitride film 109 is etched away by dilute hydrofluoric acid treatment to expose the surface of the silicon substrate.
  • the thermal oxide film 103 is formed as the thermal oxide layer 103a below the silicon nitride film 109. Remain.
  • a thermal oxide film 110 having a thickness of 15 to 60 nm thinner than the thermal oxide film 103 (that is, the thermal oxide layer 103a) is thermally oxidized to form a second silicon nitride film as a gate oxide film of the high-voltage P-type and N-type MOS transistors.
  • 109 is formed in the opening 109a. Thereby, the cross-sectional structure shown in FIG. 4B is obtained.
  • the trench isolation regions 100c, 100f, and 100g are covered with the second silicon nitride film 109, so that the substrate surface is exposed to a high-temperature oxidizing atmosphere that causes crystal defects. Even if it is done, the growth of the oxide film on the silicon side wall surface in the trench groove cannot occur.
  • An oxide having a thickness equal to or greater than the thickness of the thermal oxide film 110 is formed below the portion of the second silicon nitride film 109 that overlaps the element region side portion before the thermal oxide film 110 is formed.
  • the layer 103a is already formed, even if the growth of the thermal oxide film 110 is suppressed by stress at the upper end corner of the element region (active region) at the boundary between the trench isolation region and the element region (active region). The thinning of the thermal oxide film at this boundary portion is avoided.
  • a resist film R5 is selectively formed so as to cover the element regions 108a and 108b where the high-voltage N-type and P-type MOS transistors are to be formed, and the low-voltage N-type is formed using the resist film R5 as an etching mask. Then, the thermal oxide film 110 in the element regions 108c and 108d where the P-type MOS transistor is formed is removed. Thereby, the cross-sectional structure shown in FIG.
  • a thermal oxide film 110a (thickness 2 nm to 8 nm, typically 6 nm) thinner than the thermal oxide film 110 is thermally oxidized to form a low voltage N-type and P Formed in element regions 108c and 108d as a gate oxide film of a type MOS transistor.
  • the thermal oxide film 110 in the element regions 108a and 108b is originally a thick thermal oxide film, the film thickness does not change greatly. Thereby, the cross-sectional structure shown in FIG. 5B is obtained.
  • the second silicon nitride film 109 is selectively removed with hot phosphoric acid or the like, and a CMOS-LSI is completed by a known technique.
  • the gate insulating film 116 is formed on the element region 100a in the P well region 108a that is the formation region of the high voltage N-type MOS transistor and the element region 100b in the N well region 108b that is the formation region of the high voltage P type MOS transistor.
  • a gate electrode 117 having a sidewall 118 is formed through the step.
  • an N-type source diffusion region 112a and an N-type drain diffusion region 112b are formed on both sides of the gate electrode.
  • a P-type source diffusion region 115a and a P-type drain diffusion region 115b are formed on both sides of the gate electrode.
  • the gate insulating film 116a is formed on the element region 100d in the P well region 108c, which is the formation region of the low voltage N-type MOS transistor, and on the element region 100e in the N well region 108d, which is the formation region of the low voltage P type MOS transistor. Then, a gate electrode 117a having a sidewall 118a is formed. In the element region 100d in the P well region 108c, an N-type source diffusion region 112c and an N-type drain diffusion region 112d are formed on both sides of the gate electrode. In the element region 100e in the N well region 108d, a P-type source diffusion region 115c and a P-type drain diffusion region 115d are formed on both sides of the gate electrode.
  • the gate insulating films 116 and 116a are obtained by patterning the thermal oxide films 110 and 110a in accordance with the patterns of the respective gate electrodes 117 and 117a.
  • metal wirings 114 and 114a are formed, and the metal wiring 114 is connected to the corresponding high voltage N-type and P-type by the contact electrode 113 penetrating the interlayer insulating film 119.
  • Low voltage N-type and P-type MOS transistors connected to the N-type and P-type source diffusion regions 112a and 115a of the MOS transistor and corresponding to the metal wiring 114a by a contact electrode 113a penetrating the interlayer insulating film 119 N type and P type source diffusion regions 112c and 115c.
  • the metal wirings 114 and 114a are connected to the source diffusion regions 112a, 112c, 115a, and 115c, but the metal wirings 114 and 114a are connected to the drain diffusion regions 112b, 112d, 115c, and 115d. You may connect.
  • CMOS-LSI as a semiconductor device is completed by performing necessary processes in the subsequent CMOS-LSI manufacturing process.
  • the film thickness as the gate insulating film of the high voltage transistor is obtained.
  • thermal oxide film 110 thermal oxidation is performed in a state where the trench isolation regions 100c, 100f, and 100g are covered with the second silicon nitride film 109. Therefore, the trenches in the trench isolation regions 100c, 100f, and 100g are formed. Oxidation of the silicon on the side surface of the groove can be avoided.
  • the thermal oxide film 110 serving as the gate insulating film of the high-voltage transistor is provided below the second silicon nitride film 109 that overlaps the element region side. Since the thermal oxide layer 103a having a thickness equal to or greater than that of the thermal oxide film 110 has already been formed, the trench isolation regions 100c, 100f, and 100g and the element region (active region) 100a, Even if the growth of the thermal oxide film 110 is suppressed by the stress at the upper end corner of the element region (active region) at the boundary portions of 100b, 100d, and 100e, the thinning of the thermal oxide film at the boundary portion is avoided. be able to.
  • a silicon substrate is used as the semiconductor substrate.
  • the semiconductor substrate only needs to be capable of being thermally oxidized, and various semiconductor substrates capable of achieving the object of the present invention are used. Can do.
  • the trench groove formed on the substrate surface has a cross-sectional shape in which the side surface of the trench groove is planar, and the width of the trench groove is increased toward the substrate surface side.
  • the present invention solves the problem that silicon on the trench groove sidewall is oxidized during the thermal oxidation of the substrate surface, the above-described oxidation is included in the trench isolation region of the present invention.
  • the cross-sectional shape of the trench groove may be such that the trench side wall is perpendicular to the substrate surface, and is not limited to a flat side wall, but may be a curved surface.
  • a silicon nitride film is used as an anti-oxidation film covering the trench isolation region and the periphery thereof.
  • This anti-oxidation film oxidizes silicon on the side wall of the trench groove.
  • any membrane that has a low permeability to oxygen in the outside air may be used. Therefore, the antioxidant film is not limited to the silicon nitride film, and the thickness of the antioxidant film only needs to be such that the antioxidant effect can be exhibited. However, for example, when a silicon nitride film is used, it is preferable that the silicon nitride film has a thickness of 20 nm or more as described above.
  • the CMOS-LSI that is the semiconductor device of the first embodiment is used for an input / output unit of a display panel of a liquid crystal television, for example. It is used for other electric devices such as a signal input / output unit of a video camera, a scanner, a facsimile machine, a copier, etc., and a drive control unit for driving and controlling a drive unit of a home appliance.
  • the low voltage transistor constituting the logic circuit is used as a control circuit for controlling the operation of the high voltage transistor constituting the input / output circuit.
  • the oxide film 110 having a thickness of about 15 nm to 60 nm is formed as the gate oxide film of the high voltage MOS transistor.
  • a high voltage transistor operating at about 5.0 V a normal gate insulating film is used.
  • the film thickness of about 14 nm is required, and if a thermal oxide film having such a thickness is formed, crystal defects are generated in a small element region constituting a low voltage transistor operating at about 1.8V.
  • a crystal defect occurs due to stress due to silicon oxidation on the side surface of the trench isolation groove even when a thermal oxide film having a film thickness of 14 nm or less is formed.
  • a thermal oxide film having a thickness of 10 nm or more is formed, crystal defects may occur in the element region of the transistor.
  • the present invention relates to a method of manufacturing a semiconductor device and an electric device.
  • a thick gate oxide film that can secure a gate breakdown voltage of a high voltage transistor is formed, the thick gate oxide film is formed between an element region and a trench isolation region. It is possible to suppress the thinning at the boundary, and when forming a thick gate oxide film, the crystal caused by the oxidation of the substrate material in the side wall portion of the trench isolation trench in the active region of the small-sized low voltage transistor It is possible to provide a method for manufacturing a semiconductor device capable of preventing the occurrence of a defect and an electric device equipped with the semiconductor device obtained by such a method for manufacturing a semiconductor device.

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Abstract

半導体装置の製造方法において、高電圧トランジスタのゲート耐圧を確保し得る程度の厚いゲート酸化膜の形成時に、この厚いゲート酸化膜が素子領域とトレンチ分離領域との境界で薄膜化するのを抑制することができ、しかも、サイズの小さい低電圧トランジスタの活性領域で、トレンチ分離溝の側壁部分での基板材料の酸化に起因した結晶欠陥が発生するのを防止する。半導体基板１０１の表面に、半導体素子が形成されるべき素子領域を分離するようトレンチ分離領域１００ｃ、１００ｆ、１００ｇを形成した後、該トレンチ分離領域を覆い、かつトレンチ分離領域からはみ出して該トレンチ分離領域に接する素子領域に一部重なるようシリコン窒化膜（酸化防止膜）１０９を形成し、該素子領域上に該酸化防止膜をマスクとして、該複数の半導体素子のうちの所定サイズの半導体素子で必要となる熱酸化膜の厚さより厚い熱酸化膜１１０を形成する。

Description

半導体装置の製造方法、および電気機器
　本発明は、半導体装置の製造方法、および電気機器に関し、特に、半導体基板に形成した素子領域を分離する構造としてトレンチ分離構造を用いた半導体装置を製造する方法、およびこの方法により製造された半導体装置を搭載した電気機器に関するものである。
　半導体装置の素子間分離法は局部的酸化法（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ、以下、ＬＯＣＯＳ法と称す）とトレンチ素子分離法とに大別される。
　図６は、従来の半導体装置を説明する図であり、図６（ａ）および図６（ｂ）は、ＬＯＣＯＳ法で形成した素子分離領域により分離されたトランジスタを示す平面図および断面図（図６（ａ）のＸ－Ｘ線断面図）である。
　この半導体装置１０では、隣接する素子領域１０ａおよび１０ｂが、素子分離領域１０ｃを形成するフィールド酸化膜１２により分離されている。
　各素子領域１０ａおよび１０ｂには、ゲート絶縁膜１６を介してゲート電極１７が形成され、該ゲート電極１７の両側にはソース領域１５ａおよびドレイン領域１５ｂが形成されている。
　図７は、ＬＯＣＯＳ法を用いた従来の半導体装置の製造方法を、工程順（図７（ａ）～図７（ｃ））に説明する図である。
　まず、シリコン基板１１上に熱酸化膜１２ａを形成し、該シリコン基板１１の素子分離領域１０ｃとなる部分に開口を有する窒化膜１３を形成する（図７（ａ））。
　次に、該窒化膜１３をマスクとする熱酸化処理により、素子領域１０ａおよび１０ｂの間に位置する該素子分離領域１０ｃにフィールド熱酸化膜１２を形成する（図７（ｂ））。
　続いて、上記窒化膜１３を除去した後、該素子領域１０ａおよび１０ｂ内に、ゲート絶縁膜１６およびゲート電極１７を形成し、さらに、該ゲート電極１７の両側にソース領域１５ａおよびドレイン領域１５ｂを形成する。
　図６（ｃ）は、従来の半導体装置における、トレンチ分離法で形成した素子分離領域により素子領域を分離した構造を示す断面図であり、図６（ａ）のＸ－Ｘ線断面に相当する部分を示している。
　この半導体装置２０では、隣接する素子領域２０ａおよび２０ｂが、素子分離領域２０ｃとしてのトレンチ分離部により分離されている。
　ここで、トレンチ分離部は、シリコン基板２１に形成したトレンチ溝に熱酸化膜２２を介して絶縁物２４を埋め込んだ構造となっている。また、各素子領域２０ａおよび２０ｂには、ゲート絶縁膜２６を介してゲート電極２７が形成され、該ゲート電極２７の両側にはソース領域２５ａおよびドレイン領域２５ｂが形成されている。
　図８は、トレンチ分離法を用いた従来の半導体装置の製造方法を、工程順（図８（ａ）～図８（ｄ））に説明する図である。
　まず、シリコン基板２１上に熱酸化膜２８を形成し、該シリコン基板２１の素子分離領域となる部分に開口を有する窒化膜２９を形成する（図８（ａ））。
　次に、該窒化膜２９をエッチングマスクとして、該熱酸化膜２８およびシリコン基板２１をエッチングしてトレンチ溝２１ａを形成し（図８（ｂ））、続いて、該トレンチ溝２１ａ内面に熱酸化膜２２を形成した後、該トレンチ溝内２１ａに誘電体２４を埋め込んで素子分離領域２０ｃを形成する（図８（ｃ））。なお、窒化膜２９は、誘電体２４をトレンチ溝２１ａ内に埋め込む処理で、全面に形成した誘電体２４をエッチングする際のエッチングストッパーとして用いられるものであり、トレンチ分離領域２０ｃの形成後に除去される。
　次に、熱酸化膜２８を除去した後、該素子領域２０ａおよび２０ｂ内に、ゲート絶縁膜２６およびゲート電極２７を形成し、さらに、該ゲート電極２７の両側にソース領域２５ａおよびドレイン領域２５ｂを形成する（図８（ｄ））。
　上述したＬＯＣＯＳ法は、シリコン基板の表面領域を選択的に熱酸化することにより素子分離領域を形成するものであり、素子分離領域の形成処理は選択的な熱酸化という簡単なものであるが、図９（ａ）に示すように、素子分離領域の側部でバーズビーク（ｂｉｒｄ'ｓ　ｂｅａｋ）Ｂが形成され、ソースおよびドレイン領域となる素子領域の幅を正確
に制御することができないという短所がある。なお、図９（ａ）中、１２はシリコン基板１１上に形成されたフィールド酸化膜、１３はフィールド酸化膜１２を形成するためのマスクとしての窒化膜である。
　一方、トレンチ分離法は、シリコン基板の表面領域に選択的にトレンチを形成し、その内部を酸化物などの絶縁物質で充填することにより素子分離領域を形成するものであり、、上記ＬＯＣＯＳ法に比べて小さな素子分離領域を精度よく形成でき、微細な素子領域を分離する素子分離領域を形成するのに適したものである。
　ところで、半導体装置の高性能化，高機能化に伴い、半導体装置に搭載する素子数は近年飛躍的な増加傾向にある。これを実現すべく微細な加工技術が必要となり、０．２５ｕｍ以降の加工ルールにおいては、トレンチ分離技術が主流となっている。
　しかしながら、トレンチ分離技術の課題として、Ｓｉ溝（シリコン基板に形成したトレンチ溝）を誘電体で埋め込む処理の完了後に実施される、ゲート絶縁膜を形成する熱酸化工程により、トレンチ溝側壁のシリコンが酸化され、Ｓｉ溝内の体積が増加し、活性領域（素子領域）を構成するシリコンに圧縮応力が加わり、トレンチ溝近傍でシリコンの結晶欠陥が発生するということがある。
　このため、トレンチ分離領域と素子領域（活性化領域）との境界部ではジャンクションリーク等の問題を招いていた。
　このトレンチ溝側壁でのシリコンの熱酸化に起因する結晶欠陥は、同一のシリコン基板上にサイズの大きい高電圧トランジスタとサイズの小さい低電圧トランジスタとが形成されている半導体装置において、低電圧トランジスタの素子領域で生ずるものである。
　この結晶欠陥は、特にＳＲＡＭ等の高密度パターンを有する半導体装置で顕著に現れ、又、酸化膜を形成する際の熱酸化量が多い場合、例えば、５ｖ～４０ｖの高電圧動作用のゲート酸化膜を成長する場合は、リーク電流増大等のＬＳＩ動作上重大な不具合を生じる。
　この問題を回避する方法として、図１０（ａ）に示すように、シリコン基板２１に形成されたトレンチの側面に酸化膜２２を形成した後、窒化膜２３を形成し、その後、トレンチ溝内に誘電体２４を埋め込む方法が知られている（例えば、特許文献１を参照）。
　この構造では、トレンチ溝の形成後の熱酸化によるトレンチ溝側壁の酸化は、前記窒化膜２３により防止され、トレンチ溝内での体積増加は抑制される。
　また、上記の結晶欠陥の問題とは別に、トレンチ分離溝と素子領域（活性化領域）との境界にて、酸化膜が薄膜化すると言う問題もある。これは、トレンチ溝に絶縁膜を埋め込み（図８（ｃ））、酸化膜２８を除去した後、シリコン基板表面の熱酸化によりゲート酸化膜を形成する際には、トレンチ溝の上側角部にストレスがかかり、このストレスの影響で、トレンチ分離溝と素子領域（活性化領域）との境界では、熱酸化により形成される酸化膜の膜厚が素子領域の端部以外の領域や素子分離領域の端部以外の領域に比べて薄くなるためである。例えば、高電圧トランジスタで用いるゲート絶縁膜は１４ｎｍ以上の膜厚を有しているが、これがトレンチ分離溝と素子領域（活性化領域）との境界で薄くなることで、耐圧の低下につながるだけでなく、ダブルスレッショルドの問題も生ずる。
　図９（ｂ）は、このダブルスレッショルドの問題を説明する図である。
　つまり、通常のスレッショルド特性を有するトランジスタでは、グラフ（実線）Ｌ１で示すように、ゲート電圧Ｖｇの増加に従って、ドレイン電流Ｉｄが所定のゲート電圧値から滑らかに立ち上がる。これに対して、ダブルスレッショルドを有するトランジスタでは、グラフ（点線）Ｌ２で示すように、ゲート電圧Ｖｇの増加に従って、通常よりは低いゲート電圧値でドレイン電流Ｉｄが立ち上がり始め、一旦ドレイン電流は飽和状態となった後に、ゲート電圧の増加に応じて、再度ドレイン電流が立ち上がり始める。このようなダブルスレッショルドを有するトランジスタでは、駆動電流などの線形制御は不可能となる。
特開２００1－１６０５８９号公報
　以上説明したように、特許文献１では、トレンチ溝の形成後の熱酸化によるトレンチ溝側壁の酸化は、前記窒化膜２３により防止され、トレンチ溝内での体積増加は抑制されるが、この特許文献１に開示のトレンチ分離領域の形成方法では、図１０（ｂ）に示すように、トレンチ分離領域２４と素子領域（活性領域）２５との境界Ａに窒化膜２３を形成することにより、活性領域２５に形成するゲート酸化膜２６の膜厚が境界Ａ付近で薄くなってしまう場合がある。このゲート絶縁膜の薄膜化の問題は、従来のトレンチプロセスで発生していた、ゲート絶縁膜の薄膜化よりも顕著な問題となり得る。
　本発明は、上記のような問題点に鑑みてなされたものであり、高電圧トランジスタのゲート耐圧を確保し得る程度の厚いゲート酸化膜の形成時に、この厚いゲート酸化膜が素子領域とトレンチ分離領域との境界で薄膜化するのを抑制することができ、しかも、サイズの小さい低電圧トランジスタの活性領域で、トレンチ分離溝の側壁部分での基板材料の酸化に起因した結晶欠陥が発生するのを防止することができる半導体装置の製造方法、およびこのような半導体装置の製造方法により得られた半導体装置を搭載した電気機器を提供することを目的とする。
　本発明に係る半導体装置の製造方法は、半導体基板上に形成された複数の半導体素子をトレンチ分離領域により分離した半導体装置を製造する方法であって、該半導体基板の表面に、該半導体素子が形成されるべき素子領域を分離するようトレンチ分離溝を形成するステップと、該トレンチ分離溝に誘電体材料を埋め込んでトレンチ分離領域を形成するステップと、該半導体基板の表面に、該トレンチ分離領域を覆うよう選択的に酸化防止膜を形成するステップと、該酸化防止膜をマスクとして、該複数の半導体素子のうちの最大サイズ以外の所定サイズの半導体素子で必要となる熱酸化膜の厚さより厚い熱酸化膜を、該所定サイズの半導体素子の素子領域に形成するステップとを含むものであり、そのことにより上記目的が達成される。
　本発明は、上記半導体装置の製造方法において、前記半導体装置は、前記複数の半導体素子として、高電圧で動作する高電圧半導体素子と、低電圧で動作する低電圧半導体素子とを含み、該低電圧半導体素子は、前記所定サイズの半導体素子であり、前記厚い熱酸化膜は、該高電圧半導体素子で必要となる耐圧を満たす膜厚を有していることが好ましい。
　本発明は、上記半導体装置の製造方法において、前記酸化防止膜は、前記トレンチ分離領域からはみ出して該トレンチ分離領域に接する素子領域に所定のオーバーラップ量で重なるよう形成されることが好ましい。
　本発明は、上記半導体装置の製造方法において、前記酸化防止膜と前記素子領域とがオーバーラップするオーバーラップ領域では、該酸化防止膜の下側に、該素子領域に形成されるべき半導体素子で必要となる熱酸化膜の膜厚より厚い酸化物層が形成されていることが好ましい。
　本発明は、上記半導体装置の製造方法において、前記素子領域上に前記熱酸化膜を形成するステップは、前記酸化防止膜を形成した後、前記高電圧半導体素子が形成されるべき高電圧素子領域および前記低電圧半導体素子が形成されるべき低電圧素子領域のいずれにも、該高電圧半導体素子で必要となる耐圧を満たす厚い熱酸化膜を形成するステップと、該低電圧素子領域に形成した厚い熱酸化膜を除去して、該低電圧半導体素子で必要となる耐圧を満たす薄い熱酸化膜を形成するステップとを含むことが好ましい。
　本発明は、上記半導体装置の製造方法において、前記トレンチ分離領域を形成するステップは、前記半導体基板であるシリコン基板に形成したトレンチ分離溝内面に熱酸化によりトレンチ内熱酸化膜を形成するステップを有し、該レンチ内熱酸化膜を形成した後に、該トレンチ分離溝内に誘電体材料を埋め込んでトレンチ分離領域を形成するステップであることが好ましい。
　本発明は、上記半導体装置の製造方法において、前記トレンチ分離領域を形成するステップは、前記トレンチ分離溝内面のエッチングダメージが吸収されるよう該トレンチ分離溝内面に熱酸化により犠牲熱酸化膜を形成するステップを含み、該犠牲熱酸化膜を除去した後、該トレンチ分離溝内面に前記トレンチ内熱酸化膜を形成し、その後、該トレンチ分離溝内に誘電体材料を埋め込んでトレンチ分離領域を形成するステップであることが好ましい。
　本発明は、上記半導体装置の製造方法において、前記トレンチ分離溝を形成するステップは、前記半導体基板であるシリコン基板上に第１の熱酸化膜を形成するステップと、該第１の熱酸化膜上に第１のシリコン窒化膜を形成するステップと、該第１のシリコン窒化膜を、前記素子領域に対応する部分に開口が形成されるようパターニングするステップと、該パターニングした第１のシリコン窒化膜をマスクとして、該第１の熱酸化膜および該シリコン基板を選択的にエッチングして該トレンチ分離溝を形成するステップとを含むことが好ましい。
　本発明は、上記半導体装置の製造方法において、前記所定サイズの半導体素子で必要となる熱酸化膜の厚さより厚い熱酸化膜は１０ｎｍ以上の膜厚を有することが好ましい。
　本発明は、上記半導体装置の製造方法において、前記酸化防止膜の厚さは、０．０２ｕｍ以上であることが好ましい。
　本発明は、前記半導体装置の製造方法において、前記オーバーラップ量は、０．２ｕｍ以上であることが好ましい。
　本発明は、上記半導体装置の製造方法において、前記高電圧半導体素子は、５Ｖ以上かつ４０Ｖ以下の範囲内のゲート電圧で動作する、該半導体装置の入出力部を構成する高電圧ＭＯＳトランジスタであり、前記低電圧半導体素子は、１．２Ｖ以上かつ３．３Ｖ以下の範囲内のゲート電圧で動作する低電圧ＭＯＳトランジスタであることが好ましい。
　本発明に係る電気機器は、半導体装置を搭載した電気機器であって、該半導体装置は、上述した本発明に係る半導体装置の製造方法により製造されたものであり、そのことにより上記目的が達成される。
　次に、作用について説明する。
　本発明においては、トレンチ分離領域を形成した後に熱酸化膜を形成する際には、熱酸化をトレンチ分離領域を酸化防止膜で覆った状態で行うので、トレンチ分離領域におけるトレンチ溝側面のシリコンが酸化されるのを回避できる。このため、トレンチ溝側面でのシリコンの酸化によりトレンチ溝内での体積増加に起因して素子領域に圧縮応力が加わり、トレンチ分離領域近傍の素子領域でシリコンの結晶欠陥が発生するのを回避できる。
　また、本発明においては、素子分離領域を覆う酸化防止膜の、素子領域側部とオーバーラップした部分の下側には、熱酸化膜を形成する前に、この熱酸化膜の膜厚以上の厚さの酸化膜がすでに形成されているので、トレンチ分離領域と素子領域の境界部で、熱酸化膜の成長が活性領域の上端隅部でのストレスにより抑制されても、この境界部分での熱酸化膜の薄膜化を回避することができる。
　以上のように、本発明によれば、高電圧トランジスタのゲート耐圧を確保し得る程度の厚いゲート酸化膜の形成時に、この厚いゲート酸化膜が素子領域とトレンチ分離領域との境界で薄膜化するのを抑制することができ、しかも、サイズの小さい低電圧トランジスタの活性領域で、トレンチ分離溝の側壁部分での基板材料の酸化に起因した結晶欠陥が発生するのを防止することができる。
図１は、本発明の実施形態１による半導体装置の製造方法を説明する断面図であり、エッチングマスクの形成（図１（ａ））、トレンチ溝の形成（図１（ｂ））、および誘電体の埋め込み（図１（ｃ））を工程順に示している。 図２は、本発明の実施形態１による半導体装置の製造方法を説明する断面図であり、高電圧トランジスタのＰウェルの形成（図２（ａ））およびＮウエル領域の形成（図２（ｂ））を工程順に示している。 図３は、本発明の実施形態１による半導体装置の製造方法を説明する断面図であり、低電圧トランジスタのＰウェルの形成（図３（ａ））およびＮウエル領域の形成（図３（ｂ））を工程順に示している。 図４は、本発明の実施形態１による半導体装置の製造方法を説明する断面図であり、トレンチ分離領域の窒化膜による被覆（図４（ａ））、素子領域での厚いゲート酸化膜の形成（図４（ｂ））を工程順に示している。 図５は、本発明の実施形態１による半導体装置の製造方法を説明する断面図であり、低電圧トランジスタ領域での厚いゲート酸化膜の除去（図５（ａ））、低電圧トランジスタ領域での薄いゲート酸化膜の形成（図５（ｂ））、高電圧および低電圧トランジスタの形成（図５（ｃ））を工程順に示している。 図６は、従来の半導体装置を説明する図であり、図６（ａ）および図６（ｂ）は、ＬＯＣＯＳ法で素子領域を分離したものを示す平面図および断面図であり、図６（ｃ）は、従来の半導体装置として、トレンチ分離法で素子領域を分離したものを示す断面図である。 図７は、ＬＯＣＯＳ法を用いた従来の半導体装置の製造方法を工程順（図７（ａ）～図７（ｃ））に説明する図である。 図８は、トレンチ分離法を用いた従来の半導体装置の製造方法を工程順（図８（ａ）～図８（ｄ））に説明する図である。 図９は、図６に示す従来の素子分離構造における問題点を説明する図であり、図９（ａ）は、図６（ａ）および（ｂ）におけるＬＯＣＯＳ分離におけるバーズビークの問題を説明する図、図９（ｂ）は、図６（ｃ）に示すトレンチ分離におけるダブルスレショルドの問題を説明する図である。 図１０は、特許文献１に開示の半導体装置におけるトレンチ素子分離構造を説明する図であり、図１０（ａ）は、該トレンチ素子分離構造の断面構造を示し、図１０（ｂ）は該トレンチ素子分離構造における課題を説明する断面図である。
　以下、本発明の実施形態について図面を参照しながら説明する。
　（実施形態１）
　図１～図５は、本発明の実施形態１による半導体装置の製造方法を説明する図であり、図５（ｃ）は、この実施形態１の半導体装置の製造方法により得られる半導体装置の断面構造を示している。なお、図５（ｃ）に示す断面構造における隣接するＭＯＳトランジスタの平面レイアウトは、図６（ａ）に示す隣接するトランジスタのレイアウトと同様なものである。
　この実施形態１の半導体装置１００は、ＣＭＯＳ構成のトランジスタ構造を有しており、半導体基板としてのシリコン基板１０１上には、Ｐウエル領域１０８ａ、１０８ｃおよびＮウエル領域１０８ｂ、１０８ｄが形成されており、各ウエル領域では、複数のＭＯＳトランジスタ（半導体素子）がそれぞれの素子領域１００ａ、１００ｂ、１００ｄ、１００ｅ内に形成されている。
　なお、ここでは、説明の都合上、高電圧トランジスタの形成領域１１１ａと低電圧トランジスタの形成領域１１１ｂとがトレンチ分離領域１００ｇにより分離されており、高電圧トランジスタの形成領域１１１ａ内では、Ｐウエル領域１０８ａとＮウエル領域１０８ｂとがトレンチ分離領域１００ｃにより分離され、低電圧トランジスタの形成領域１１１ｂ内では、Ｐウエル領域１０８ｃとＮウエル領域１０８ｄとがトレンチ分離領域１００ｆにより分離されている構造を示している。
　ここで、トレンチ分離領域１００ｇ、１００ｃ、１００ｆはそれぞれ、シリコン基板１０１の表面に形成したトレンチ分離溝に側壁熱酸化膜１０６を介して酸化膜（以下埋め込み酸化膜ともいう。）１０７を埋め込んだ構造となっている。
　また、高電圧トランジスタは高電圧で動作するＭＯＳトランジスタであり、低電圧トランジスタは低電圧で動作するＭＯＳトランジスタであり、例えば、液晶表示装置などで液晶パネルの駆動に用いられるドライバ回路を構成する高電圧トランジスタは、５Ｖ以上かつ４０Ｖ以下の範囲内のゲート電圧で動作する。また、このようなドライバ回路に制御信号を供給するロジック回路を構成する低電圧トランジスタは、１．２Ｖ以上かつ３．３Ｖ以下の範囲内のゲート電圧で動作する。
　また、高電圧トランジスタの形成領域１１１ａに含まれる素子領域１００ａおよび１００ｂにはそれぞれ、厚いゲート絶縁膜１１６を介してゲート電極１１７が形成され、該ゲート電極１１７の両側にサイドウォール１１８が形成されている。ここで、素子領域１００ａはＰウエル領域１０８ａ内に形成され、素子領域１００ｂはＮウエル領域１０８ｂ内に形成されており、素子領域１００ａでは、ゲート電極の両側部分にはＮ型ソース拡散領域１１２ａおよびＮ型ドレイン拡散領域１１２ｂが形成され、素子領域１００ｂでは、ゲート電極の両側部分には、Ｐ型ソース拡散領域１１５ａおよびＰ型ドレイン拡散領域１１５ｂが形成されている。ここでは、上記厚いゲート絶縁膜１１６、ゲート電極１１７、Ｎ型ソース拡散領域１１２ａおよびＮ型ドレイン拡散領域１１２ｂは、高電圧Ｎ型ＭＯＳトランジスタを構成している。また、上記厚いゲート絶縁膜１１６、ゲート電極１１７、Ｐ型ソース拡散領域１１５ａおよびＰ型ドレイン拡散領域１１５ｂは、高電圧Ｐ型ＭＯＳトランジスタを構成している。
　また、低電圧トランジスタの形成領域１１１ｂに含まれる素子領域１００ｄおよび１００ｅにはそれぞれ、薄いゲート絶縁膜１１６ａを介してゲート電極１１７ａが形成され、該ゲート電極１１７ａの両側にサイドウォール１１８ａが形成されている。素子領域１００ｄはＰウエル領域１０８ｃ内に形成され、素子領域１００ｅはＮウエル領域１０８ｄ内に形成されており、素子領域１００ｄでは、ゲート電極の両側部分にはＮ型ソース拡散領域１１２ｃおよびＮ型ドレイン拡散領域１１２ｄが形成され、素子領域１００ｅでは、ゲート電極の両側部分には、Ｐ型ソース拡散領域１１５ｃおよびＰ型ドレイン拡散領域１１５ｄが形成されている。ここでは、上記薄いゲート絶縁膜１１６ａ、ゲート電極１１７ａ、Ｎ型ソース拡散領域１１２ｃおよびＮ型ドレイン拡散領域１１２ｄは、低電圧Ｎ型ＭＯＳトランジスタを構成している。また、上記薄いゲート絶縁膜１１６ａ、ゲート電極１１７ａ、Ｐ型ソース拡散領域１１５ｃおよびＰ型ドレイン拡散領域１１５ｄは、低電圧Ｐ型ＭＯＳトランジスタを構成している。
　また、各トランジスタのゲート長については、低電圧トランジスタのゲート長は高電圧トランジスタのゲート長よりも短くなっており、また素子領域のサイズについても、低電圧トランジスタの素子領域１００ｄ及び１００ｅは、高電圧トランジスタの素子領域１００ａ及び１００ｂに比べて小さくなっている。
　そして、上記素子領域およびトレンチ分離領域上には全面に層間絶縁膜１１９が形成されており、該層間絶縁膜１１９上には、素子領域１００ａおよび１００ｂにおけるＮ型ソース拡散領域１１２ａおよびＰ型ソース拡散領域１１５ａにコンタクト電極１１３を介して接続されたメタル配線１１４、および素子領域１００ｄおよび１００ｅにおけるＮ型ソース拡散領域１１２ｃおよびＰ型ソース拡散領域１１５ｃにコンタクト電極１１３ａを介して接続されたメタル配線１１４ａが形成されている。
　次に、このようなトレンチ分離により素子領域を分離した構造を有する半導体装置の製造方法について説明する。
　以下、具体的に、５Ｖ以上の動作電圧のＰ型及びＮ型ＭＯＳトランジスタである高電圧Ｐ型及びＮ型ＭＯＳトランジスタと、１．２Ｖ以上の動作電圧のＰ型及びＮ型ＭＯＳトランジスタである低電圧Ｐ型及びＮ型ＭＯＳトランジスタとを有するＣＭＯＳ－ＬＳＩを製造する方法を工程順に説明する。
　（１）まず、シリコン基板１０１の表面を熱酸化し、２０～１００ｎｍの熱酸化膜１０３を形成する。この熱酸化膜１０３は、シリコン基板１０１上に直接、エッチングマスクとしてのシリコン窒化膜を形成すると、シリコン基板１０１に歪みがかかるため、このような歪の発生が回避されるよう形成されている。また、この熱酸化膜１０３は、トレンチ分離領域の形成後に熱酸化により形成される熱酸化膜（例えば、高電圧ＭＯＳトランジスタのゲート酸化膜）の膜厚以上の厚さに形成される。
　続いて、上記熱酸化膜１０３上に、例えばＣＶＤ法により、上記エッチングマスクとして用いられる１００ｎｍ～２００ｎｍの第１のシリコン窒化膜１０４を堆積し、その後、所定のパターンのフォトレジスト層（図示せず）をマスクとして第１シリコン窒化膜１０４をエッチングして、トレンチ分離領域となるべき領域に開口部１０４ａを形成する。その後、パターニングに用いたフォトレジスト層は除去する。これにより図１（ａ）に示す断面構造が得られる。
　（２）次に、パターニングした第１のシリコン窒化膜１０４をマスクとして、熱酸化膜１０３及びシリコン基板１０１をエッチングし、約０．２ｕｍ～３．０ｕｍの深さのトレンチ溝１０５を形成する。これにより図１（ｂ）に示す断面構造が得られる。
　（３）次に、トレンチ溝１０５の内壁を熱酸化し、５ｎｍ～５０ｎｍの側壁熱酸化膜１０６を形成し、その後、ＣＶＤ法により、埋め込み酸化膜１０７を、トレンチ溝１０５がこの埋め込み酸化膜１０７により完全に埋め込まれるよう堆積させる。その後、ＣＭＰ(
Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により、第１のシリコン窒化膜１０４をストッパーとして、堆積した酸化膜１０７を研磨して表面の平坦化を行ない、トレンチ分離領域１００ｃ、１００ｆ、１００ｇを形成する。次に、ＣＭＰ法による処理のストッパとして用いた第１のシリコン窒化膜１０４を、例えば熱リン酸等により選択的に除去する。これにより、図１（ｃ）に示す断面構造が得られる。
　なお、ここでは、シリコン基板１０１にトレンチ溝１０５を形成した後、トレンチ溝１０５の内壁面に側壁熱酸化膜１０６を形成しているが、この側壁熱酸化膜１０６は、トレンチ溝１０５の内面のエッチングダメージを除去した後にトレンチ溝の内面に形成するのが望ましい。つまり、エッチングにより形成したトレンチ溝１０５の内面のエッチングダメージが吸収されるよう、該トレンチ溝内面に熱酸化により犠牲熱酸化膜を形成し、この犠牲熱酸化膜を除去した後に、トレンチ溝内面に上記側壁熱酸化膜１０６を形成するのが望ましい。
　（４）次に、残存する熱酸化膜１０３をスルー酸化膜として、所定のパターニングとイオン注入を繰り返すことにより、Ｐウェル領域１０８ａ、１０８ｃおよびＮウェル領域１０８ｂ、１０８ｄを形成し、その後に形成されるＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタの閾値（Ｖｔｈ）の調整を行ない、各トランジスタのチャンネルプロファイルを決定する。
　具体的には、図１（ｃ）に示す断面構造を有するシリコン基板１０１上に、イオン注入マスクとして、高電圧Ｎ型ＭＯＳトランジスタのためのＰウエル領域１０８ａを形成すべき領域にレジスト開口を有するレジスト膜Ｒ１を形成し、このレジスト膜Ｒ１をマスクとしてイオン注入を行ってＰウエル領域１０８ａを形成する。これにより図２（ａ）に示す断面構造が得られる。
　（５）続いて、上記レジスト膜Ｒ１を除去した後、シリコン基板１０１上に、イオン注入マスクとして、高電圧Ｐ型ＭＯＳトランジスタのためのＮウエル領域１０８ｂを形成すべき領域にレジスト開口を有するレジスト膜Ｒ２を形成し、このレジスト膜Ｒ２をマスクとしてイオン注入を行ってＮウエル領域１０８ｂを形成する。これにより図２（ｂ）に示す断面構造が得られる。
　（６）さらに、上記レジスト膜Ｒ２を除去した後、シリコン基板１０１上に、イオン注入マスクとして、低電圧Ｎ型ＭＯＳトランジスタのためのＰウエル領域１０８ｃを形成すべき領域にレジスト開口を有するレジスト膜Ｒ３を形成し、このレジスト膜Ｒ３をマスクとしてイオン注入を行ってＰウエル領域１０８ｃを形成する。これにより図３（ａ）に示す断面構造が得られる。
　（７）続いて、上記レジスト膜Ｒ３を除去した後、シリコン基板１０１上に、イオン注入マスクとして、低電圧Ｐ型ＭＯＳトランジスタのためのＮウエル領域１０８ｄを形成すべき領域にレジスト開口を有するレジスト膜Ｒ４を形成し、このレジスト膜Ｒ４をマスクとしてイオン注入を行ってＮウエル領域１０８ｄを形成する。これにより図３（ｂ）に示す断面構造が得られる。
　（８）次に、上記レジスト膜Ｒ４を除去した後、ＣＶＤ法により第２のシリコン窒化膜１０９を２０ｎｍ～１００ｎｍの厚さに堆積し、所定のパターンのマスクを用いて第２のシリコン窒化膜１０９を選択的にエッチングして、素子領域１００ａ、１００ｂ、１００ｄ、１００ｅに対応する部分に開口１０９ａを形成する。このとき、第２のシリコン窒化膜１０９のパターニングは、第２のシリコン窒化膜１０９がトレンチ分離領域１００ｃ、１００ｆ、１００ｇを覆い、かつ該トレンチ分離領域１００ｃ、１００ｆ、１００ｇからはみ出して該トレンチ分離領域に接する素子領域１００ａ、１００ｂ、１００ｄおよび１００ｅの周辺部に所定のオーバーラップ量（０．２ｕｍ幅）で重なるよう行われる。これにより、図４（ａ）に示す断面構造が得られる。
　ここで、第２のシリコン窒化膜１０９は、熱酸化処理に対するマスクとなるだけでなく、第２のシリコン窒化膜１０９の開口１０９ａ内に露出する熱酸化膜１０３を希弗酸処理によりエッチングする際のエッチングマスクとなるものであることから、第２のシリコン窒化膜１０９の膜厚はエッチングマスクとして機能するよう設定されている。つまり、第２のシリコン窒化膜１０９を薄くしすぎると、熱酸化膜１０３のエッチング処理で第２のシリコン窒化膜が消失し、熱酸化膜１０３の素子領域に近接した部分も薄くなってしまう。一方、第２のシリコン窒化膜１０９の膜厚を必要以上厚くすると、ＣＶＤ法により堆積するのに時間がかかることとなる。そこで、第２のシリコン窒化膜１０９の膜厚は、シリコン窒化膜と熱酸化膜１０３との希弗酸処理に対するエッチングレートの違いを考慮して上記のとおり適切な範囲に設定している。
　また、トレンチ分離領域を覆う第２のシリコン窒化膜１０９と、該トレンチ分離領域に接する素子領域とが重なるオーバーラップ量については、これが大きすぎると、素子領域が実質的に削減されることとなり、所定のサイズの半導体素子を形成する場合、半導体素子の集積度の低下を招く。また、上記オーバーラップ量が小さすぎると、該第２のシリコン窒化膜１０９の、素子領域側部とオーバーラップした部分の下側に形成される、ゲート絶縁膜としての熱酸化膜の膜厚以上の厚さの酸化膜は、パターン幅の狭いものとなる。この場合、素子領域に形成するゲート酸化膜の膜厚が、素子領域のトレンチ分離領域との境界付近で薄くなるのを回避することが困難となるおそれがある。そこで、上記オーバーラップ量は、素子領域の有効利用と、ゲート酸化膜の素子領域周縁部での薄膜化抑制とを考慮して上記のとおり適切なものに設定している。
　（９）次に、第２のシリコン窒化膜１０９の開口１０９ａ内に露出する熱酸化膜１０３を希弗酸処理によりエッチング除去し、シリコン基板の表面を露出させる。このとき、第２のシリコン窒化膜１０９が、素子領域１００ａ、１００ｂ、１００ｄおよび１００ｅの周辺部に重なる部分では、該シリコン窒化膜１０９の下側に、熱酸化膜１０３が熱酸化物層１０３ａとして残る。その後、熱酸化により上記熱酸化膜１０３（つまり熱酸化物層１０３ａ）より薄い１５ｎｍ～６０ｎｍの熱酸化膜１１０を、高電圧Ｐ型及びＮ型ＭＯＳトランジスタのゲート酸化膜として第２のシリコン窒化膜１０９の開口１０９ａ内に形成する。これにより図４（ｂ）に示す断面構造が得られる。
　この熱酸化の際には、トレンチ分離領域１００ｃ、１００ｆ、１００ｇは、第２のシリコン窒化膜１０９でカバーされており、このため、基板表面が結晶欠陥の原因である高温の酸化性雰囲気に晒されても、トレンチ溝内のシリコン側壁面での酸化膜の成長は起こり得ない。また、第２シリコン窒化膜１０９の、素子領域側部とオーバーラップした部分の下側には、熱酸化膜１１０を形成する前に、該熱酸化膜１１０の膜厚以上の厚さの酸化物層１０３ａがすでに形成されているので、トレンチ分離領域と素子領域（活性領域）の境界部で、熱酸化膜１１０の成長が素子領域（活性領域）の上端隅部でのストレスにより抑制されても、この境界部分での熱酸化膜の薄膜化は回避される。
　（１０）続いて、高電圧Ｎ型およびＰ型ＭＯＳトランジスタが形成される素子領域１０８ａおよび１０８ｂを覆うよう選択的にレジスト膜Ｒ５を形成し、該レジスト膜Ｒ５をエッチングマスクとして、低電圧Ｎ型およびＰ型ＭＯＳトランジスタが形成される素子領域１０８ｃおよび１０８ｄの熱酸化膜１１０を除去する。これにより、図５（ａ）に示す断面構造が得られる。
　（１１）次に、上記レジスト膜Ｒ５を除去した後、熱酸化により上記熱酸化膜１１０より薄い熱酸化膜１１０ａ（膜厚２ｎｍ～８ｎｍ、典型的には６ｎｍ）を、低電圧Ｎ型およびＰ型ＭＯＳトランジスタのゲート酸化膜として素子領域１０８ｃおよび１０８ｄに形成する。このとき、素子領域１０８ａおよび１０８ｂでの熱酸化膜１１０は元々厚い熱酸化膜であるので、その膜厚に大きな変化は生じない。これにより図５（ｂ）に示す断面構造が得られる。
　（１２）その後、第２のシリコン窒化膜１０９を熱リン酸等により選択的に除去し、周知の技術により、ＣＭＯＳ－ＬＳＩを完成する。
　つまり、高電圧Ｎ型ＭＯＳトランジスタの形成領域であるＰウエル領域１０８ａ内の素子領域１００ａおよび高電圧Ｐ型ＭＯＳトランジスタの形成領域であるＮウエル領域１０８ｂ内の素子領域１００ｂ上に、ゲート絶縁膜１１６を介して、サイドウォール１１８を有するゲート電極１１７を形成する。そして、Ｐウエル領域１０８ａ内の素子領域１００ａでは、該ゲート電極の両側にはＮ型ソース拡散領域１１２ａおよびＮ型ドレイン拡散領域１１２ｂを形成する。また、Ｎウエル領域１０８ｂ内の素子領域１００ｂでは、該ゲート電極の両側にはＰ型ソース拡散領域１１５ａおよびＰ型ドレイン拡散領域１１５ｂを形成する。
　また、低電圧Ｎ型ＭＯＳトランジスタの形成領域であるＰウエル領域１０８ｃ内の素子領域１００ｄおよび低電圧Ｐ型ＭＯＳトランジスタの形成領域であるＮウエル領域１０８ｄ内の素子領域１００ｅ上に、ゲート絶縁膜１１６ａを介して、サイドウォール１１８ａを有するゲート電極１１７ａを形成する。そして、Ｐウエル領域１０８ｃ内の素子領域１００ｄでは、該ゲート電極の両側にはＮ型ソース拡散領域１１２ｃおよびＮ型ドレイン拡散領域１１２ｄを形成する。また、Ｎウエル領域１０８ｄ内の素子領域１００ｅでは、該ゲート電極の両側にはＰ型ソース拡散領域１１５ｃおよびＰ型ドレイン拡散領域１１５ｄを形成する。ここで、ゲート絶縁膜１１６および１１６ａは、それぞれのゲート電極１１７および１１７ａのパターンに合わせて熱酸化膜１１０および１１０ａをパターニングすることで得られる。
　さらに、全面に層間絶縁膜１１９を形成した後、メタル配線１１４および１１４ａを形成し、該メタル配線１１４を、該層間絶縁膜１１９を貫通するコンタクト電極１１３により対応する高電圧のＮ型およびＰ型ＭＯＳトランジスタのＮ型およびＰ型ソース拡散領域１１２ａおよび１１５ａに接続し、また、該メタル配線１１４ａを、該層間絶縁膜１１９を貫通するコンタクト電極１１３ａにより対応する低電圧のＮ型およびＰ型ＭＯＳトランジスタのＮ型およびＰ型ソース拡散領域１１２ｃおよび１１５ｃに接続する。これにより、図５（ｃ）に示す断面構造が得られる。
　なお、ここでは、メタル配線１１４、１１４ａをソース拡散領域１１２ａ、１１２ｃ、１１５ａ、および１１５ｃと接続した例を示しているが、メタル配線１１４、１１４ａはドレイン拡散領域１１２ｂ、１１２ｄ、１１５ｃ、および１１５ｄと接続してもよい。
　さらに、その後のＣＭＯＳ－ＬＳＩの製造プロセスで必要な処理を行って、半導体装置としてのＣＭＯＳ－ＬＳＩを完成させる。
　このように本実施形態の半導体装置の製造方法によれば、シリコン基板１０１の表面領域にトレンチ分離領域１００ｃ、１００ｆ、および１００ｇを形成した後に、高電圧トランジスタのゲート絶縁膜としての膜厚を有する熱酸化膜１１０を形成する際には、熱酸化をトレンチ分離領域１００ｃ、１００ｆ、および１００ｇを第２のシリコン窒化膜１０９で覆った状態で行うので、トレンチ分離領域１００ｃ、１００ｆ、および１００ｇにおけるトレンチ溝側面のシリコンが酸化されるのを回避できる。このため、トレンチ溝側面でのシリコンの酸化によりトレンチ溝内での体積増加に起因して素子領域に圧縮応力が加わり、トレンチ分離領域近傍のサイズの小さい素子領域（つまり低電圧トランジスタの素子領域）でシリコンの結晶欠陥が発生するのを回避できる。
　また、本実施形態の半導体装置の製造方法では、第２のシリコン窒化膜１０９の、素子領域側部とオーバーラップした部分の下側には、高電圧トランジスタのゲート絶縁膜としての熱酸化膜１１０を形成する前に、該熱酸化膜１１０の膜厚以上の厚さの熱酸化物層１０３ａがすでに形成されているので、トレンチ分離領域１００ｃ、１００ｆ、および１００ｇと素子領域（活性領域）１００ａ、１００ｂ、１００ｄおよび１００ｅの境界部で、熱酸化膜１１０の成長が素子領域（活性領域）の上端隅部でのストレスにより抑制されても、この境界部分での熱酸化膜の薄膜化を回避することができる。
　なお、上記実施形態１の半導体装置では、半導体基板としてシリコン基板を用いているが、半導体基板は熱酸化可能なものであればよく、本発明の目的を達成可能な種々の半導体基板を用いることができる。
　また、上記実施形態１の半導体装置の製造方法では、基板表面に形成するトレンチ溝の断面形状は、トレンチ溝側面が平面状態であり、かつ、基板の表面側ほどトレンチ溝の幅が広がるテーパー状になっているものとしているが、本発明は、基板表面の熱酸化時にトレンチ溝側壁のシリコンが酸化されるという課題を解決するものであることから、本発明のトレンチ分離領域には、上記酸化が問題となり得る種々の形状のものが含まれる。例えば、トレンチ溝の断面形状は、基板表面に対してトレンチ側壁が垂直になっているものでもよく、またトレンチ側壁が平面であるものに限らず、曲面であるものでもよい。
　また、上記実施形態１の半導体装置の製造方法では、トレンチ分離領域およびその周辺を覆う酸化防止膜として窒化シリコン膜を用いているが、この酸化防止膜は、トレンチ溝側壁のシリコンが酸化されるのを防止するための膜であり、例えば、外気中の酸素に対する透過性が小さい膜であればよい。従って、酸化防止膜は窒化シリコン膜に限定されるものではなく、酸化防止膜の厚さは、酸化防止効果を発揮できる程度であればよい。ただし、例えば窒化シリコン膜を用いる場合には、上述したように、この窒化シリコン膜は２０ｎｍ以上の膜厚とすることが好ましい。
　さらに、上記実施形態１では、特に説明しなかったが、上記実施形態１の半導体装置であるＣＭＯＳ－ＬＳＩは、例えば、液晶テレビジョンの表示パネルの入出力部などに用いられるものであり、また、その他の電気機器、例えば、ビデオカメラ、スキャナ、ファクシミリ、コピー機などの信号の入出力部、さらに、家電製品の駆動部を駆動制御する駆動制御部などに用いられるものである。この場合、ロジック回路を構成する低電圧トランジスタは、入出力回路を構成する高電圧トランジスタの動作を制御する制御回路などに用いられる。
　また、上記高電圧ＭＯＳトランジスタのゲート酸化膜として１５ｎｍ～６０ｎｍ程度の厚さの酸化膜１１０を形成する場合を示したが、例えば、５．０Ｖ程度で動作する高電圧トランジスタでは、通常ゲート絶縁膜の膜厚は１４ｎｍ程度必要となり、この程度の厚さの熱酸化膜を形成すると、１．８Ｖ程度で動作する低電圧トランジスタを構成するサイズの小さい素子領域では結晶欠陥が生ずる。従って、例えば、ＬＳＩにおいて、レジスタ回路など記憶回路を構成する最小サイズのトランジスタでは、膜厚１４ｎｍ以下の熱酸化膜の形成時にも、トレンチ分離溝側面でのシリコンの酸化による応力により結晶欠陥が生ずる恐れがあり、１０ｎｍ以上の厚さの熱酸化膜の形成時には、トランジスタの素子領域で結晶欠陥が生ずる可能性がある。
　以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
　本発明は、半導体装置の製造方法および電気機器の分野において、高電圧トランジスタのゲート耐圧を確保し得る程度の厚いゲート酸化膜の形成時に、この厚いゲート酸化膜が素子領域とトレンチ分離領域との境界で薄膜化するのを抑制することができ、しかも、厚いゲート酸化膜の形成時に、サイズの小さい低電圧トランジスタの活性領域で、トレンチ分離溝の側壁部分での基板材料の酸化に起因した結晶欠陥が発生するのを防止することができる半導体装置の製造方法およびこのような半導体装置の製造方法により得られた半導体装置を搭載した電気機器を提供することができる。
　１００　半導体装置
　１００ａ、１００ｂ　素子領域
　１００ｃ、１００ｆ、１００ｇ　トレンチ分離領域
　１０１　シリコン基板
　１０３　熱酸化膜
　１０３ａ　熱酸化物層
　１０４　第１のシリコン窒化膜
　１０５　トレンチ溝
　１０６　側壁熱酸化膜
　１０７　埋め込み酸化膜
　１０８ａ、１０８ｃ　Ｐウエル領域
　１０８ｂ、１０８ｄ　Ｎウェル領域
　１０９　第２のシリコン窒化膜
　１１０　厚い熱酸化膜
　１１０ａ　薄い熱酸化膜
　１１１ａ　高電圧トランジスタの形成領域
　１１１ｂ　低電圧トランジスタの形成領域
　１１２ａ、１１２ｃ　Ｎ型ソース拡散領域
　１１２ｂ、１１２ｄ　Ｎ型ドレイン拡散領域
　１１５ａ、１１５ｃ　Ｐ型ソース拡散領域
　１１５ｂ、１１５ｄ　Ｐ型ドレイン拡散領域
　１１３、１１３ａ　コンタクト電極
　１１４、１１４ａ　メタル配線
　１１６、１１６ａ　ゲート絶縁膜
　１１７、１１７ａ　ゲート電極
　１１８、１１８ａ　サイドウォール
　Ｒ１～Ｒ５　レジスト膜

Claims (13)

  1. 　半導体基板上に形成された複数の半導体素子をトレンチ分離領域により分離した半導体装置を製造する方法であって、
    　該半導体基板の表面に、該半導体素子が形成されるべき素子領域を分離するようトレンチ分離溝を形成するステップと、
    　該トレンチ分離溝に誘電体材料を埋め込んでトレンチ分離領域を形成するステップと、
    　該半導体基板の表面に、該トレンチ分離領域を覆うよう選択的に酸化防止膜を形成するステップと、
    　該酸化防止膜をマスクとして、該複数の半導体素子のうちの最大サイズ以外の所定サイズの半導体素子で必要となる熱酸化膜の厚さより厚い熱酸化膜を、該所定サイズの半導体素子の素子領域に形成するステップと
    　を含む、半導体装置の製造方法。
  2. 　請求項１に記載の半導体装置の製造方法において、
    　前記半導体装置は、前記複数の半導体素子として、
    　高電圧で動作する高電圧半導体素子と、
    　低電圧で動作する低電圧半導体素子とを含み、
    　該低電圧半導体素子は、前記所定サイズの半導体素子であり、
    　前記厚い熱酸化膜は、該高電圧半導体素子で必要となる耐圧を満たす膜厚を有している、半導体装置の製造方法。
  3. 　請求項２に記載の半導体装置の製造方法において、
    　前記酸化防止膜は、前記トレンチ分離領域からはみ出して該トレンチ分離領域に接する素子領域に所定のオーバーラップ量で重なるよう形成される、半導体装置の製造方法。
  4. 　請求項３に記載の半導体装置の製造方法において、
    　前記酸化防止膜と前記素子領域とがオーバーラップするオーバーラップ領域では、該酸化防止膜の下側に、該素子領域に形成されるべき半導体素子で必要となる熱酸化膜の膜厚より厚い酸化物層が形成されている、半導体装置の製造方法。
  5. 　請求項４に記載の半導体装置の製造方法において、
    　前記素子領域上に前記熱酸化膜を形成するステップは、
    　前記酸化防止膜を形成した後、前記高電圧半導体素子が形成されるべき高電圧素子領域および前記低電圧半導体素子が形成されるべき低電圧素子領域のいずれにも、該高電圧半導体素子で必要となる耐圧を満たす厚い熱酸化膜を形成するステップと、
    　該低電圧素子領域に形成した厚い熱酸化膜を除去して、該低電圧半導体素子で必要となる耐圧を満たす薄い熱酸化膜を形成するステップとを含む、半導体装置の製造方法。
  6. 　請求項１に記載の半導体装置の製造方法において、
    　前記トレンチ分離領域を形成するステップは、
    　前記半導体基板であるシリコン基板に形成したトレンチ分離溝内面に熱酸化によりトレンチ内熱酸化膜を形成するステップを有し、
    　該レンチ内熱酸化膜を形成した後に、該トレンチ分離溝内に誘電体材料を埋め込んでトレンチ分離領域を形成するステップである、半導体装置の製造方法。
  7. 　請求項６に記載の半導体装置の製造方法において、
    　前記トレンチ分離領域を形成するステップは、
    　前記トレンチ分離溝内面のエッチングダメージが吸収されるよう該トレンチ分離溝内面に熱酸化により犠牲熱酸化膜を形成するステップを含み、
    　該犠牲熱酸化膜を除去した後、該トレンチ分離溝内面に前記トレンチ内熱酸化膜を形成し、その後、該トレンチ分離溝内に誘電体材料を埋め込んでトレンチ分離領域を形成するステップである、半導体装置の製造方法。
  8. 　請求項１に記載の半導体装置の製造方法において、
    　前記トレンチ分離溝を形成するステップは、
    　前記半導体基板であるシリコン基板上に第１の熱酸化膜を形成するステップと、
    　該第１の熱酸化膜上に第１のシリコン窒化膜を形成するステップと、
    　該第１のシリコン窒化膜を、前記素子領域に対応する部分に開口が形成されるようパターニングするステップと、
    　該パターニングした第１のシリコン窒化膜をマスクとして、該第１の熱酸化膜および該シリコン基板を選択的にエッチングして該トレンチ分離溝を形成するステップとを含む、半導体装置の製造方法。
  9. 　請求項１に記載の半導体装置の製造方法において、
    　前記所定サイズの半導体素子で必要となる熱酸化膜の厚さより厚い熱酸化膜は１０ｎｍ以上の膜厚を有する、半導体装置の製造方法。
  10. 　請求項１に記載の半導体装置の製造方法において、
    　前記酸化防止膜の厚さは、０．０２ｕｍ以上である、半導体装置の製造方法。
  11. 　請求項３に記載の半導体装置の製造方法において、
    　前記オーバーラップ量は、０．２ｕｍ以上である、半導体装置の製造方法。
  12. 　請求項２に記載の半導体装置の製造方法において、
    　前記高電圧半導体素子は、５Ｖ以上かつ４０Ｖ以下の範囲内のゲート電圧で動作する、該半導体装置の入出力部を構成する高電圧ＭＯＳトランジスタであり、
    　前記低電圧半導体素子は、１．２Ｖ以上かつ３．３Ｖ以下の範囲内のゲート電圧で動作する低電圧ＭＯＳトランジスタである、半導体装置の製造方法。
  13. 　半導体装置を搭載した電気機器であって、
    　該半導体装置は、請求項１～１２のいずれかに記載の半導体装置の製造方法により製造されたものである、電機機器。
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