JP2005093832A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】 処理工程が共通化でき、処理工程および処理時間を短縮できる0.18μmレベルのロジックとFlashメモリを混載できる溝型素子分離方法を提供することを目的とするものである。
【解決手段】 特に、2個の高電圧駆動用トランジスタの間隔が、埋め込み酸化膜の堆積膜厚の2倍以上である場合に、素子分離の一部に、第1の溝型素子分離7を用いることによって、埋め込み不良を防ぐことが可能となるため、処理工程が共通化でき、処理工程および処理時間を短縮できる0.18μmレベルのロジックとFlashメモリを混載できる溝型素子分離方法を提供することができる。
【選択図】 図1
【解決手段】 特に、2個の高電圧駆動用トランジスタの間隔が、埋め込み酸化膜の堆積膜厚の2倍以上である場合に、素子分離の一部に、第1の溝型素子分離7を用いることによって、埋め込み不良を防ぐことが可能となるため、処理工程が共通化でき、処理工程および処理時間を短縮できる0.18μmレベルのロジックとFlashメモリを混載できる溝型素子分離方法を提供することができる。
【選択図】 図1
Description
本発明は、半導体装置およびその製造方法に関し、特に素子として高電圧駆動用MOSトランジスタと低電圧駆動用MOSトランジスタを混載した半導体装置とその溝型素子分離の製造方法に関するものである。
近年、Flashメモリ混載ロジックの微細加工が進んでいる。ところで、Flashメモリ混載ロジックプロセスは、微細化された低電圧駆動用MOSトランジスタと、Flashメモリの書込み・消去に必要な10V程度の高電圧駆動用MOSトランジスタを同一基板上に混載する必要があるところに、技術的困難さがある。
従来の半導体装置では、LOCOS技術を用いた製造方法で、その製造方法は、第1のマスク工程により、低電圧駆動用トランジスタの素子分離形成を行い、次いで、第2のマスク工程により、素子分離の成長膜厚を変えている。(例えば、特許文献1参照)。
しかし、プロセスの微細化と共に溝の深さが同一である溝型素子分離を用いるようになってきており、溝型素子分離を用いたFlashメモリ混載ロジックの製造方法が求められている。
以下、従来の低電圧駆動用トランジスタと高電圧駆動用トランジスタを混載した半導体装置の製造方法について、図20〜図31の工程断面図を用いて説明する。
図20は従来のMOSトランジスタの製造方法における保護酸化膜形成工程を説明する図、図21は従来のMOSトランジスタの製造方法における溝形成工程を説明する図、図22は従来のMOSトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図、図23は従来のMOSトランジスタの製造方法における溝型素子分離形成工程を説明する図、図24は従来のMOSトランジスタの製造方法における第1ゲート酸化膜成長工程を説明する図、図25は従来のMOSトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図、図26は従来のMOSトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図、図27は従来のMOSトランジスタの製造方法におけるゲート形成工程を説明する図、図28は従来のMOSトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図29は従来のMOSトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図30は従来のMOSトランジスタの製造方法におけるサイドウォール形成工程を説明する図、図31は従来のMOSトランジスタの製造方法における高濃度拡散層形成工程を説明する図である。
図20は従来のMOSトランジスタの製造方法における保護酸化膜形成工程を説明する図、図21は従来のMOSトランジスタの製造方法における溝形成工程を説明する図、図22は従来のMOSトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図、図23は従来のMOSトランジスタの製造方法における溝型素子分離形成工程を説明する図、図24は従来のMOSトランジスタの製造方法における第1ゲート酸化膜成長工程を説明する図、図25は従来のMOSトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図、図26は従来のMOSトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図、図27は従来のMOSトランジスタの製造方法におけるゲート形成工程を説明する図、図28は従来のMOSトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図29は従来のMOSトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図30は従来のMOSトランジスタの製造方法におけるサイドウォール形成工程を説明する図、図31は従来のMOSトランジスタの製造方法における高濃度拡散層形成工程を説明する図である。
図20〜図31において、1は半導体基板、2は保護酸化膜(SiO2)、3は窒化膜(Si3N4)、4は第1の溝加工用マスク、7は第1の溝型素子分離、9は第1ゲート酸化膜(SiO2)、10は低電圧駆動用トランジスタ領域の酸化膜除去用マスク、11は低電圧駆動用トランジスタのゲート酸化膜(SiO2)、12は高電圧駆動用トランジスタのゲート酸化膜(SiO2)、13はゲート(Poly−Si)、14はゲート加工用マスク、15は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク、16は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、17は低電圧駆動用トランジスタの低濃度拡散層形成用マスク、18は低電圧駆動用トランジスタの低濃度拡散層、19はサイドウォール、20はソース・ドレインの高濃度拡散層である。
まず、図20に示すように、半導体基板1上に保護酸化膜(SiO2)2を10nm、窒化膜(Si3N4)3を200nm成長する。
次に、図21に示すように、第1の溝加工用マスク4をリソグラフィー技術により形成して、ドライエッチング技術により溝を形成し、その後、第1の溝加工用マスク4を除去する。
次に、図21に示すように、第1の溝加工用マスク4をリソグラフィー技術により形成して、ドライエッチング技術により溝を形成し、その後、第1の溝加工用マスク4を除去する。
ここで、溝型素子分離用溝の深さは、低電圧駆動用トランジスタの低濃度拡散層深さ+約0.1μm程度に設定する。例えば、拡散層深さが0.25μmの場合は、溝型素子分離用の溝深さは0.35μm程度に設定される。
次に、図22に示すように、形成された溝に、CVD(Chemical Vapor Deposition)技術を用いて、埋め込み酸化膜(SiO2)を堆積して埋め、CMP(Chemical Mechanical Planarization)技術により、基板表面を研磨して窒化膜3と埋め込み酸化膜を露出させる。
次に、図23に示すように、露出した窒化膜3を除去し、第1の溝型素子分離7を形成する。その後、必要なイオン種の注入を行い、ウェルを形成する。
次に、図24に示すように、保護酸化膜(SiO2)2を除去し、第1ゲート酸化膜(SiO2)9を成長させる。
次に、図24に示すように、保護酸化膜(SiO2)2を除去し、第1ゲート酸化膜(SiO2)9を成長させる。
次に、図25に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク10をリソグラフィー技術により形成し、低電圧駆動用トランジスタ領域における第1の酸化膜(SiO2)9を除去する。
次に、図26に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク10を除去した後、低電圧駆動用トランジスタのゲート酸化膜11と高電圧駆動用トランジスタのゲート酸化膜12を、熱酸化により形成する。
次に、図27に示すように、低電圧駆動用トランジスタのゲート酸化膜11と高電圧駆動用トランジスタのゲート酸化膜12の上にゲート(Poly−Si)13をCVD技術を用いて堆積する。その後、ゲート加工用マスク14をリソグラフィー技術により形成し、ドライエッチング技術により、トランジスタのゲート加工を行い、ゲート加工用マスク14を除去する。
次に、図28に示すように、高電圧駆動用トランジスタの低濃度拡散層形成用マスク15をリソグラフィー技術により形成し、高電圧駆動用トランジスタの低濃度拡散層16をイオン注入技術により形成する。
次に、図29に示すように、低電圧駆動用トランジスタの低濃度拡散層形成用マスク17をリソグラフィー技術により形成し、低電圧駆動用トランジスタの低濃度拡散層18をイオン注入技術により形成する。
次に、図30に示すように、絶縁膜を半導体基板上に堆積させ、ドライエッチング技術により、サイドウォール19を形成する。
次に、図31に示すように、イオン注入技術によりソース・ドレインの高濃度拡散層20を形成する。
次に、図31に示すように、イオン注入技術によりソース・ドレインの高濃度拡散層20を形成する。
その後、これらを覆うように基板の表面側に1000nm程度の厚い絶縁用の酸化膜(SiO2)がCVD法により形成され、最後に、各素子の電極部の絶縁膜にコンタクトホールを開口し、トランジスタの電極部および絶縁膜の表面に導電性金属による必要な電気配線を施すことにより、所望の半導体装置を得る。
特開平9−97788号公報
しかしながら、上記従来の溝型素子分離の製造方法では、低電圧駆動用MOSトランジスタは、微細化の進展により、例えば、ゲート長が0.18μmレベルの低電圧駆動用のMOSトランジスタ間の溝型素子分離の分離幅は0.18μmと求められ、これを精度よく加工するための素子分離の最適な深さは0.25μm程度となる。その一方で、高電圧駆動用のMOSトランジスタのソース・ドレイン拡散層は、10V程度の耐圧を確保するために、0.25μm程度の分離幅が必要であり、高電圧駆動用MOSトランジスタ間の溝型素子分離の深さは、0.35μm程度が必要である。
ここで、低電圧駆動用MOSトランジスタと高電圧用MOSトランジスタの深さを同じ0.35μmにすると、低電圧駆動用トランジスタの溝型素子分離領域に結晶欠陥が誘発され、歩留を落としてしまう。
すなわち、求められる低電圧駆動用のMOSトランジスタ間の溝型素子分離の深さと高電圧駆動用MOSトランジスタ間の溝型素子分離の深さに違いが必要となり、製造方法においても、共通のマスク工程で高電圧駆動用トランジスタ間の溝型素子分離と低電圧駆動用MOSトランジスタの溝型素子分離とを形成することは非常に困難なものとなる。
また、溝型素子分離は半導体回路において様々な幅が存在するが、溝を埋め込む酸化膜の堆積膜厚は、溝の底が一定深さの場合は、隣接する2個のトランジスタ間の溝型素子分離幅の2分の1以上の堆積膜厚を確保しなければ、溝型素子分離への埋め込み不良が発生してしまうという問題点があった。このことは、より深い溝型素子分離が必要な高電圧駆動用トランジスタ間の溝型素子分離において顕著になる。
例えば、0.18μm混載Flashプロセスの場合、高電圧駆動用トランジスタ間の溝型素子分離に酸化膜を埋め込むとすると、溝型素子分離の幅は、高電圧駆動用トランジスタの低濃度拡散層が隣接するトランジスタに回り込まないように設定された300nmなので、その堆積膜厚は埋め込み酸化膜(SiO2)=600nmが必要である。一方、0.18μm単体CMOSプロセスにおいては、埋め込み酸化膜は500nmで十分である。これは、窒化膜膜厚+溝型素子分離用の溝深さよりも厚く設定するという式から導かれる。すなわち、200nm(窒化膜膜厚)+250nm(溝型素子分離用の溝深さ)+50nm(次工程のCMPで堆積膜を研磨して平坦化するために必要な膜厚)=500nmとなる。
以上のように、この膜厚の違いは、下記2点の問題点を生じる。まず、0.18μm単体CMOSプロセスと異なるレシピを用いなければならなくなるため、拡散ラインにおいて、処理工程と処理時間が増大する。また、CVD工程での処理、およびCMP工程での処理において、共通のマスク工程で高電圧駆動用トランジスタ間の溝型素子分離と低電圧駆動用MOSトランジスタの溝型素子分離とを形成することは非常に困難なものとなる。このことは、特にFlash混載プロセスとCMOSプロセスの混流ラインの効率を大きく低下させる。
本発明は、このような従来の溝型素子分離方法の問題点に鑑み、処理工程が共通化でき、処理工程および処理時間を短縮できる0.18μmレベルのロジックとFlashメモリを混載できる溝型素子分離方法を提供することを目的とするものである。
上記の問題点を解決するために、本発明の請求項1記載の半導体装置は、同一の半導体基板に第1の電源電圧で駆動する第1のMOS型トランジスタ素子および前記第1の電源電圧より高電圧である第2の電源電圧で駆動する第2のMOS型トランジスタ素子を混載する半導体装置であって、前記第1のMOS型トランジスタ素子を分離する第1の溝型素子分離と、前記第2のMOS型トランジスタ素子を分離する第2の溝型素子分離とを有し、前記第2の溝型素子分離の少なくとも一部の溝の深さが前記第1の溝型素子分離の溝の深さよりも深いことを特徴とする。
請求項2記載の半導体装置は、請求項1記載の半導体装置において、前記第2の溝型素子分離の幅は、前記第2の溝型素子分離の溝を埋め込む絶縁膜の堆積膜厚の2倍以上であることを特徴とする。
請求項3記載の半導体装置は、請求項1または請求項2のいずれかに記載の半導体装置において、前記第1の溝型分離素子の深さが、前記半導体基板の表面より0.3μm以下の深さであることを特徴とする。
請求項4記載の半導体装置は、請求項1または請求項2または請求項3のいずれかに記載の半導体装置において、前記第2のMOS型トランジスタ素子を分離するのに必要な所定の深さが、前記半導体基板の表面より0.3μm以上の深さであることを特徴とする。
請求項5記載の半導体装置は、請求項1または請求項2または請求項3または請求項4のいずれかに記載の半導体装置において、前記第1の電源電圧は3.6V以下であることを特徴とする。
請求項6記載の半導体装置は、請求項1または請求項2または請求項3または請求項4または請求項5のいずれかに記載の半導体装置において、前記第2の電源電圧は8V以上であることを特徴とする。
請求項7記載の半導体装置は、請求項1または請求項2または請求項3または請求項4または請求項5または請求項6のいずれかに記載の半導体装置において、前記第2の電源電圧は、前記第1の電源電圧をもとに前記半導体装置内部に構成された昇圧回路により生成された内部発生電源電圧であることを特徴とする。
請求項8記載の半導体装置は、請求項1または請求項2または請求項3または請求項4または請求項5または請求項6または請求項7のいずれかに記載の半導体装置において、前記第2の領域に形成した第1の溝内の少なくとも一部の領域内に、複数の前記第2の溝型素子分離の深さを有する溝型素子分離を有することを特徴とする。
請求項9記載の半導体装置の製造方法は、同一の半導体基板に第1の電源電圧で駆動する第1のMOS型トランジスタ素子および前記第1の電源電圧より高電圧である第2の電源電圧で駆動する第2のMOS型トランジスタ素子を混載する半導体装置の製造方法における溝型素子分離の形成に際し、半導体基板の第1の領域上および第2の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、前記第1および第2の領域の溝形成領域上を開口した溝型素子分離加工用の第1のマスクを形成する工程と、前記第1のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去すると共に、前記半導体基板を所定の深さまでエッチングして第1の溝を形成する工程と、前記第1のマスクを除去した後、前記第1の領域における前記第1の溝を覆うと共に、前記第2の領域に形成した第1の溝内の一部の領域を覆う第2のマスクを形成する工程と、前記第2のマスクを用いて、自己整合的に前記第2の領域における前記第1の溝の開口部をさらにエッチングして第2の溝を形成する工程とを有することを特徴とする。
請求項10記載の半導体装置の製造方法は、同一の半導体基板に第1の電源電圧で駆動する第1のMOS型トランジスタ素子および前記第1の電源電圧より高電圧である第2の電源電圧で駆動する第2のMOS型トランジスタ素子を混載する半導体装置の製造方法における溝型素子分離の形成に際し、半導体基板の第1の領域上および第2の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、前記第1および第2の領域の溝形成領域上を開口した溝型素子分離加工用の第1のマスクを形成する工程と、前記第1のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去すると共に、前記半導体基板を所定の深さまでエッチングして第1の溝を形成する工程と、前記第1のマスクを除去した後、前記第1の領域における前記第1の溝を覆うと共に、前記第2の領域に形成した第1の溝を開口する第2のマスクを形成する工程と、前記第2のマスクを用いて、自己整合的に前記第2の領域における前記第1の溝の開口部をさらにエッチングして第2の溝を形成する工程と、前記第2の溝型素子分離の溝を埋め込む絶縁膜を堆積する工程とを有し、前記第2の領域の溝形成領域は、分離すべき前記第2のMOS型トランジスタ素子間において、前記第2の溝を溝幅が前記絶縁膜の堆積膜厚の2倍未満の幅の複数個の溝に分離して形成することを特徴とする。
以上のように、本発明の半導体装置および半導体装置の製造方法によれば、処理工程が共通化でき、処理工程および処理時間を短縮できる0.18μmレベルのロジックとFlashメモリを混載できる溝型素子分離方法を提供することができる。
以上のように、本発明の半導体装置および半導体装置の製造方法によれば、特に、2個の高電圧駆動用トランジスタの間隔が、埋め込み酸化膜の堆積膜厚の2倍以上である場合に、素子分離の一部に、第1の溝型素子分離を用いることによって、埋め込み不良を防ぐことが可能となるため、処理工程が共通化でき、処理工程および処理時間を短縮できる0.18μmレベルのロジックとFlashメモリを混載できる溝型素子分離方法を提供することができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
(実施の形態1)
まず、本発明の実施の形態1について、図1および図2〜図15の工程断面図を用いて説明する。
(実施の形態1)
まず、本発明の実施の形態1について、図1および図2〜図15の工程断面図を用いて説明する。
図1は0.18μmプロセスにおける高電圧駆動用のMOSトランジスタと低電圧駆動用のMOSトランジスタを同一基板上に形成した半導体装置の断面図である。
図1において、1は半導体基板、7は第1の溝型素子分離、8は第2の溝型素子分離、11は低電圧駆動用トランジスタのゲート酸化膜、12は高電圧駆動用トランジスタのゲート酸化膜、13はゲート(Poly−Si)、16は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、18は低電圧駆動用トランジスタの低濃度拡散層、19はサイドウォール、20はソース・ドレインの高濃度拡散層である。
図1において、1は半導体基板、7は第1の溝型素子分離、8は第2の溝型素子分離、11は低電圧駆動用トランジスタのゲート酸化膜、12は高電圧駆動用トランジスタのゲート酸化膜、13はゲート(Poly−Si)、16は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、18は低電圧駆動用トランジスタの低濃度拡散層、19はサイドウォール、20はソース・ドレインの高濃度拡散層である。
図2は実施の形態1のMOSトランジスタの製造方法における保護酸化膜形成工程を説明する図、図3は実施の形態1のMOSトランジスタの製造方法における第1の溝形成工程を説明する図、図4は実施の形態1のMOSトランジスタの製造方法における第2の溝形成工程を説明する図、図5は実施の形態1のMOSトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図、図6は実施の形態1のMOSトランジスタの製造方法における窒化膜露出工程を説明する図、図7は実施の形態1のMOSトランジスタの製造方法における溝型素子分離形成工程を説明する図、図8は実施の形態1のMOSトランジスタの製造方法における第1ゲート酸化膜成長工程を説明する図、図9は実施の形態1のMOSトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図、図10は実施の形態1のMOSトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図、図11は実施の形態1のMOSトランジスタの製造方法におけるゲート形成工程を説明する図、図12は実施の形態1のMOSトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図13は実施の形態1のMOSトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図14は実施の形態1のMOSトランジスタの製造方法におけるサイドウォール形成工程を説明する図、図15は実施の形態1のMOSトランジスタの製造方法における高濃度拡散層形成工程を説明する図である。
図2〜図15において、1は半導体基板、2は保護酸化膜(SiO2)、3は窒化膜(Si3N4)、4は第1の溝加工用マスク、5は第2の溝加工用マスク、6は埋め込み酸化膜(SiO2)、7は第1の溝型素子分離、8は第2の溝型素子分離、9は第1ゲート酸化膜、10は低電圧駆動用トランジスタ領域の酸化膜除去用マスク、11は低電圧駆動用トランジスタのゲート酸化膜、12は高電圧駆動用トランジスタのゲート酸化膜、13はゲート(Poly−Si)、14はゲート加工用マスク、15は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク、16は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、17は低電圧駆動用トランジスタの低濃度拡散層形成用マスク、18は低電圧駆動用トランジスタの低濃度拡散層、19はサイドウォール、20はソース・ドレインの高濃度拡散層である。
まず、図2に示すように、半導体基板1上に保護酸化膜(SiO2)2を10nmおよび窒化膜(Si3N4)3を200nm成長する。
次に、図3に示すように、第1の溝加工用マスク4をリソグラフィー技術により形成し、ドライエッチング技術により第1の溝を形成する。その後、第1の溝加工用マスク4を除去する。ここで、第1の溝型素子分離用の溝深さは、低電圧駆動用トランジスタの低濃度拡散層の深さ0.18μmに隣接するトランジスタへの拡散層の回り込みを防止するためのマージン(通常約0.05μm)を見込んで0.25μmと設定する。また、これ以上の深さに加工すると、製品において結晶欠陥を誘発し歩留を落としてしまうため、0.3μm以下に設定しなければならない。このため0.25μmは妥当な設定となる。また、この設定値による耐圧を確保できるトランジスタの駆動電圧は、3.6V以下のトランジスタである。
次に、図3に示すように、第1の溝加工用マスク4をリソグラフィー技術により形成し、ドライエッチング技術により第1の溝を形成する。その後、第1の溝加工用マスク4を除去する。ここで、第1の溝型素子分離用の溝深さは、低電圧駆動用トランジスタの低濃度拡散層の深さ0.18μmに隣接するトランジスタへの拡散層の回り込みを防止するためのマージン(通常約0.05μm)を見込んで0.25μmと設定する。また、これ以上の深さに加工すると、製品において結晶欠陥を誘発し歩留を落としてしまうため、0.3μm以下に設定しなければならない。このため0.25μmは妥当な設定となる。また、この設定値による耐圧を確保できるトランジスタの駆動電圧は、3.6V以下のトランジスタである。
次に、図4に示すように、第1の溝型素子分離となる領域をSi基板を追加エッチングされないように保護し、第1の溝型素子分離の深さを保ち、また、第2の溝型素子分離に当たっては、幅広の第2の溝型素子分離形成領域において、第2の溝型素子分離の深さと第1の溝型素子分離の深さの差分に相当する埋め込み酸化膜(SiO2)の堆積膜厚を減少させることを可能とする埋め込み対策を兼ねた第2の溝加工用マスク5をリソグラフィー技術により形成し、埋め込み対策用の第2の溝型素子分離を、ドライエッチング技術により形成する。その後、第2の溝加工用マスク5を除去する。ここで、第2の溝型素子分離用の溝深さは、0.30μm(高電圧駆動用トランジスタの低濃度拡散層の深さ)+0.05μm(隣接するトランジスタへの拡散層の回り込みを防止するためのマージン)=0.35μmと設定する。この値は、高電圧駆動用トランジスタの低濃度拡散層が、隣接するトランジスタの領域に回りこまないように設定されるべきであるため妥当と言える。すなわち、第2の溝型素子分離の深さは、隣接するトランジスタ間の耐圧を確保するために0.3μm以上に設定する必要があり、また、この設定値による耐圧を確保できるトランジスタの駆動電圧は、8V以上のトランジスタである。
次に、図5に示すように、形成された溝をCVD(Chemical Vapor Deposition)技術を用いて、埋め込み酸化膜(SiO2)6を堆積して埋め込む。ここで、第2の溝型素子分離の中央部の埋め込み酸化膜(SiO2)の堆積膜厚を、およそ窒化膜(Si3N4)3の膜厚と溝型素子分離用の溝深さとを加えた膜厚に設定する。すなわち、200nm+250nm+50nm(次工程のCMPで堆積膜を研磨して平坦化するために必要な膜厚)=500nmに設定する。この設定膜厚は、0.18μm単体CMOSプロセスで設定されている堆積膜厚と同じ堆積膜厚(発明が解決しようとする課題に記載)である。すなわち、堆積膜厚の2倍以上の幅を持つ溝型素子分離用の溝において、第2の溝加工用マスクを用いて、溝の追加ドライエッチングを保護する製造方法を可能とし、さらに埋め込み不良に対する堆積膜厚のマージンを確保することができる。このため、堆積膜の膜厚をCMOS単体プロセスと同じ膜厚に設定することを可能とした。このことにより、CVD工程および、次工程のCMP工程にて、CMOSプロセスとの同時処理を可能とし、処理工程および処理時間を短縮できる。
次に、図6に示すように、CMP(Chemical Mechanical Planarization)技術により、基板表面を研磨し、窒化膜3を露出させる。
次に、図7に示すように、露出した窒化膜3を除去し、第1の溝型素子分離7および第2の溝型素子分離8を形成する。その後、必要なイオン種の注入を行いウェル形成を行う。
次に、図7に示すように、露出した窒化膜3を除去し、第1の溝型素子分離7および第2の溝型素子分離8を形成する。その後、必要なイオン種の注入を行いウェル形成を行う。
次に、図8に示すように、保護酸化膜(SiO2)2を除去し、第1ゲート酸化膜(SiO2)9を成長させる。
次に、図9に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク10をリソグラフィー技術により形成し、低電圧駆動用トランジスタ領域の酸化膜(SiO2)2を除去し、その後、低電圧駆動用トランジスタ領域の酸化膜除去用マスク10を除去する。
次に、図9に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク10をリソグラフィー技術により形成し、低電圧駆動用トランジスタ領域の酸化膜(SiO2)2を除去し、その後、低電圧駆動用トランジスタ領域の酸化膜除去用マスク10を除去する。
次に、図10に示すように、低電圧駆動用トランジスタのゲート酸化膜11と高電圧駆動用トランジスタのゲート酸化膜12を、熱酸化により形成する。
次に、図11に示すように、低電圧駆動用トランジスタのゲート酸化膜11と高電圧駆動用トランジスタのゲート酸化膜12の上にゲート(Poly−Si)13をCVD技術を用いて堆積し、その上にゲート加工用マスク14をリソグラフィー技術により形成して、ドライエッチング技術によりトランジスタのゲート加工を行う。その後、ゲート加工用マスク14を除去する。
次に、図11に示すように、低電圧駆動用トランジスタのゲート酸化膜11と高電圧駆動用トランジスタのゲート酸化膜12の上にゲート(Poly−Si)13をCVD技術を用いて堆積し、その上にゲート加工用マスク14をリソグラフィー技術により形成して、ドライエッチング技術によりトランジスタのゲート加工を行う。その後、ゲート加工用マスク14を除去する。
次に、図12に示すように、高電圧駆動用トランジスタの低濃度拡散層形成用マスク15をリソグラフィー技術により形成し、高電圧駆動用トランジスタの低濃度拡散層16をイオン注入技術により形成する。
次に、図13に示すように、低電圧駆動用トランジスタの低濃度拡散層形成用マスク17をリソグラフィー技術により形成し、低電圧駆動用トランジスタの低濃度拡散層18をイオン注入技術により形成する。
次に、図14に示すように、絶縁膜を半導体基板上に堆積させ、ドライエッチング技術により、サイドウォール19を形成する。
次に図15に示すように、イオン注入技術により高濃度拡散層20を形成する。
次に図15に示すように、イオン注入技術により高濃度拡散層20を形成する。
その後、これらを覆うように基板の表面側に1000nm程度の厚い絶縁用の酸化膜(SiO2)がCVD法により形成され、次いで、各素子の電極部の絶縁膜にコンタクトホールを開口し、トランジスタの電極部および絶縁膜の表面に導電性金属による必要な電気配線を施すことにより半導体装置を得る。
以上から明らかなように、本発明の第1の実施の形態のごとき構造および製造方法によれば、すなわち、堆積膜厚の2倍以上の幅を持つ溝型素子分離用の溝において、第2の溝加工用マスクを用いて、溝の追加ドライエッチングを保護する製造方法を可能とし、さらに埋め込み不良に対する堆積膜厚のマージンを確保することができるので、高電圧駆動用トランジスタ領域において、2個のトランジスタの間隔が、堆積膜厚の2倍以上である領域で、絶縁膜埋め込み不良を解決できる。
(実施の形態2)
次に、本発明の実施の形態2について、図16〜図19の断面図を用いて説明する。
(実施の形態2)
次に、本発明の実施の形態2について、図16〜図19の断面図を用いて説明する。
本発明の実施の形態1について、図16〜図19に示すような構造でも良い。
図16は実施の形態2における中央部を深くした第2の溝型素子分離を有する半導体装置の断面図、図17は実施の形態2における第1の溝型素子分離と同じ深さの第2の溝型素子分離を有する半導体装置の断面図、図18は実施の形態2における第1の溝型素子分離のみで高電圧駆動用トランジスタの素子分離も行う半導体装置の断面図、図19は実施の形態2における幅を狭くした第2の溝型素子分離を有する半導体装置の断面図である。
図16〜図18において、1は半導体基板、2は保護酸化膜(SiO2)、3は窒化膜(Si3N4)、6は埋め込み酸化膜(SiO2)である。
図16は実施の形態2における中央部を深くした第2の溝型素子分離を有する半導体装置の断面図、図17は実施の形態2における第1の溝型素子分離と同じ深さの第2の溝型素子分離を有する半導体装置の断面図、図18は実施の形態2における第1の溝型素子分離のみで高電圧駆動用トランジスタの素子分離も行う半導体装置の断面図、図19は実施の形態2における幅を狭くした第2の溝型素子分離を有する半導体装置の断面図である。
図16〜図18において、1は半導体基板、2は保護酸化膜(SiO2)、3は窒化膜(Si3N4)、6は埋め込み酸化膜(SiO2)である。
図16に示すように、高電圧駆動用トランジスタの領域において、2個のトランジスタ間の間隔が、堆積膜厚の2倍以上の幅を持つ場合、堆積膜厚の2倍以上の幅を持つ素子分離の中央部に第2の溝型素子分離深さを用いた溝型素子分離を、中央部以外は第1の溝型素子分離深さを用いた溝型素子分離という構造にすることにより、絶縁膜埋め込み不良を解決できる。また、隣接するトランジスタの拡散層の回り込みを防止することを可能とし、耐圧も確保することを可能とする。
図17に示すように、高電圧駆動用トランジスタの領域において、2個のトランジスタ間の間隔が、堆積膜厚の2倍以上の幅を持つ場合、堆積膜厚の2倍以上の幅を持つ素子分離を第1の溝型素子分離深さを用いた溝型素子分離という構造にすることにより、絶縁膜埋め込み不良を解決できる。また、隣接するトランジスタの拡散層の回り込みを防止することを可能とし、耐圧も確保することを可能とする。
図18に示すように、高電圧駆動用トランジスタの領域において、2個のトランジスタ間の間隔が、堆積膜厚の2倍以上の幅を持つ場合、堆積膜厚の2倍以上の幅を持つ溝型素子分離を作ることをせず、この領域では第1の溝型素子分離のみを用いることにより、絶縁膜埋め込み不良を解決できる。また、隣接するトランジスタの拡散層の回り込みを防止することを可能とし、耐圧も確保することを可能とする。
図19において、1は半導体基板、2は保護酸化膜(SiO2)、3は窒化膜(Si3N4)、201は堆積した埋め込み酸化膜(SiO2)である。
図19に示すように、高電圧駆動用トランジスタ領域において、2個のトランジスタの間隔が、堆積膜厚の2倍以上である場合は、堆積膜厚の2倍以上の幅を持つ溝型素子分離を作ることをせず、この領域では第2の溝型素子分離を堆積膜厚の2倍未満の幅に設計してこの溝を複数個使用することにより、絶縁膜埋め込み不良を解決できる。また、このようにすれば、隣接するトランジスタの拡散層の回り込みを防止することができる。この構造・製造方法により、埋め込み不良と隣接するトランジスタ間の耐圧確保を可能とする。
図19に示すように、高電圧駆動用トランジスタ領域において、2個のトランジスタの間隔が、堆積膜厚の2倍以上である場合は、堆積膜厚の2倍以上の幅を持つ溝型素子分離を作ることをせず、この領域では第2の溝型素子分離を堆積膜厚の2倍未満の幅に設計してこの溝を複数個使用することにより、絶縁膜埋め込み不良を解決できる。また、このようにすれば、隣接するトランジスタの拡散層の回り込みを防止することができる。この構造・製造方法により、埋め込み不良と隣接するトランジスタ間の耐圧確保を可能とする。
以上、詳細に説明したように、本発明の半導体装置および半導体装置製造方法によれば、特に、2個の高電圧駆動用トランジスタの間隔が、埋め込み酸化膜の堆積膜厚の2倍以上である場合に、素子分離の一部に、第1の溝型素子分離を用いることによって、埋め込み不良を防ぐことが可能となるため、処理工程が共通化でき、処理工程および処理時間を短縮できる0.18μmレベルのロジックとFlashメモリを混載できる溝型素子分離方法を提供することができる。
なお、実施の形態1および2において、低電圧駆動用の電源電圧および高電圧駆動用の電源電圧は個別に外部から半導体装置内に供給される場合が多いが、外部からは低電圧駆動用の電源電圧のみ供給し、半導体装置内において周知の昇圧回路を用いて高電圧駆動用の電源電圧(内部発生電源電圧)を発生して高電圧駆動用トランジスタ領域に供給しても何ら問題はない。
このようにすれば、外部からの電源電圧供給は1本化されるため、半導体装置外部の周辺回路の構成が簡素化される。
1 半導体基板
2 保護酸化膜(SiO2)
3 窒化膜(Si3N4)
4 第1の溝加工用マスク
5 第2の溝加工用マスク
6 埋め込み酸化膜(SiO2)
7 第1の溝型素子分離
8 第2の溝型素子分離
9 第1ゲート酸化膜(SiO2)
10 低電圧駆動用トランジスタ領域の酸化膜除去用マスク
11 低電圧駆動用トランジスタのゲート酸化膜
12 高電圧駆動用トランジスタのゲート酸化膜
13 ゲート(Poly−Si)
14 ゲート加工用マスク
15 高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
16 高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
17 低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
18 低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
19 サイドウォール
20 ソース・ドレインの高濃度拡散層
2 保護酸化膜(SiO2)
3 窒化膜(Si3N4)
4 第1の溝加工用マスク
5 第2の溝加工用マスク
6 埋め込み酸化膜(SiO2)
7 第1の溝型素子分離
8 第2の溝型素子分離
9 第1ゲート酸化膜(SiO2)
10 低電圧駆動用トランジスタ領域の酸化膜除去用マスク
11 低電圧駆動用トランジスタのゲート酸化膜
12 高電圧駆動用トランジスタのゲート酸化膜
13 ゲート(Poly−Si)
14 ゲート加工用マスク
15 高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
16 高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
17 低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
18 低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
19 サイドウォール
20 ソース・ドレインの高濃度拡散層
Claims (10)
- 同一の半導体基板に第1の電源電圧で駆動する第1のMOS型トランジスタ素子および前記第1の電源電圧より高電圧である第2の電源電圧で駆動する第2のMOS型トランジスタ素子を混載する半導体装置であって、
前記第1のMOS型トランジスタ素子を分離する第1の溝型素子分離と、
前記第2のMOS型トランジスタ素子を分離する第2の溝型素子分離と
を有し、前記第2の溝型素子分離の少なくとも一部の溝の深さが前記第1の溝型素子分離の溝の深さよりも深いことを特徴とする半導体装置。 - 前記第2の溝型素子分離の幅は、前記第2の溝型素子分離の溝を埋め込む絶縁膜の堆積膜厚の2倍以上であることを特徴とする請求項1記載の半導体装置。
- 前記第1の溝型分離素子の深さが、前記半導体基板の表面より0.3μm以下の深さであることを特徴とする請求項1または請求項2のいずれかに記載の半導体装置。
- 前記第2のMOS型トランジスタ素子を分離するのに必要な所定の深さが、前記半導体基板の表面より0.3μm以上の深さであることを特徴とする請求項1または請求項2または請求項3のいずれかに記載の半導体装置。
- 前記第1の電源電圧は3.6V以下であることを特徴とする請求項1または請求項2または請求項3または請求項4のいずれかに記載の半導体装置。
- 前記第2の電源電圧は8V以上であることを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5のいずれかに記載の半導体装置。
- 前記第2の電源電圧は、前記第1の電源電圧をもとに前記半導体装置内部に構成された昇圧回路により生成された内部発生電源電圧であることを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5または請求項6のいずれかに記載の半導体装置。
- 前記第2の領域に形成した第1の溝内の少なくとも一部の領域内に、複数の前記第2の溝型素子分離の深さを有する溝型素子分離を有することを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5または請求項6または請求項7のいずれかに記載の半導体装置。
- 同一の半導体基板に第1の電源電圧で駆動する第1のMOS型トランジスタ素子および前記第1の電源電圧より高電圧である第2の電源電圧で駆動する第2のMOS型トランジスタ素子を混載する半導体装置の製造方法における溝型素子分離の形成に際し、
半導体基板の第1の領域上および第2の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、
前記第1および第2の領域の溝形成領域上を開口した溝型素子分離加工用の第1のマスクを形成する工程と、
前記第1のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去すると共に、前記半導体基板を所定の深さまでエッチングして第1の溝を形成する工程と、
前記第1のマスクを除去した後、前記第1の領域における前記第1の溝を覆うと共に、前記第2の領域に形成した第1の溝内の一部の領域を覆う第2のマスクを形成する工程と、
前記第2のマスクを用いて、自己整合的に前記第2の領域における前記第1の溝の開口部をさらにエッチングして第2の溝を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 同一の半導体基板に第1の電源電圧で駆動する第1のMOS型トランジスタ素子および前記第1の電源電圧より高電圧である第2の電源電圧で駆動する第2のMOS型トランジスタ素子を混載する半導体装置の製造方法における溝型素子分離の形成に際し、
半導体基板の第1の領域上および第2の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、
前記第1および第2の領域の溝形成領域上を開口した溝型素子分離加工用の第1のマスクを形成する工程と、
前記第1のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去すると共に、前記半導体基板を所定の深さまでエッチングして第1の溝を形成する工程と、
前記第1のマスクを除去した後、前記第1の領域における前記第1の溝を覆うと共に、前記第2の領域に形成した第1の溝を開口する第2のマスクを形成する工程と、
前記第2のマスクを用いて、自己整合的に前記第2の領域における前記第1の溝の開口部をさらにエッチングして第2の溝を形成する工程と、
前記第2の溝型素子分離の溝を埋め込む絶縁膜を堆積する工程と
を有し、前記第2の領域の溝形成領域は、分離すべき前記第2のMOS型トランジスタ素子間において、前記第2の溝を溝幅が前記絶縁膜の堆積膜厚の2倍未満の幅の複数個の溝に分離して形成することを特徴とする半導体装置の製造方法。
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JP2003326997A JP2005093832A (ja) | 2003-09-19 | 2003-09-19 | 半導体装置および半導体装置の製造方法 |
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Cited By (2)
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CN102243995A (zh) * | 2011-06-23 | 2011-11-16 | 上海集成电路研发中心有限公司 | 高压工艺中不同厚度栅氧的集成方法 |
JP2014112738A (ja) * | 2009-10-16 | 2014-06-19 | Taiwan Semiconductor Manufactuaring Co Ltd | マルチ窪みのシャロートレンチアイソレーションを有する集積回路 |
-
2003
- 2003-09-19 JP JP2003326997A patent/JP2005093832A/ja active Pending
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