KR100591169B1 - 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체소자 및 그 제조 방법 - Google Patents

저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 고전압 소자와 저전압 소자가 하나의 칩 상에 구현되는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 제조 방법은, ⅰ) 반도체 기판 내에 매립층을 형성하고 에피택셜층을 성장시키는 단계; ⅱ) 매립층 상부의 에피택셜층에 불순물을 주입하여 제1 깊은 웰 및 제2 깊은 웰을 형성하는 단계; ⅲ) 노출된 전면에 패드 산화막 및 절연막을 차례로 증착하는 단계; ⅳ) 저전압 소자가 형성될 제1 깊은 웰 영역 상의 절연막 및 패드 산화막을 식각하여 트렌치를 형성하고, 상기 트렌치 내에 충진재를 증착하여 평탄화시키는 단계; ⅴ) 고전압 소자가 형성될 제2 깊은 웰 영역의 충진 산화막 및 절연막을 식각하고 개방된 부분을 선택적으로 산화시켜 필드 산화막을 형성하는 단계; ⅵ) 제1 깊은 웰 상에 형성된 트렌치 및 제2 깊은 웰 상에 형성된 필드 산화막 상부를 모두 평탄화하고, 상기 절연막을 제거하는 단계; 및 ⅶ) 제1 및 제2 깊은 웰 상에 게이트 및 소스/드레인을 각각 형성하여 저전압 소자 및 고전압 소자를 각각 형성하는 단계를 포함한다. 본 발명에 따르면 저전압 및 고전압 소자를 하나의 칩 상에 구현함으로써 반도체 소자 간격의 마진에 여유가 생겨 더욱 미세화시킬 수 있다.
고전압 소자, 저전압 소자, STI, LOCOS, LDI

Description

저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체 소자 및 그 제조 방법 {A semiconductor device for forming a low voltage device and a high voltage on a chip, and a manufacturing method thereof}
도 1은 종래 기술에 따른 STI 공정으로 제조된 저전압 소자의 단면도이다.
도 2는 종래 기술에 따른 LOCOS 공정으로 제조된 고전압 소자의 단면도이다.
도 3은 본 발명에 따른 저전압 및 고전압 소자가 하나의 칩 상에 제조된 반도체 소자의 단면도이다.
도 4a 내지 도 4f는 본 발명에 따른 저전압 및 고전압 소자를 하나의 칩 내에 제조하는 방법을 나타내는 공정 흐름도이다.
본 발명은 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로, LCD 구동 집적회로(LCD Driver IC: LDI)에서 30 내지 40V에서 구동하는 고전압 소자와 1.3 내지 3.3V에서 구동하는 저전압 소자가 하나의 칩 상에 구현되는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항 등의 여러 소자들을 전기적으로 분리할 필요가 있다. 또한, 반도체 소자의 고집적화가 진행됨에 따라, 소자 제조시 미세 패턴이 요구되어 왔고, 트랜지스터의 채널 길이와 소자 분리를 위한 필드 산화막의 폭 또한 줄어들게 되었다.
이러한 소자 분리를 형성하기 위한 방법으로서 종래에는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 한다)이 가장 많이 사용되어 왔다.
상기 LOCOS 소자 분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계, 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어지며, 이러한 LOCOS 소자 분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 협채널 효과(short channel effect)가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, 이러한 LOCOS 소자 분리는 채널 길이가 0.3㎛ 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루(punch-through)가 발생하여 액티브 영역의 폭이 정확하게 확보되지 않는 등 그 한계를 나타내었다.
따라서 0.25㎛ 이하의 디자인-룰로 제조되는 최근의 반도체 제조 공정에서는 트렌치(trench) 소자 분리 방법이 거론되어 왔다. 즉, 반도체 기판을 부분적으로 식각하여 소자들 사이에 소정의 트렌치를 형성하여 소자 분리하는 트렌치 기법이 적용되고 있다.
최근에는 소자 분리시 실리콘 기판을 국부적으로 식각하여 트렌치를 형성한 후에 절연막(예를 들어, 산화막)을 증착하고, 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정에 의해 액티브 영역 위의 절연막을 식각하여 필드 영역에만 절연막이 잔존하도록 하는 얕은 트렌치 분리(STI) 기법이 주로 이용되고 있다. 특히, 트렌치의 깊이를 3㎛ 이하로 얕게 형성하는 STI 기법은, 현재 0.15 ㎛급 이하의 디자인룰까지 큰 문제없이 적용되고 있다.
이러한 STI 공정은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치 및 기판의 상부에 절연막을 증착하는 단계, 및 상기 절연막을 전면 식각(etch back) 또는 CMP 방법으로 식각하여 상기 트렌치의 내부를 절연막으로 충진(filling) 또는 매립하는 단계로 이루어진다. 현재는 트렌치를 충진하는 산화막으로 USG(undoped silicate glass), TEOS(tetra-ethyl-ortho-silicate) 및 HTO(high temperature oxide), 또는 이들의 조합을 사용하고 있다. 상기한 물질들은 산화 공정에 의해 형성되는 산화막(thermal oxide)에 비해 열 다발(heat budget)이 적고 쓰루풋(throughput)이 높은 반면에, 습식 식각율이 빠르다.
한편, 현재 수요가 급증하고 있는 LCD 구동 집적회로(LCD Driver IC: LDI)에서 LCD 디스플레이 소자의 크기가 커질수록 구동 전압이 높아지고 있다.
종래에는 1.3 내지 3.3V에서 구동하는 저전압 소자의 경우, 일반적인 얕은 트렌치 분리(STI) 공정으로 분리막 형성 후에 후속 공정을 진행하게 된다. 또한, 30 내지 40 V에서 구동하는 고전압 소자는 매립층과 깊은 웰(Deep Well)에 의한 p-n 접합 분리막을 형성하는 LOCOS 공정을 사용하는데, 각각 도 1 및 도2를 참조하여 구체적으로 설명한다.
도 1은 종래 기술에 따른 STI 공정으로 제조된 저전압 소자의 단면도이다.
도 1에 도시한 바와 같이, 실리콘 기판(11) 상에 열산화막 재질의 패드 산화막(12)을 형성한 후, STI 소자 분리막(19)을 형성한다. 이후, 불순물을 주입하여 P-웰 또는 N-웰(13)을 형성하고, 게이트(14) 및 측벽 질화막(17)을 형성한다. 이후, 상기 P-웰 또는 N-웰(13)에 저농도 불순물을 주입하여 LDD(16)을 형성하며, 활성 영역에 고농도 불순물을 주입하여 소스/드레인(15a, 15b)을 형성하며, 이후, 상기 소스/드레인(15a, 15b) 상에 실리사이드층(18)을 형성하고, 후속적인 금속 배선 공정을 거쳐서 저전압 소자를 완성하게 된다.
한편, 상기 실리콘 기판(11) 상에 STI(19)를 형성하기 위해서는, 상기 실리콘 기판(11) 상에 패드 산화막(12)을 형성하고, 이후, 상기 패드 산화막(12) 상에 감광막(Photo Resist: PR)을 형성하고, 이를 마스크로 하여 패드 산화막(12)을 식각한 다음에, 감광막 패턴을 제거하여 상기 실리콘 기판(11)의 표면 노출 부위를 일정 두께 식각하여 트렌치를 형성한다. 이와 같이 형성된 트렌치는 얕은 트렌치 분리(STI) 소자를 형성하기 위한 것이다. 다음에, STI 손상을 방지하기 위해서 트렌치 내부 계면을 따라 전면에 걸쳐 STI 라이너 산화막(Liner Oxidation)을 형성하고, 이후 상기 트렌치 내부가 충분히 채워지도록 충진재, 예를 들어, TEOS(tetra- ethyl-ortho-silicate)를 증착하며, 이후, 화학 기계적 연마(CMP) 공정으로 평탄화 작업을 수행한 다음에, 소정의 온도로 어닐링을 수행하며, 후속적으로 클리닝 공정을 수행하여 상기 STI 소자 분리막 형성 공정을 완료하게 된다.
도 2는 종래 기술에 따른 LOCOS 공정으로 제조된 고전압 소자의 단면도이다.
도 2를 참조하면, 상기 LOCOS 소자 분리에 의해 고전압 소자를 제조하는 방법은, 먼저, 실리콘 기판(21) 상에 N형의 매립층(23)을 형성한 후, 에피택셜층(22)을 성장시키며, 이후 고농도의 불순물을 주입하여 Deep N-웰(24)을 형성하고, 상기 실리콘 기판(21)을 선택적으로 산화시켜 필드 산화막(25)을 형성한 후, 활성 영역 상에 소스/드레인(26a, 26b)을 형성한 후, 게이트 폴리를 증착하여 게이트 전극(27)을 형성하게 된다.
종래에는 전술한 고전압 소자와 저전압 소자가 각각 따로 제조되고 있으며, 최근 LCD의 크기가 커지면서, LDI에서 더욱 고전압이 요구되고 있으며, 그 외의 논리 부분은 더욱 미세화시켜 칩 크기를 작게 만들 필요성이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 하나의 소자에서 STI 영역과 LOCOS 영역을 동시에 형성하여 각각 저전압 및 고전압 소자가 하나의 칩 상에 구현될 수 있는 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체 소자의 제조 방법은,
ⅰ) 반도체 기판 내에 매립층을 형성하고 에피택셜층을 성장시키는 단계;
ⅱ) 상기 매립층 상부의 에피택셜층에 불순물을 주입하여 제1 깊은 웰(Deep Well) 및 제2 깊은 웰을 형성하는 단계;
ⅲ) 노출된 전면에 패드 산화막 및 절연막을 차례로 증착하는 단계;
ⅳ) 저전압 소자가 형성될 제1 깊은 웰 영역 상의 상기 절연막 및 패드 산화막을 식각하여 트렌치를 형성하고, 상기 트렌치 내에 충진재를 증착하여 평탄화시키는 단계;
ⅴ) 고전압 소자가 형성될 제2 깊은 웰 영역의 충진 산화막 및 절연막을 식각하고 개방된 부분을 선택적으로 산화시켜 필드 산화막을 형성하는 단계;
ⅵ) 상기 제1 깊은 웰 상에 형성된 트렌치 및 상기 제2 깊은 웰 상에 형성된 필드 산화막 상부를 모두 평탄화하고, 상기 절연막을 제거하는 단계; 및
ⅶ) 상기 제1 및 제2 깊은 웰 상에 게이트 및 소스/드레인을 각각 형성하여 저전압 소자 및 고전압 소자를 각각 형성하는 단계
를 포함한다.
여기서, 상기 제1 깊은 웰 및 제2 깊은 웰은 서로 전기적으로 분리되는 것을 특징으로 한다.
여기서, 상기 ⅳ) 단계의 트렌치 표면에 라이너 산화막을 증착하는 단계를 추가로 포함할 수 있다.
여기서, 상기 ⅳ) 단계의 충진재는 AP-CVD(Atmospheric Pressure Chemical Vapor Deposition) 방식으로 증착되어 고밀도화(Densification)되는 것을 특징으로 한다.
여기서, 상기 ⅳ) 단계 및 ⅵ) 단계의 평탄화는 화학적 기계 연마법(CMP)으로 평탄화되는 것을 특징으로 한다.
여기서, 상기 ⅵ) 단계의 절연막은 인산을 사용하여 제거되는 질화막인 것이 바람직하다.
한편, 본 발명에 따른 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체 소자는,
매립층이 형성된 반도체 기판 상에 성장된 에피택셜층;
상기 매립층 상부의 에피택셜층에 각각 불순물을 주입하여 형성된 제1 및 제2 깊은 웰;
저전압 소자가 형성될 영역을 고전압 소자가 형성될 영역과 분리하도록 상기 제1 깊은 웰 상에 형성되는 트렌치 분리막;
상기 고전압 소자가 형성될 제2 깊은 웰 상에 선택적으로 산화되어 형성된 필드 산화막;
상기 고전압 소자가 형성될 제2 깊은 웰 상에 각각 형성된 게이트 및 소스/드레인; 및
상기 저전압 소자가 형성될 영역에 각각 형성된 게이트 및 소스/드레인
을 포함한다.
여기서, 상기 제1 깊은 웰 및 제2 깊은 웰은 서로 전기적으로 분리되어, 각각 그 상부에 저전압 소자 및 고전압 소자가 형성되는 것을 특징으로 한다.
본 발명에 따르면, 고전압 영역은 LOCOS 공정을 이용하여 고전압 트랜지스터를 형성하고, 저전압 영역은 STI 공정을 이용하여 저전압 트랜지스터를 제조하여 고전압 및 저전압 소자를 하나의 칩 내에 구현함으로써, 반도체 소자 간격의 마진에 여유가 생겨 더욱 미세화시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체 소자 및 그 제조 방법을 상세히 설명한다.
도 3은 본 발명에 따른 저전압 및 고전압 소자가 하나의 칩 상에 제조된 반도체 소자의 단면도이다.
본 발명에 따른 저전압 및 고전압 소자가 하나의 칩 상에 제조된 반도체 소자는, 반도체 기판(31) 상에 N형의 매립층(33)이 형성되어 있고, 또한 에피택셜층(32)을 성장시킨 후에 제1 및 제2 Deep N-웰(34a, 34b)이 형성되어 있다. 또한, STI 영역에 STI(37)를 형성한 후에, LOCOS 영역에는 필드 산화막(39)이 형성되고, 이온을 주입하여 소스/드레인(40a, 40b)을 형성하며, 게이트 폴리를 증착하여 게이트 전극(41)을 형성하게 된다. 또한, 상기 STI 영역에는 P-웰 또는 N-웰(42)이 형성되고, 게이트(43) 및 측벽 질화막(46)을 형성되며, 상기 P-웰 또는 N-웰(42)에 저농도 불순물을 주입하여 LDD(45)이 형성되며, 활성 영역에 고농도 불순물을 주입하여 소스/드레인(44a, 44b)이 형성되고, 상기 소스/드레인(44a, 44b) 상에 실리사이드층(47)이 형성되어, 후속적인 금속 배선 공정을 거쳐서 저전압 소자를 완성하게 된다.
본 발명은 고전압 및 저전압 소자를 하나의 칩 내에 구현하기 위해, 고전압 영역은 LOCOS 공정을 이용하여 고전압 트랜지스터를 형성하고, 저전압 영역은 STI 공정을 이용하여 저전압 트랜지스터를 제조함으로써 반도체 소자 간격의 마진에 여유가 생겨 더욱 미세화시킬 수 있게 된다.
한편, 도 4a 내지 도 4f는 본 발명에 따른 저전압 및 고전압 소자를 하나의 칩 내에 제조하는 방법을 나타내는 공정 흐름도이다.
먼저, 반도체 기판 또는 실리콘 웨이퍼(31) 상에 매립층(33)을 형성한 후, 에피택셜층(32)을 3.4㎛ 정도 증착한 후, Deep N-웰 패턴을 형성하고 이온주입에 의해 제1 Deep N-웰(34a) 및 제2 Deep N-웰(34b)을 형성한다(도 4a 참조).
이후, 노출된 전면에 패드 산화막(35)을 성장시킨 다음에 질화막(36)을 증착한다(도 4b 참조).
이후, STI가 형성될 부분에 패터닝한 후, 식각을 하여 상기 질화막(36) 및 패드 산화막(35)을 식각하여 STI(37)를 형성하며, 상기 식각된 표면에 열산화막을 성장시키며, 그 상부에 AP-CVD(Atmospheric Pressure Chemical Vapor Deposition) 방식으로 충진 산화막(38)을 증착하고, 고밀도화(Densification) 공정을 진행하게 된다(도 4c 참조).
다음으로, LOCOS 형성 부분에, 패터닝을 실시한 후, 상기 충진 산화막(38) 및 질화막(36)을 식각한 후에, 개방된 부분을 산화시켜 필드 산화막(39)을 형성하게 된다(도 4d 참조). 여기서, 도면부호 B는 상기 필드 산화막(39)을 형성하기 위해 패터닝되는 부분을 나타낸다.
다음으로, 노출된 전면을 화학적 기계 연마법(CMP) 공정을 진행하여, 상기 제1 Deep N-웰(34a) 및 제2 Deep N-웰(34b) 상에 각각 형성된 STI 및 LOCOS 영역을 모두 평탄화하며, 이후 인산을 사용하여 상기 질화막(36)을 제거한다(도 4e 참조).
이후, 상기 STI 및 LOCOS 각 영역에 폴리 증착, 패턴 형성, 식각 및 이온주입 공정을 진행하여, 각각의 소자를 형성한다(도 4f 참조). 구체적으로, LOCOS 영역에는 이온을 주입하여 소스/드레인(40a, 40b)을 형성하고, 게이트 폴리를 증착하여 게이트 전극(41)을 형성한다. 또한, STI 영역에는 P-웰 또는 N-웰(42)을 형성하고, 게이트(43) 및 측벽 질화막(46)을 형성한다. 이후, 상기 P-웰 또는 N-웰(42)에 저농도 불순물을 주입하여 LDD(45)을 형성하며, 활성 영역에 고농도 불순물을 주입하여 소스/드레인(44a, 44b)을 형성하며, 이후, 상기 소스/드레인(44a, 44b) 상에 실리사이드층(47)을 형성하고, 후속적인 금속 배선 공정을 거쳐서 저전압 소자를 완성하게 된다. 이때, 반도체 소자 형성에 대한 패터닝 및 이온주입 등의 세부 공정에 대한 설명은 생략하기로 한다.
결국, 본 발명은 저전압 소자의 STI 영역과 고전압 소자의 LOCOS 영역을 하나의 칩 내에 형성한 후, 각각 저전압 소자와 고전압 소자를 형성함으로써, 소자 간격의 마진에 여유가 생겨 더욱 미세화시킬 수 있고, 하나의 소자에서 작동되는 전압 영역을 확대시킬 수 있다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서 만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면 고전압 및 저전압 소자를 하나의 칩 내에 구현하기 위해, 고전압 영역은 LOCOS 공정을 이용한 고전압 트랜지스터를 형성하고, 저전압 영역은 STI 공정을 이용하여 저전압 트랜지스터를 제조함으로써, 반도체 소자 간격의 마진에 여유가 생겨 더욱 미세화시킬 수 있다.

Claims (8)

  1. ⅰ) 반도체 기판 내에 매립층을 형성하고 에피택셜층을 성장시키는 단계;
    ⅱ) 상기 매립층 상부의 에피택셜층에 불순물을 주입하여 서로 전기적으로 분리되어 있는 제1 깊은 웰(Deep Well) 및 제2 깊은 웰을 형성하는 단계;
    ⅲ) 노출된 전면에 패드 산화막 및 절연막을 차례로 증착하는 단계;
    ⅳ) 저전압 소자가 형성될 제1 깊은 웰 영역 상의 상기 절연막 및 패드 산화막을 식각하여 트렌치를 형성하고, 상기 트렌치 내에 충진재를 증착하여 화학적 기계 연마법(CMP)으로 평탄화시키는 단계;
    ⅴ) 고전압 소자가 형성될 제2 깊은 웰 영역의 충진 산화막 및 절연막을 식각하고 개방된 부분을 선택적으로 산화시켜 필드 산화막을 형성하는 단계;
    ⅵ) 상기 제1 깊은 웰 상에 형성된 트렌치 및 상기 제2 깊은 웰 상에 형성된 필드 산화막 상부를 모두 화학적 기계 연마법(CMP)으로 평탄화하고, 상기 절연막을 제거하는 단계; 및
    ⅶ) 상기 제1 및 제2 깊은 웰 상에 게이트 및 소스/드레인을 각각 형성하여 저전압 소자 및 고전압 소자를 각각 형성하는 단계
    를 포함하는 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 ⅳ) 단계의 트렌치 표면에 라이너 산화막을 증착하는 단계를 추가로 포함하는 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 ⅳ) 단계의 충진재는 AP-CVD(Atmospheric Pressure Chemical Vapor Deposition) 방식으로 증착되어 고밀도화(Densification)되는 것을 특징으로 하는 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체 소자의 제조 방법.
  5. 삭제
  6. 제 1항에 있어서,
    상기 ⅵ) 단계의 절연막은 인산을 사용하여 제거되는 질화막인 것을 특징으로 하는 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체 소자의 제조 방 법.
  7. 매립층이 형성된 반도체 기판 상에 성장된 에피택셜층;
    상기 매립층 상부의 에피택셜층에 각각 불순물을 주입하여 형성되며 서로 전기적으로 분리된 제1 및 제2 깊은 웰;
    저전압 소자가 형성될 영역을 고전압 소자가 형성될 영역과 분리하도록 상기 제1 깊은 웰 상에 형성되는 트렌치 분리막;
    상기 고전압 소자가 형성될 제2 깊은 웰 상에 선택적으로 산화되어 형성된 필드 산화막;
    상기 고전압 소자가 형성될 제2 깊은 웰 상에 각각 형성된 게이트 및 소스/드레인; 및
    상기 저전압 소자가 형성될 영역에 각각 형성된 게이트 및 소스/드레인
    을 포함하는 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체 소자.
  8. 삭제
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