JP2005057146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005057146A JP2005057146A JP2003288311A JP2003288311A JP2005057146A JP 2005057146 A JP2005057146 A JP 2005057146A JP 2003288311 A JP2003288311 A JP 2003288311A JP 2003288311 A JP2003288311 A JP 2003288311A JP 2005057146 A JP2005057146 A JP 2005057146A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- element isolation
- type element
- manufacturing
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】 0.18μmレベルよりも微細なロジックとFlashメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法および半導体装置を提供することを目的とするものである。
【解決手段】 高電圧駆動用トランジスタおよび高電圧駆動用トランジスタの溝型素子分離104を形成した後、窒化膜またはマスクを用いて自己整合的に高電圧駆動用トランジスタの溝型素子分離104を所定の深さまでエッチングすることにより、高電圧駆動用トランジスタに必要な耐圧を確保すると共に、溝型素子分離を精度よく加工し、半導体装置の微細化を可能とする。従って、0.18μmレベルよりも微細なロジックとFlashメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法および半導体装置を提供することができる。
【選択図】 図1
【解決手段】 高電圧駆動用トランジスタおよび高電圧駆動用トランジスタの溝型素子分離104を形成した後、窒化膜またはマスクを用いて自己整合的に高電圧駆動用トランジスタの溝型素子分離104を所定の深さまでエッチングすることにより、高電圧駆動用トランジスタに必要な耐圧を確保すると共に、溝型素子分離を精度よく加工し、半導体装置の微細化を可能とする。従って、0.18μmレベルよりも微細なロジックとFlashメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法および半導体装置を提供することができる。
【選択図】 図1
Description
本発明は、半導体装置の製造方法に関し、特に素子として高電圧駆動用MOSトランジスタと低電圧駆動用MOSトランジスタを含む半導体装置の溝型素子分離の製造方法に関するものである。
近年、Flashメモリ混載ロジックの微細加工が進んでいる。ところで、Flashメモリ混載ロジックプロセスは、微細化された低電圧駆動用MOSトランジスタと、Flashメモリの書込み・消去に必要な10V程度の高電圧駆動用MOSトランジスタを同一基板上に混載する必要があるところに、技術的困難さがある。
従来の半導体装置では、LOCOS技術を用いた製造方法で、その製造方法は、第1のマスク工程により、低電圧駆動用トランジスタの素子分離形成を行い、次いで、第2のマスク工程により、素子分離の成長膜厚を変えている。(例えば、特許文献1参照)。
しかし、プロセスの微細化と共に溝の深さが同一である溝型素子分離を用いるようになってきており、溝型素子分離を用いたFlashメモリ混載ロジックの製造方法が求められている。
以下、従来の低電圧駆動用トランジスタと高電圧駆動用トランジスタを混載した半導体装置の製造方法について、図15〜図26の工程断面図を用いて説明する。
図15は従来のMOSトランジスタの製造方法における保護酸化膜形成工程を説明する図、図16は従来のMOSトランジスタの製造方法における溝形成工程を説明する図、図17は従来のMOSトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図、図18は従来のMOSトランジスタの製造方法における溝型素子分離形成工程を説明する図、図19は従来のMOSトランジスタの製造方法における第1ゲート酸化膜成長工程を説明する図、図20は従来のMOSトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図、図21は従来のMOSトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図、図22は従来のMOSトランジスタの製造方法におけるゲート形成工程を説明する図、図23は従来のMOSトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図24は従来のMOSトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図25は従来のMOSトランジスタの製造方法におけるサイドウォール形成工程を説明する図、図26は従来のMOSトランジスタの製造方法における高濃度拡散層形成工程を説明する図である。
図15は従来のMOSトランジスタの製造方法における保護酸化膜形成工程を説明する図、図16は従来のMOSトランジスタの製造方法における溝形成工程を説明する図、図17は従来のMOSトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図、図18は従来のMOSトランジスタの製造方法における溝型素子分離形成工程を説明する図、図19は従来のMOSトランジスタの製造方法における第1ゲート酸化膜成長工程を説明する図、図20は従来のMOSトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図、図21は従来のMOSトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図、図22は従来のMOSトランジスタの製造方法におけるゲート形成工程を説明する図、図23は従来のMOSトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図24は従来のMOSトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図25は従来のMOSトランジスタの製造方法におけるサイドウォール形成工程を説明する図、図26は従来のMOSトランジスタの製造方法における高濃度拡散層形成工程を説明する図である。
図15〜図26において、1は半導体基板、2は保護酸化膜(SiO2)、3は窒化膜(Si3N4)、4は溝加工用マスク、5は溝型素子分離、6は第1ゲート酸化膜(SiO2)、7は低電圧駆動用トランジスタ領域の酸化膜除去用マスク、8は低電圧駆動用トランジスタのゲート酸化膜(SiO2)、9は高電圧駆動用トランジスタのゲート酸化膜(SiO2)、10はゲート(Poly−Si)、11はゲート加工用マスク、12は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク、13は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、14は低電圧駆動用トランジスタの低濃度拡散層形成用マスク、15は低電圧駆動用トランジスタの低濃度拡散層、16はサイドウォール、17は高濃度拡散層である。
まず、図15に示すように、半導体基板1上に保護酸化膜(SiO2)2を10nm、窒化膜(Si3N4)3を200nm成長する。
次に、図16に示すように、溝加工用マスク4をリソグラフィー技術により形成して、ドライエッチング技術により溝を形成し、その後、溝加工用マスク4を除去する。
次に、図16に示すように、溝加工用マスク4をリソグラフィー技術により形成して、ドライエッチング技術により溝を形成し、その後、溝加工用マスク4を除去する。
ここで、溝型素子分離用溝の深さは、低電圧駆動用トランジスタの低濃度拡散層深さ+約0.1μm程度に設定する。例えば、拡散層深さが0.25μmの場合は、溝型素子分離用の溝深さは0.35μm程度に設定される。
次に、図17に示すように、形成された溝に、CVD(Chemical Vapor Deposition)技術を用いて、埋め込み酸化膜(SiO2)を堆積して埋め、CMP(Chemical Mechanical Planarization)技術により、基板表面を研磨して窒化膜3と埋め込み酸化膜を露出させる。
次に、図18に示すように、露出した窒化膜3を除去し、第1の溝型素子分離5を形成する。その後、必要なイオン種の注入を行い、ウェルを形成する。
次に、図19に示すように、保護酸化膜(SiO2)2を除去し、第1ゲート酸化膜(SiO2)6を成長させる。
次に、図19に示すように、保護酸化膜(SiO2)2を除去し、第1ゲート酸化膜(SiO2)6を成長させる。
次に、図20に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク7をリソグラフィー技術により形成し、低電圧駆動用トランジスタ領域における第1の酸化膜(SiO2)6を除去する。
次に、図21に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク7を除去した後、低電圧駆動用トランジスタのゲート酸化膜8と高電圧駆動用トランジスタのゲート酸化膜9を、熱酸化により形成する。
次に、図22に示すように、低電圧駆動用トランジスタのゲート酸化膜8と高電圧駆動用トランジスタのゲート酸化膜9の上にゲート(Poly−Si)10をCVD技術を用いて堆積する。その後、ゲート加工用マスク11をリソグラフィー技術により形成し、ドライエッチング技術により、トランジスタのゲート加工を行い、ゲート加工用マスク11を除去する。
次に、図23に示すように、高電圧駆動用トランジスタの低濃度拡散層形成用マスク12をリソグラフィー技術により形成し、高電圧駆動用トランジスタの低濃度拡散層13をイオン注入技術により形成する。
次に、図24に示すように、低電圧駆動用トランジスタの低濃度拡散層形成用マスク14をリソグラフィー技術により形成し、低電圧駆動用トランジスタの低濃度拡散層15をイオン注入技術により形成する。
次に、図25に示すように、絶縁膜を半導体基板上に堆積させ、ドライエッチング技術により、サイドウォール16を形成する。
次に、図26に示すように、イオン注入技術により高濃度拡散層17を形成する。
次に、図26に示すように、イオン注入技術により高濃度拡散層17を形成する。
その後、これらを覆うように基板の表面側に1000nm程度の厚い絶縁用の酸化膜(SiO2)がCVD法により形成され、次いで、各素子の電極部の絶縁膜にコンタクトホールを開口し、トランジスタの電極部および絶縁膜の表面に導電性金属による必要な電気配線を施すことにより、所望の半導体装置を得る。
特開平9−97788号公報
しかしながら、上記従来の溝型素子分離の製造方法では、低電圧駆動用MOSトランジスタは、微細化の進展により、例えばゲート長が0.18μmレベルの低電圧駆動用のMOSトランジスタ間の溝型素子分離は、分離幅が0.18μm求められ、これを精度よく加工するための素子分離の最適な深さは0.25μm程度となる。その一方で、高電圧駆動用のMOSトランジスタのソース・ドレイン拡散層深さは、10V程度の耐圧を確保するために、0.25μm程度の分離幅が必要であり、高電圧駆動用MOSトランジスタ間の溝型素子分離の深さは、0.35μm程度が必要である。
ここで、低電圧駆動用MOSトランジスタと高電圧用MOSトランジスタの深さを同じ0.35μmにすると、低電圧駆動用トランジスタの溝型素子分離領域に結晶欠陥が誘発され、歩留を落としてしまう。
すなわち、求められる低電圧駆動用のMOSトランジスタ間の溝型素子分離の深さと高電圧駆動用MOSトランジスタ間の溝型素子分離の深さに違いが有り、製造方法においても、共通のマスク工程で高電圧駆動用トランジスタ間の溝型素子分離と低電圧駆動用MOSトランジスタの溝型素子分離とを形成することは非常に困難なものとなる。
そのために、従来の溝型素子分離の製造方法では、0.18μmレベルよりも微細なFlashメモリ混載ロジックへの対応が困難であるという問題点を有している。
また、異なる深さの溝型素子分離を形成する第1のマスク工程と第2のマスク工程を用いて溝型素子分離の形成を行うと、少なからずマスクの合わせずれが発生する。例えば、電極やコンタクト形成用のマスク合わせは、低電圧駆動用トランジスタの溝型素子分離を基準としているため、高電圧駆動用トランジスタの素子分離は、電極やコンタクト形成用のマスクに対して間接的マスク合わせになってしまう。従って、直接的マスク合わせの場合は0.08μmの重ね合わせマージンで十分あったものが、0.12μmの重ね合わせマージンを必要とするため、半導体装置の微細化にとって不利となる。
また、異なる深さの溝型素子分離を形成する第1のマスク工程と第2のマスク工程を用いて溝型素子分離の形成を行うと、少なからずマスクの合わせずれが発生する。例えば、電極やコンタクト形成用のマスク合わせは、低電圧駆動用トランジスタの溝型素子分離を基準としているため、高電圧駆動用トランジスタの素子分離は、電極やコンタクト形成用のマスクに対して間接的マスク合わせになってしまう。従って、直接的マスク合わせの場合は0.08μmの重ね合わせマージンで十分あったものが、0.12μmの重ね合わせマージンを必要とするため、半導体装置の微細化にとって不利となる。
さらに、第2の溝加工用マスク合わせは、困難なマスク合わせ工程であるため、製造コストが高く、また、第2の溝加工用マスクは微細なパターンを有するため、高価なマスクをリソグラフィー技術で使用しなければならないという問題点を有する。
本発明は、上記従来の溝型素子分離製造方法の問題に鑑み、ゲート長が0.18μmレベルよりも微細なロジックとFlashメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法を提供することを目的とするものである。
上記の目的を達成するために、本発明における請求項1記載の半導体装置の製造方法は、半導体基板の第1の領域に形成された第1の電源電圧で駆動する第1のMOS型トランジスタ素子および第1の溝型素子分離と、前記半導体基板の第2の領域に形成された第2の電源電圧で駆動する第2のMOS型トランジスタ素子および第2の溝型素子分離とを備えた半導体装置の製造方法における溝型素子分離の形成に際し、半導体基板の第1の領域上および第2の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、前記第1および第2の領域の溝形成領域上を開口した溝型素子分離加工用の第1のマスクを形成する工程と、前記第1のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去するとともに、前記半導体基板を所定の深さまでエッチングして第1の溝を形成する工程と、前記第1のマスクを除去した後、前記第1の領域を覆う第2の溝加工用マスクおよび前記第2の領域における溝形成領域上が開口された溝型素子分離加工用膜を用いて、自己整合的に前記第2の領域における前記第1の溝を所定の深さまでエッチングして第2の溝を形成する工程とを備え、前記第2の溝の深さを第2の溝加工用マスクおよび前記溝型素子分離加工用膜を用いて調整し、高精度に前記第2の溝を形成することを特徴とする。
請求項2記載の半導体装置の製造方法は、半導体基板の第1の領域に形成された第1の電源電圧で駆動する第1のMOS型トランジスタ素子および第1の溝型素子分離と、前記半導体基板の第2の領域に形成された第2の電源電圧で駆動する第2のMOS型トランジスタ素子および第2の溝型素子分離とを備えた半導体装置の製造方法における溝型素子分離の形成に際し、半導体基板の第1の領域上および第2の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、前記第1および第2の領域の溝形成領域上を開口した溝型素子分離加工用の第1のマスクを形成する工程と、前記第1のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去する工程と、前記第1のマスクを除去した後、自己整合的に前記第1および第2の領域の溝形成領域における前記半導体基板を所定の深さまでエッチングして第1の溝を形成する工程と、前記第1の領域を覆う第2の溝加工用マスクおよび前記第2の領域における溝形成領域上が開口された溝型素子分離加工用膜を用いて、自己整合的に前記第2の領域における前記第1の溝を所定の深さまでエッチングして第2の溝を形成する工程とを備え、前記第2の溝の深さを第2の溝加工用マスクおよび前記溝型素子分離加工用膜を用いて調整し、高精度に前記第2の溝を形成することを特徴とする。
請求項3記載の半導体装置の製造方法は、請求項1または請求項2のいずれかに記載の半導体装置の製造方法において、前記第1の溝型素子分離における溝の深さを前記第1のMOS型トランジスタ素子のソース・ドレイン拡散層よりも深く形成し、前記第2の溝型素子分離における溝の深さは前記第2のMOS型トランジスタ素子のソース・ドレイン拡散層よりも深く形成することを特徴とする。
請求項4記載の半導体装置の製造方法は、請求項1または請求項2のいずれかに記載の半導体装置の製造方法において、前記第1の溝型素子分離における溝の深さを、前記第2のMOS型トランジスタ素子のソース・ドレイン拡散層よりも浅く形成することを特徴とする。
請求項5記載の半導体装置の製造方法は、請求項1または請求項2のいずれかに記載の半導体装置の製造方法において、前記第1の溝型素子分離における溝の深さを、前記半導体基板の表面より0.3μm以下に形成することを特徴とする。
請求項6記載の半導体装置の製造方法は、請求項1または請求項2のいずれかに記載の半導体装置の製造方法において、前記第2の溝型素子分離における溝の深さを、前記半導体基板の表面より0.3μm以上に形成することを特徴とする。
請求項7記載の半導体装置の製造方法は、請求項1または請求項2のいずれかに記載の半導体装置の製造方法において、前記第1の電源電圧は3.6V以下であることを特徴とする。
請求項8記載の半導体装置の製造方法は、請求項1または請求項2のいずれかに記載の半導体装置の製造方法において、前記第2の電源電圧は8V以上であることを特徴とする。
請求項9記載の半導体装置の製造方法は、請求項1または請求項2のいずれかに記載の半導体装置の製造方法において、前記第2の電源電圧は、前記第1の電源電圧をもとに前記半導体装置内部に構成された昇圧回路により生成された内部発生電源電圧であることを特徴とする。
以上により、ゲート長が0.18μmレベルよりも微細なロジックとFlashメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法を提供することができる。
以上詳細に説明したように、本発明によれば、高電圧駆動用トランジスタおよび高電圧駆動用トランジスタの溝型素子分離を形成した後、窒化膜またはマスクを用いて自己整合的に高電圧駆動用トランジスタの溝型素子分離を所定の深さまでエッチングすることにより、高電圧駆動用トランジスタに必要な耐圧を確保すると共に、溝型素子分離を精度よく加工し、半導体装置の微細化を可能とする。
よって、従来のLOCOS型の素子分離でしかできなかった素子分離深さの最適化を、溝型素子分離においても可能にすることができる。
また、低電圧駆動用のトランジスタと高電圧駆動用におけるトランジスタの溝型素子分離の深さをそれぞれ最適化することが可能であるため、低電圧駆動用におけるトランジスタの溝型素子分離の深さを必要以上に深くする必要がなく、低電圧駆動用トランジスタの溝型素子分離領域での結晶欠陥誘発を抑制することが可能である。
また、低電圧駆動用のトランジスタと高電圧駆動用におけるトランジスタの溝型素子分離の深さをそれぞれ最適化することが可能であるため、低電圧駆動用におけるトランジスタの溝型素子分離の深さを必要以上に深くする必要がなく、低電圧駆動用トランジスタの溝型素子分離領域での結晶欠陥誘発を抑制することが可能である。
また、高電圧駆動用トランジスタの溝型素子分離を形成する際に、半導体基板を追加エッチングするだけで良いため、従来の方法よりも工程が簡略であり、工程を簡素化でき製造コストの低下を図ることができる。
さらに、高電圧駆動用トランジスタの溝型素子分離を形成する際には、微細なパターンを有しないため、複雑なマスクをリソグラフィー工程で使用する必要がないというメリットも有する。
従って、ゲート長が0.18μmレベルよりも微細なロジックとFlashメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法を提供することができる。
以下、本発明の実施の形態について、図1および図2〜図14の工程断面図を用いて説明する。
図1は本発明による第1の溝型素子分離と第2の溝型素子分離を備えた半導体装置の断面図である。
図1は本発明による第1の溝型素子分離と第2の溝型素子分離を備えた半導体装置の断面図である。
図1において、1は半導体基板、8は低電圧駆動用トランジスタのゲート酸化膜、9は高電圧駆動用トランジスタのゲート酸化膜、10はゲート(Poly−Si)、13は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、15は低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、16はサイドウォール、17はソース・ドレインの高濃度拡散層、103は第1の溝型素子分離、104は第2の溝型素子分離である。
ここで、低電圧駆動の電源電圧は例えば3.6V程度以下を想定し、高電圧駆動の電源電圧は例えば8V程度以上を想定している。また、消費電力を抑えるために、高電圧駆動の電源電圧は、低電圧駆動の電源電圧をもとに半導体装置内部に構成された昇圧回路により生成された内部発生電源電圧であってもよい。
図2は本発明のMOSトランジスタの製造方法における保護酸化膜形成工程を説明する図、図3は本発明のMOSトランジスタの製造方法における第1の溝形成工程を説明する図、図4は本発明のMOSトランジスタの製造方法における第2の溝形成工程を説明する図、図5は本発明のMOSトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図、図6は本発明のMOSトランジスタの製造方法における溝型素子分離形成工程を説明する図、図7は本発明のMOSトランジスタの製造方法における第1ゲート酸化膜成長工程を説明する図、図8は本発明のMOSトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図、図9は本発明のMOSトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図、図10は本発明のMOSトランジスタの製造方法におけるゲート形成工程を説明する図、図11は本発明のMOSトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図12は本発明のMOSトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図13は本発明のMOSトランジスタの製造方法におけるサイドウォール形成工程を説明する図、図14は本発明のMOSトランジスタの製造方法における高濃度拡散層形成工程を説明する図である。
図2〜図14において、1は半導体基板、2は保護酸化膜(SiO2)、3は窒化膜(Si3N4)、6は第1ゲート酸化膜(SiO2)、7は低電圧駆動用トランジスタ領域の酸化膜除去用マスク、8は低電圧駆動用トランジスタのゲート酸化膜、9は高電圧駆動用トランジスタのゲート酸化膜、10はゲート(Poly−Si)、11はゲート加工用マスク、12は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク、13は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、14は低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク、15は低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、16はサイドウォール、17は高濃度拡散層、101は第1の溝加工用マスク、102は第2の溝加工用マスク、103は第1の溝型素子分離、104は第2の溝型素子分離である。
まず、図2に示すように、半導体基板1上に、溝型素子分離加工用膜として保護酸化膜(SiO2)2をおよび窒化膜(Si3N4)3を成長する。
次に、図3に示すように、第1の溝加工用マスク101をリソグラフィー技術により形成して、第1の溝をドライエッチング技術により半導体基板表面に形成し、第1の溝加工用マスク101を除去する。ここで、ゲート長が0.18μmであるトランジスタのルールの場合、低電圧駆動用トランジスタの拡散層深さが0.18μm程度であるため、溝の深さを0.3μm以下である250nmとする。ここでは、第1の溝型素子分離用の溝を形成した後に第1の溝加工用マスク101を除去しているが、窒化膜3までエッチングした後に第1の溝加工用マスク101を除去し、パターニングされた窒化膜3をマスクにして半導体基板をエッチングしても良い。この場合、窒化膜除去後のエッチング形状は、比較的形状が安定しているため、寸法測定などによる工程管理を行うのに適している。
次に、図3に示すように、第1の溝加工用マスク101をリソグラフィー技術により形成して、第1の溝をドライエッチング技術により半導体基板表面に形成し、第1の溝加工用マスク101を除去する。ここで、ゲート長が0.18μmであるトランジスタのルールの場合、低電圧駆動用トランジスタの拡散層深さが0.18μm程度であるため、溝の深さを0.3μm以下である250nmとする。ここでは、第1の溝型素子分離用の溝を形成した後に第1の溝加工用マスク101を除去しているが、窒化膜3までエッチングした後に第1の溝加工用マスク101を除去し、パターニングされた窒化膜3をマスクにして半導体基板をエッチングしても良い。この場合、窒化膜除去後のエッチング形状は、比較的形状が安定しているため、寸法測定などによる工程管理を行うのに適している。
次に、図4に示すように、第2の溝加工用マスク102をリソグラフィー技術により形成する。その後、その第2の溝加工用マスク102と、ドライエッチング技術により第1の溝を加工した際の窒化膜をマスクとして、自己整合的に追加エッチングし、第2の溝を形成した後、第2の溝加工用マスク102を除去する。ここで、ゲート長が0.18μmであるトランジスタのルールの場合、高電圧駆動用トランジスタの拡散層深さが0.3μm程度であるため、溝の深さを0.3μm以上である350nmとする。
次に、図5に示すように、形成された溝をCVD(Chemical Vapor Deposition)技術を用いて、埋め込み酸化膜(SiO2)を600nm程度堆積して埋め込む。その後、CMP(Chemical Mechanical Planarization)技術により、基板表面を研磨し、窒化膜3と埋め込み酸化膜を露出させる。
次に、図6に示すように、露出した窒化膜3を除去し、第1の溝型素子分離103および第2の溝型素子分離104を形成する。その後、必要なイオン種の注入を行い、ウェル形成を行う。
次に、図7に示すように、保護酸化膜(SiO2)2を除去し、第1ゲート酸化膜(SiO2)6を成長させる。
次に、図8に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク7をリソグラフィー技術により形成し、低電圧駆動用トランジスタ領域の酸化膜(SiO2)を除去した後、酸化膜除去用マスク7を除去する。
次に、図8に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク7をリソグラフィー技術により形成し、低電圧駆動用トランジスタ領域の酸化膜(SiO2)を除去した後、酸化膜除去用マスク7を除去する。
次に、図9に示すように、低電圧駆動用トランジスタのゲート酸化膜8と高電圧駆動用トランジスタのゲート酸化膜9を、熱酸化により形成する。
次に、図10に示すように、低電圧駆動用トランジスタのゲート酸化膜8と高電圧駆動用トランジスタのゲート酸化膜9の上にゲート(Poly−Si)10をCVD技術を用いて堆積し、ゲート加工用のマスク11をリソグラフィー技術により形成する。その後、ドライエッチング技術により、トランジスタのゲート加工を行い、次いで、ゲート加工用のマスク11を除去する。
次に、図10に示すように、低電圧駆動用トランジスタのゲート酸化膜8と高電圧駆動用トランジスタのゲート酸化膜9の上にゲート(Poly−Si)10をCVD技術を用いて堆積し、ゲート加工用のマスク11をリソグラフィー技術により形成する。その後、ドライエッチング技術により、トランジスタのゲート加工を行い、次いで、ゲート加工用のマスク11を除去する。
次に、図11に示すように、高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク12をリソグラフィー技術により形成し、高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層13をイオン注入技術により形成する。ここで、高電圧駆動用トランジスタのソース・ドレインの拡散層深さを、第2の溝型素子分離の深さよりも浅くすることにより、素子分離としての役割を果たすため、隣接するトランジスタとの耐圧を確保することができる。
次に、図12に示すように、低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク14をリソグラフィー技術により形成し、低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層15をイオン注入技術により形成する。ここで、低電圧駆動用トランジスタのソース・ドレインの拡散層深さは、第1の溝型素子分離の深さよりも浅くすることにより、素子分離としての役割を果たすため、隣接するトランジスタとの耐圧を確保することができる。
次に、図13に示すように、酸化膜を半導体基板上に堆積させ、ドライエッチング技術により、サイドウォール16を形成する。
次に、図14に示すように、イオン注入技術により高濃度拡散層17を形成する。
次に、図14に示すように、イオン注入技術により高濃度拡散層17を形成する。
以上から明らかなように、本発明の実施の形態のごとき製造方法によれば、溝型素子分離を用いた半導体装置において、高電圧駆動用トランジスタと、低電圧駆動用トランジスタの溝型素子分離の深さを、簡単に、精度よく違う深さで製造することを可能となる。このため、低電圧駆動用トランジスタ領域での結晶欠陥の誘発を抑制することが可能となり、さらに、高電圧駆動用トランジスタに必要な耐圧を確保しながら低高電圧駆動用トランジスタの溝型素子分離の深さも最適化できると共に、溝型素子分離を精度よく加工し、半導体装置の微細化を可能とする。
また、本発明では、半導体装置での高電圧駆動用トランジスタ間の溝型素子分離の製造方法において、従来の技術ではできなかった自己整合的な追加ドライエッチングを可能としたため、高電圧駆動用トランジスタにおいて、電極、コンタクト等の形成用マスクを直接合わせにすることができ、余分な重ね合わせマージンを削除できる。
さらに、第2の溝加工用マスクでは、半導体基板を追加エッチングするだけで良いため、従来の方法よりも工程が簡略であり、製造コストを低下できる。さらに、第2の溝加工用マスクは、微細なパターンを有しないため、安価なマスクをリソグラフィー工程で使用できるというメリットも有する。
以上により、ゲート長が0.18μmレベルよりも微細なロジックとFlashメモリを混載した半導体装置の製造方法において、溝型素子分離の製造を容易な方法で高精度に行うことができる。
1 半導体基板
2 保護酸化膜
3 窒化膜
4 溝加工用マスク
5 溝型素子分離
6 第1ゲート酸化膜
7 低電圧駆動用トランジスタ領域の酸化膜除去用マスク
8 低電圧駆動用トランジスタのゲート酸化膜
9 高電圧駆動用トランジスタのゲート酸化膜
10 ゲート
11 ゲート加工用マスク
12 高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
13 高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
14 低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
15 低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
16 サイドウォール
17 高濃度拡散層
101 第1の溝加工用マスク
102 第2の溝加工用マスク
103 第1の溝型素子分離
104 第2の溝型素子分離
2 保護酸化膜
3 窒化膜
4 溝加工用マスク
5 溝型素子分離
6 第1ゲート酸化膜
7 低電圧駆動用トランジスタ領域の酸化膜除去用マスク
8 低電圧駆動用トランジスタのゲート酸化膜
9 高電圧駆動用トランジスタのゲート酸化膜
10 ゲート
11 ゲート加工用マスク
12 高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
13 高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
14 低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
15 低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
16 サイドウォール
17 高濃度拡散層
101 第1の溝加工用マスク
102 第2の溝加工用マスク
103 第1の溝型素子分離
104 第2の溝型素子分離
Claims (9)
- 半導体基板の第1の領域に形成された第1の電源電圧で駆動する第1のMOS型トランジスタ素子および第1の溝型素子分離と、前記半導体基板の第2の領域に形成された第2の電源電圧で駆動する第2のMOS型トランジスタ素子および第2の溝型素子分離とを備えた半導体装置の製造方法における溝型素子分離の形成に際し、
半導体基板の第1の領域上および第2の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、
前記第1および第2の領域の溝形成領域上を開口した溝型素子分離加工用の第1のマスクを形成する工程と、
前記第1のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去するとともに、前記半導体基板を所定の深さまでエッチングして第1の溝を形成する工程と、
前記第1のマスクを除去した後、前記第1の領域を覆う第2の溝加工用マスクおよび前記第2の領域における溝形成領域上が開口された溝型素子分離加工用膜を用いて、自己整合的に前記第2の領域における前記第1の溝を所定の深さまでエッチングして第2の溝を形成する工程と
を備え、前記第2の溝の深さを第2の溝加工用マスクおよび前記溝型素子分離加工用膜を用いて調整し、高精度に前記第2の溝を形成することを特徴とする半導体装置の製造方法。 - 半導体基板の第1の領域に形成された第1の電源電圧で駆動する第1のMOS型トランジスタ素子および第1の溝型素子分離と、前記半導体基板の第2の領域に形成された第2の電源電圧で駆動する第2のMOS型トランジスタ素子および第2の溝型素子分離とを備えた半導体装置の製造方法における溝型素子分離の形成に際し、
半導体基板の第1の領域上および第2の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、
前記第1および第2の領域の溝形成領域上を開口した溝型素子分離加工用の第1のマスクを形成する工程と、
前記第1のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去する工程と、
前記第1のマスクを除去した後、自己整合的に前記第1および第2の領域の溝形成領域における前記半導体基板を所定の深さまでエッチングして第1の溝を形成する工程と、
前記第1の領域を覆う第2の溝加工用マスクおよび前記第2の領域における溝形成領域上が開口された溝型素子分離加工用膜を用いて、自己整合的に前記第2の領域における前記第1の溝を所定の深さまでエッチングして第2の溝を形成する工程と
を備え、前記第2の溝の深さを第2の溝加工用マスクおよび前記溝型素子分離加工用膜を用いて調整し、高精度に前記第2の溝を形成することを特徴とする半導体装置の製造方法。 - 前記第1の溝型素子分離における溝の深さを前記第1のMOS型トランジスタ素子のソース・ドレイン拡散層よりも深く形成し、前記第2の溝型素子分離における溝の深さは前記第2のMOS型トランジスタ素子のソース・ドレイン拡散層よりも深く形成することを特徴とする請求項1または請求項2のいずれかに記載の半導体装置の製造方法。
- 前記第1の溝型素子分離における溝の深さを、前記第2のMOS型トランジスタ素子のソース・ドレイン拡散層よりも浅く形成することを特徴とする請求項1または請求項2のいずれかに記載の半導体装置の製造方法。
- 前記第1の溝型素子分離における溝の深さを、前記半導体基板の表面より0.3μm以下に形成することを特徴とする請求項1または請求項2のいずれかに記載の半導体装置の製造方法。
- 前記第2の溝型素子分離における溝の深さを、前記半導体基板の表面より0.3μm以上に形成することを特徴とする請求項1または請求項2のいずれかに記載の半導体装置の製造方法。
- 前記第1の電源電圧は3.6V以下であることを特徴とする請求項1または請求項2のいずれかに記載の半導体装置の製造方法。
- 前記第2の電源電圧は8V以上であることを特徴とする請求項1または請求項2のいずれかに記載の半導体装置の製造方法。
- 前記第2の電源電圧は、前記第1の電源電圧をもとに前記半導体装置内部に構成された昇圧回路により生成された内部発生電源電圧であることを特徴とする請求項1または請求項2のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003288311A JP2005057146A (ja) | 2003-08-07 | 2003-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003288311A JP2005057146A (ja) | 2003-08-07 | 2003-08-07 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005057146A true JP2005057146A (ja) | 2005-03-03 |
Family
ID=34366996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003288311A Pending JP2005057146A (ja) | 2003-08-07 | 2003-08-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005057146A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7829033B2 (en) | 2003-07-03 | 2010-11-09 | Fuel Tech, Inc. | Selective catalytic reduction of NOx enabled by sidestream urea decomposition |
JP2010258226A (ja) * | 2009-04-24 | 2010-11-11 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
CN102243995A (zh) * | 2011-06-23 | 2011-11-16 | 上海集成电路研发中心有限公司 | 高压工艺中不同厚度栅氧的集成方法 |
-
2003
- 2003-08-07 JP JP2003288311A patent/JP2005057146A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7829033B2 (en) | 2003-07-03 | 2010-11-09 | Fuel Tech, Inc. | Selective catalytic reduction of NOx enabled by sidestream urea decomposition |
JP2010258226A (ja) * | 2009-04-24 | 2010-11-11 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
CN102243995A (zh) * | 2011-06-23 | 2011-11-16 | 上海集成电路研发中心有限公司 | 高压工艺中不同厚度栅氧的集成方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100449461B1 (ko) | Mos형 반도체 장치 및 그 제조 방법 | |
JP5021301B2 (ja) | 半導体装置およびその製造方法 | |
US8569830B2 (en) | Semiconductor device having vertical MOS transistor and method for manufacturing the semiconductor device | |
JP5234886B2 (ja) | 半導体装置の製造方法 | |
JP2006032958A (ja) | 低および高電圧トランジスタを備える半導体デバイスのための方法および装置 | |
TW201806116A (zh) | 半導體裝置及半導體裝置之製造方法 | |
JP2009043897A (ja) | 半導体装置およびその製造方法 | |
JP2006310725A (ja) | 半導体装置及びその製造方法 | |
US20040195632A1 (en) | Semiconductor device and method of manufacturing the same | |
KR100322394B1 (ko) | 반도체장치제조방법 | |
JP2005057146A (ja) | 半導体装置の製造方法 | |
JP2007012988A (ja) | トランジスタ及びトランジスタの製造方法 | |
KR100343471B1 (ko) | 반도체 소자 제조방법 | |
JP2004296754A (ja) | 半導体装置および半導体装置の製造方法 | |
KR20090046201A (ko) | 수직형 트랜지스터 및 그의 형성방법 | |
US6541342B2 (en) | Method for fabricating element isolating film of semiconductor device, and structure of the same | |
KR100460146B1 (ko) | 반도체 장치 제조방법 | |
JP4083869B2 (ja) | 半導体装置の製造方法 | |
KR100300053B1 (ko) | 반도체소자의자기정렬콘택홀형성방법 | |
JP2005093832A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2005294739A (ja) | 半導体記憶装置の製造方法 | |
KR100328838B1 (ko) | 반도체 장치 제조방법 | |
CN113948443A (zh) | Soi的有源区的隔离方法 | |
KR100689674B1 (ko) | 반도체 소자의 제조 방법 | |
JP2005101064A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060612 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061107 |