KR100449461B1 - Ｍｏｓ형 반도체 장치 및 그 제조 방법 - Google Patents

Ｍｏｓ형 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

임계치 전압의 단채널 효과를 억제한다.
반도체 기판(1)의 주면에, 채널 영역(5), 한쌍의 소스·드레인 영역, 및 트렌치 분리 구조를 이루는 분리 절연막(2)이 선택적으로 형성되어 있다. 분리 절연막(2)의 상면은, 채널 영역(5)의 측면에 인접하는 홈의 부분에서는 채널 영역(5)의 상면보다도 낮게 후퇴하고 있고, 그것 이외의 영역에서는 채널 영역(5)의 상면과 대략 동일한 높이에 설정되어 있다. 그것에 따라, 채널 영역(5)의 상면뿐만 아니라 한쌍의 측면의 일부도, 게이트 절연막(3)을 끼워 게이트 전극(4)에 의해 덮어지고 있다. 채널 영역(5)의 채널 폭 W는, 최대 채널 공핍층 폭 Xdm의 2배 이하의 값으로 설정된다. 또한, 채널 영역(5)의 측면에 인접하는 홈의 폭은, 게이트 전극(4)의 두께의 2배 이하로 설정된다.

Description

ＭＯＳ형 반도체 장치 및 그 제조 방법{MOS SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, MOS형 반도체 장치, 즉 MOS 구조를 구비하는 반도체 장치, 및 그 제조 방법에 관한 것으로, 특히 임계치 전압의 단채널 효과를 억제하기 위한 개량에 관한 것이다.
먼저, 본 명세서에서 사용하는 명칭에 대하여 설명한다. 본 명세서에서는, 채널 영역과 이것을 사이에 둔 한쌍의 소스·드레인 영역과 채널 영역에 절연막을 사이에 두고 대향하는 게이트 전극을 갖는 구조, 즉 MOS 구조를 구비하는 반도체 장치 일반을 MOS형 반도체 장치라고 칭한다. MOS형 트랜지스터는, 그 대표예이지만, MOS형 반도체 장치는 MOS형 트랜지스터에 한정되지 않는다. 또한, 본 명세서에서는, 채널 영역을 사이에 둔 소스 영역과 드레인 영역의 조를 「한쌍의 소스·드레인 영역」이라 칭하지만, 반드시 소스 영역과 드레인 영역이 상호 대칭인 형상으로 형성되어 있다고 하는 한정된 의미로 사용하는 것은 아니다.
도 60은, 종래의 MOS형 반도체 장치의 평면도이다. 또한, 도 61 및 도 62는 각각, 도 60의 K-K 절단선 및 L-L 절단선에 따른 단면도이다. 이 장치(150)는, MOS형 트랜지스터로서 구성되어 있고, 반도체 기판(91)의 주면에, 채널 영역(95), 이 채널 영역(95)을 사이에 둔 한쌍의 소스·드레인 영역(98, 99), 및 분리 절연막(92)이 선택적으로 형성되어 있다.
반도체 기판(91)은, P형 불순물을 함유하는 실리콘 기판이고, 소스·드레인 영역(98, 99)은, N형 불순물을 함유한다. 채널 영역(95)의 상면에는, 게이트 절연막(93)을 사이에 두고 게이트 전극(94)이 대향하고 있다. 즉, 장치(150)는, N 채널형의 MOS형 트랜지스터로서 구성되어 있다. 게이트 전극(94)은, N형 불순물이 도핑된 폴리실리콘을 재료로 하고 있다.
게이트 절연막(93)은, 예를 들면 두께 5 nm의 실리콘 산화막으로서 구성되어 있다. 분리 절연막(92)은, 채널 영역(95) 및 소스·드레인 영역(98, 99)의 주위를 포위하도록 형성된 깊이 0.3 ㎛ 정도의 트렌치에 매설된 실리콘 산화막으로서 구성되어 있다. 즉, 분리 절연막(92)은 트렌치 분리 구조를 구성하고 있다. 그것에 의하여, 채널 영역(95) 및 소스·드레인 영역(98, 99)은, 반도체 기판(91)의 주면에 형성되는 도시하지 않은 다른 소자(예를 들면, 다른 채널 영역 및 소스·드레인 영역)로부터 분리되어 있다.
분리 절연막(92)의 상면의 높이는, 채널 영역(95) 및 소스·드레인 영역(98, 99)의 상면과 동일하게 설정되어 있다. 이 때문에, 게이트 전극(94)은, 채널 영역(95)에는, 그 상면에만 대향한다. 따라서, 게이트 전극(94)으로부터 채널 영역(95)으로 인가되는 전계의 방향은, 그 상면에 수직인 방향으로 한정되고 있었다.
종래의 MOS형 반도체 장치에서는, 이상과 같이, 게이트 전극(94)으로부터 채널 영역(95)에 인가되는 전계가, 상면에 수직인 방향의 전계에 한정되기 때문에, 채널 영역(95)에 대한 게이트 전극(94)의 제어 능력이 작다고 하는 문제점이 있었다. 따라서, 장치의 미세화에 수반하여 게이트 길이가 단축되는 것에 따라, 드레인 전계로부터의 영향이 증가하여, 임계치의 저하가 현저하게 된다고 하는, 소위「단채널 효과」가 문제로 되어 있었다.
도 61 및 도 62에 있어서, 게이트 전계에 의해 발생하는 채널 공핍층(95a)과 드레인 전계에 의해 발생하는 드레인 공핍층(99a)이, 게이트· 드레인단(즉, 채널 영역(95)의 드레인 영역(99)에 인접하는 단부)에서 접촉하여, 소위「차지공유」에 의해, 공간 전하가 분배된다. 이들 공핍층은, 게이트 전압 VG가, 0<VG이고, 드레인 전압 VD가, 0<VD 일 때에 발생한다. 게이트 길이가 짧아질수록, 드레인 공핍층(99a)의 채널 공핍층(95a)에 대한 비율이 커져, 임계치 전압이 드레인 전압에 의해 강하게 영향받기 때문에, 임계치 전압이 저하한다. 이것이 단채널 효과이다.
본 발명은, 종래의 기술에 있어서의 상기한 문제점을 해소하기 위해 이루어진 것으로, 임계치 전압의 단채널 효과를 억제할 수 있는 MOS형 반도체 장치를 얻는 것을 목적으로 하고 있고, 또한 MOS형 반도체 장치의 제조에 적합한 방법을 제공하는 것을 목적으로 한다.
도 1은 실시 형태 1에 의한 장치의 평면도이다.
도 2는 실시 형태 1에 의한 장치의 단면도이다.
도 3은 실시 형태 1에 의한 장치의 단면도이다.
도 4는 실시 형태 1에 의한 다른 장치예의 단면도이다.
도 5는 실시 형태 1에 의한 또 다른 장치예의 단면도이다.
도 6은 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 7은 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 8은 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 9는 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 10은 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 11은 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 12는 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 13은 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 14는 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 15는 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 16은 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 17은 실시 형태 1에 의한 제조 방법의 제조 공정 도면이다.
도 18은 실시 형태 2에 의한 장치의 단면도이다.
도 19는 실시 형태 2에 의한 제조 방법의 제조 공정 도면이다.
도 20은 실시 형태 2에 의한 제조 방법의 제조 공정 도면이다.
도 21은 실시 형태 2에 의한 제조 방법의 제조 공정 도면이다.
도 22는 실시 형태 2에 의한 제조 방법의 제조 공정 도면이다.
도 23은 실시 형태 2에 의한 제조 방법의 제조 공정 도면이다.
도 24는 실시 형태 3에 의한 장치의 평면도이다.
도 25는 실시 형태 3에 의한 장치의 단면도이다.
도 26은 실시 형태 3에 의한 제조 방법의 제조 공정 도면이다.
도 27은 실시 형태 3에 의한 제조 방법의 제조 공정 도면이다.
도 28은 실시 형태 4에 의한 장치의 단면도이다.
도 29는 실시 형태 4에 의한 제조 방법의 제조 공정 도면이다.
도 30은 실시 형태 4에 의한 제조 방법의 제조 공정 도면이다.
도 31은 실시 형태 4에 의한 제조 방법의 제조 공정 도면이다.
도 32는 실시 형태 4에 의한 제조 방법의 제조 공정 도면이다.
도 33은 실시 형태 4에 의한 제조 방법의 제조 공정 도면이다.
도 34는 실시 형태 4에 의한 다른 장치예의 단면도이다.
도 35는 실시 형태 4에 의한 다른 제조 방법예의 제조 공정 도면이다.
도 36은 실시 형태 4에 의한 또 다른 제조 방법예의 제조 공정 도면이다.
도 37은 실시 형태 5에 의한 장치의 단면도이다.
도 38은 실시 형태 5에 의한 제조 방법의 제조 공정 도면이다.
도 39는 실시 형태 6에 의한 제조 방법의 제조 공정 도면이다.
도 40은 실시 형태 6에 의한 제조 방법의 제조 공정 도면이다.
도 41은 실시 형태 6에 의한 제조 방법의 제조 공정 도면이다.
도 42는 실시 형태 6에 의한 제조 방법의 제조 공정 도면이다.
도 43은 실시 형태 6에 의한 제조 방법의 제조 공정 도면이다.
도 44는 실시 형태 6에 의한 제조 방법의 제조 공정 도면이다.
도 45는 실시 형태 6에 의한 제조 방법의 제조 공정 도면이다.
도 46은 실시 형태 6에 의한 제조 방법의 제조 공정 도면이다.
도 47은 실시 형태 7에 의한 장치의 단면도이다.
도 48은 실시 형태 7에 의한 장치의 단면도이다.
도 49는 실시 형태 7에 의한 제조 방법의 제조 공정 도면이다.
도 50은 실시 형태 7에 의한 제조 방법의 제조 공정 도면이다.
도 51은 실시 형태 7에 의한 제조 방법의 제조 공정 도면이다.
도 52는 실시 형태 7에 의한 제조 방법의 제조 공정 도면이다.
도 53은 실시 형태 7에 의한 제조 방법의 제조 공정 도면이다.
도 54는 실시 형태 7에 의한 제조 방법의 제조 공정 도면이다.
도 55는 실시 형태 7에 의한 제조 방법의 제조 공정 도면이다.
도 56은 실시 형태 7에 의한 제조 방법의 제조 공정 도면이다.
도 57은 실시 형태 8에 의한 장치의 단면도이다.
도 58은 실시 형태 8에 의한 장치의 평면도이다.
도 59는 실시 형태 8에 의한 장치에 관한 설명도이다.
도 60은 종래의 장치의 평면도이다.
도 61은 종래의 장치의 단면도이다.
도 62는 종래의 장치의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 반도체 기판
2, 23: 분리 절연막
2a: 제1 분리 절연막
2b: 제2 분리 절연막
3: 게이트 절연막
4: 게이트 전극
5: 채널 영역
5: 단위 채널 영역
8, 9: 소스·드레인 영역
13: 반도체층
20: 지지 기판
21: 절연층
22: SOI층
제1 발명의 장치는 MOS형 반도체 장치로서, 채널 영역과, 해당 채널 영역을 사이에 둔 한쌍의 소스·드레인 영역을 갖는 반도체층과, 상기 반도체층의 표면에, 상기 채널 영역 및 상기 한쌍의 소스·드레인 영역을 둘러싸도록 형성된 분리 절연막과, 상기 채널 영역과의 계면의 상기 분리 절연막 표면에 형성된 홈에 의해서 노출하는 상기 채널 영역의 측면 및 상기 채널 영역의 상면에 게이트 절연막을 통해 형성되고, 상기 채널 영역을 덮는 부분의 상면과 상기 분리 절연막을 덮는 부분의 상면 사이의 단차인 게이트 상면 단차가, 상기 채널 영역을 덮는 부분의 폭인 게이트 길이의 1/2 이하로 설정되어 있는 게이트 전극을 구비한다. 바람직하게는, 상기 홈은, 상기 채널 영역의 측면의 대략 전체를 노출하는 깊이로 형성되어 있고, 상기 게이트 전극은 상기 게이트 절연막을 통해, 상기 채널 영역의 측면의 대략 전체를 덮고 있는 것을 특징으로 한다.
제2 발명의 장치에서는, 제1 발명의 MOS형 반도체 장치에서, 상기 분리 절연막은, 상호 재료가 다른 제1 분리 절연막과 제2 분리 절연막을 지니고, 상기 제1 분리 절연막은, 상기 제2 분리 절연막의 저면 및 측면의 일부를 덮고, 상기 반도체층과 상기 제2 분리 절연막과의 계면에 배치되며, 상기 홈은, 상기 제1 분리 절연막 표면 상에 형성되어, 그 저면에 제1 분리 절연막을 노출시키고, 그 측면에 상기 채널 영역을 노출시키며, 상기 채널 영역을 노출시키는 측면과 대향하는 측면에 상기 제2 분리 절연막을 노출시키는 것을 특징으로 한다.
제3 발명의 장치에서는, 제1 발명의 MOS형 반도체 장치에서, 상기 반도체층은, 반도체 기판, 절연층 및 SOI 층이 순서대로 형성된 SOI 기판의 상기 SOI 층인 것을 특징으로 한다.
제4 발명의 장치에서는, 제3 발명의 MOS형 반도체 장치에서, 상기 홈은, 상기 절연층이 노출하는 깊이로 형성되어 있고, 상기 게이트 전극은 상기 게이트 절연막을 통해, 상기 채널 영역의 측면의 대략 전체를 덮고 있는 것을 특징으로 한다.
제5 발명의 장치에서는, 제4 발명의 MOS형 반도체 장치에서, 상기 홈은, 상기 채널 영역의 저면 중 적어도 일부를 노출시키도록 형성되어 있고, 상기 게이트 전극은 상기 게이트 절연막을 통해, 상기 채널 영역의 저면 중 적어도 일부를 덮고 있는 것을 특징으로 한다.
제6 발명의 장치는, MOS형 반도체 장치로서, 반도체 기판, 절연층, 및 반도체층이 순서대로 형성된 SOI 기판과, 상기 반도체층에 배치된 채널 영역과, 해당 채널 영역을 사이에 둔 한쌍의 소스·드레인 영역을 구비하고, 상기 채널 영역은, 그 저면의 일부에서, 상기 절연층과 소정의 거리를 사이에 두고 배치되어 있고, 상기 소스·드레인 영역 및 상기 절연층과 접속하지 않은 상기 채널 영역의 표면에 게이트 절연막을 통해 형성된 게이트 전극을 구비한다.
제7 발명의 장치에서는, 제1, 3 또는 6의 발명의 MOS형 반도체 장치에서, 상기 홈의 폭이, 상기 게이트 전극의 두께의 2배 이하인 것을 특징으로 한다.
제8 발명의 장치에서는, 제1, 3 또는 6의 발명의 MOS형 반도체 장치에서, 상기 채널 영역의 채널 폭이, 최대 채널 공핍층 폭의 2배 이하로 설정되어 있는 것을 특징으로 한다.
제9 발명의 장치에서는, 제1, 3 또는 6의 발명의 MOS형 반도체 장치에서, 상기 채널 영역과, 상기 채널 영역을 사이에 둔 상기 한쌍의 소스·드레인 영역을 갖는 상기 반도체층이, 채널 폭 방향에 따라서 소정의 거리를 사이에 두고 배열하는 복수의 반도체층으로 분할되고 있고, 상기 복수의 반도체층의 각각의 채널 영역의 측표면 상에도, 상기 게이트 절연막을 통해 상기 게이트 전극이 형성되어 있는 것을 특징으로 한다.
제10 발명의 제조 방법은 MOS형 반도체 장치의 제조 방법으로서, (a)적어도 주면 부분이 반도체인 기판을 준비하는 공정과, (b) 상기 주면에 선택적 에칭을 실시함으로써, 상기 주면을 선택적으로 후퇴시켜, 그것에 따라, 후퇴후의 상기 주면에서 상측으로 선택적으로 돌출하는 반도체층을 형성하는 공정과, (c) 상기 공정 (b)에 의해서 후퇴한 상기 주면의 상부에, 상기 반도체층의 일부 영역의 한쌍의 측면 중 적어도 일부가 측벽으로서 노출하는 홈을 남겨 상기 반도체층을 포위하도록 분리 절연막을 형성하는 공정과, (d) 상기 공정 (b) 또는 상기 공정 (c)의 후에, 상기 일부 영역의 상기 한쌍의 측면의 상기 적어도 일부와 상기 상면을 덮는 절연막을 형성하는 공정과, (e) 상기 공정 (d)의 후에, 상기 반도체층의 상기 일부 영역과 상기 홈과 상기 분리 절연막의 상기 상면에 걸쳐, 이들을 덮도록 도전성 재료를 형성함으로써, 상기 일부 영역의 상기 한쌍의 측면의 상기 적어도 일부와 상기 상면을, 상기 절연막을 사이에 두고 덮음 과 동시에, 상기 채널 영역을 덮는 부분의 상면과 상기 분리 절연막을 덮는 부분의 상면 사이의 단차인 게이트 상면 단차가, 상기일부 영역을 덮는 폭인 게이트 길이의 1/2 이하가 되도록, 게이트 전극을 형성하는 공정과, (f) 상기 게이트 전극을 차폐체로서 불순물을 선택적으로 도입함으로써, 상기 일부 영역을 사이에 둔 상기 반도체층의 중의 한쌍의 영역에, 한쌍의 소스·드레인 영역을 형성하여, 그것에 따라 상기 일부 영역을 채널 영역으로 하는 공정을 구비한다.
제11 발명의 제조 방법은, 제10 발명의 MOS형 반도체 장치의 제조 방법에서, 상기 공정 (e)에 있어서, 상기 홈의 폭의 1/2배 이상의 두께로 상기 도전성 재료를 형성한다.
제12 발명의 제조 방법은, 제10 또는 제11 발명의 MOS형 반도체 장치의 제조 방법에서, 상기 공정 (a)에 있어서, 상기 기판으로서, 절연층과 그 위에 형성된 SOI 층을 갖는 SOI 기판이 준비된다.
제13의 발명의 제조 방법은, 제12 발명의 MOS형 반도체 장치의 제조 방법에서, 상기 공정 (b)에 있어서, 상기 주면을 선택적으로 후퇴시키는 상기 선택적 에칭이, 상기 반도체층이 돌출하지 않은 부분에서 상기 절연층이 노출할 때까지 행해져, 상기 공정 (c)에서는, 상기 홈의 저면이 상기 절연층에 도달하도록 상기 분리 절연막이 형성되어, 그것에 따라, 상기 공정 (e)에서는,상기 게이트 전극이, 상기 일부 영역의 상기 상면 외에 상기 한쌍의 측면의 대략 전체를, 상기절연막을 사이에 두고 덮도록 형성된다.
제14의 발명의 제조 방법은, 제13의 발명의 MOS형 반도체 장치의 제조 방법에서, (g) 상기 공정 (c)보다 이후에, 상기 공정 (d)보다 이전에, 상기 일부 영역의 저면 중 적어도 일부가 노출하도록, 상기 홈에 연결하는 공동을 상기 절연층의 표면 부분에 선택적으로 형성하는 공정을 더 구비하여, 상기 공정 (d)에서는, 상기 일부 영역의 상기 상면, 상기 한쌍의 측면 외에, 상기 저면의 상기 적어도 일부를 덮도록 상기 절연막이 형성되고, 상기 공정 (e)에서는, 상기 공정 (g)로 형성된 상기 공동을 충전하도록 상기 도전성 재료가 형성됨으로써, 상기 일부 영역의 상기 상면, 상기 한쌍의 측면 외에, 상기 저면의 상기 적어도 일부를, 상기절연막을 사이에 두고 덮도록 상기 게이트 전극이 형성된다.
제15 발명의 제조 방법은, 제10 내지 제12 발명 중 어느 하나의 발명의 MOS형 반도체 장치의 제조 방법에서, 상기 공정 (c)가, (c-1) 상기 반도체층을 덮 도록 상기 기판의 상부에 상기 분리 절연막의 재료를 피착하는 공정과, (c-2) 피착된 상기 분리 절연막의 상기 재료의 상면을 상기 반도체층의 상면과 동일한 높이에 근접하도록 후퇴시키는 공정과, (c-3) 상기 공정 (c-2)의 후에, 상기 재료에 선택적 에칭을 실시함으로써, 상기 일부 영역의 상기 한쌍의 측면에 인접하는 부위에서, 상기 재료의 상면을 상기 반도체층의 상면보다도 아래쪽으로 후퇴시킴에 따라, 상기홈을 형성하는 공정을 구비한다.
제16 발명의 제조 방법은, 제10 내지 제12 발명 중 어느 하나의 발명의 MOS형 반도체 장치의 제조 방법에서, 상기 공정 (c)가, (c-1) 후퇴한 상기 주면에서의 상기 반도체층의 높이보다도 작은 두께로, 후퇴한 상기 주면, 및 상기 반도체층의 상면 및 측면을 덮도록 제1 절연 재료를 피착하는 공정과, (c-2) 상기 제1 절연 재료의 상부에, 상기 제1 절연 재료와 다른 제2 절연 재료를 피착하는 공정과, (c-3) 피착된 제1 및 제2 절연 재료를 포함하는 복합 재료의 상면을 상기 반도체층의 상면과 동일한 높이에 근접하도록 후퇴시키는 공정과, (C-4) 상기 공정 (c-3)의 후에, 상기 제2 절연 재료보다도 상기 제1 절연 재료에 에칭 효과가 높은 선택적 에칭을 실시함으로써, 상기 일부 영역의 상기 한쌍의 측면에 인접하는 부위에서, 상기 제1 절연 재료의 상면을 상기 반도체층의 상면보다도 아래쪽으로 후퇴시켜, 그것에 따라 상기홈을 형성하는 공정을 구비한다.
제17 발명의 제조 방법은, 제10 내지 제16 발명 중 어느 한 발명의 MOS형 반도체 장치의 제조 방법에서, 상기 공정 (c)에 있어서, 상기 반도체층의 상면과 상기 분리 절연막의 상면 사이의 단차인 상면 단차가, 상기 게이트 길이의 1/2배 이하가 되도록 상기 분리 절연막이 형성된다.
제18 발명의 제조 방법은 MOS형 반도체 장치의 제조 방법으로서, (a) 절연층과 그 위에 형성된 SOI 층을 갖는 SOI 기판을 준비하는 공정과, (b) 상기 SOI 층에 선택적 에칭을 실시함으로써, 상기 절연층이 선택적으로 노출할 때까지 상기 SOI 층의 주면을 선택적으로 후퇴시켜, 그것에 따라, 후퇴 후의 상기 주면에서 상측으로 선택적으로 돌출하는 반도체층을 형성하는 공정과, (c) 상기 반도체층의 일부 영역의 저면의 일부가 노출하도록, 상기 절연층의 표면 부분에 공동을 선택적으로 형성하는 공정과, (d) 상기 일부 영역의 상면과 한쌍의 측면과 상기 저면의 상기 일부를 덮는 절연막을 형성하는 공정과, (e) 상기 공정 (d)의 후에, 상기 공동을 충전함과 함께 상기 일부 영역을 덮도록 도전성 재료를 형성함으로써, 상기 절연막을 사이에 두고 상기 일부 영역의 상기 상면과 상기 한쌍의 측면과 상기 저면의 상기 일부를 덮는 게이트 전극을 형성하는 공정과, (f) 상기 게이트 전극을 차폐체로 하여 불순물을 선택적으로 도입함으로써, 상기 일부 영역을 사이에 둔 상기 반도체층의 중의 한쌍의 영역에, 한쌍의 소스·드레인 영역을 형성하고, 그것에 따라 상기 일부 영역을 채널 영역으로 하는 공정을 구비한다.
제19 발명의 제조 방법은, 제10 내지 제18 발명 중 어느 한 발명의 MOS형 반도체 장치의 제조 방법에서, 상기 공정 (b)에 있어서, 상기 채널 영역의 채널 폭에 상당하는 상기 일부 영역의 폭이, 최대 채널 공핍층 폭의 2배 이하로 설정된다.
제20 발명의 제조 방법은, 제10 내지 제18 발명 중 어느 한 발명의 MOS형 반도체 장치의 제조 방법에서, 상기 공정 (b)에 있어서, 상기 공정 (c)에서 상기 일부 영역이 되어야 하는 영역이 상기 채널 영역의 상기 채널 폭에 상당하는 폭의 방향을 따라서 배열하는 복수의 단위 영역으로 분할되도록 형성되고, 상기 공정 (d)에서는, 상기 복수의 단위 영역의 각각의 한쌍의 측면 중 적어도 일부와 상면을 덮도록 상기 절연막이 형성되고, 상기 공정 (e)에서는, 상기 절연막의 상부에 도전성 재료를 형성함으로써, 상기 복수의 단위 영역의 각각의 상기 한쌍의 측면의 상기 적어도 일부와 상기 상면을 상기 절연막을 사이에 두고 덮도록 상기 게이트 전극이 형성된다.
제21 발명의 제조 방법은, 제20 발명의 MOS형 반도체 장치의 제조 방법에서, 상기 공정 (b)에 있어서, 상기 복수의 단위 영역에서 형성된 복수의 단위 채널 영역의 각각의 상기 채널 폭이 최대 채널 공핍층 폭의 2배 이하로 설정된다.
제22 발명의 제조 방법은, MOS형 반도체 장치의 제조 방법으로서, (a) 적어도 주면 부분이 반도체인 기판을 준비하는 공정과, (b) 상기 주면에 선택적 에칭을 실시함으로써, 상기 주면을 선택적으로 후퇴시켜, 그것에 따라, 후퇴 후의 상기 주면에서 상측으로 선택적으로 돌출하는 반도체층을 형성하는 공정과, (c) 상기 공정 (b)에 의해 후퇴한 상기 주면의 상부에, 상기 반도체층을 포위하도록, 또한 상면이 상기 반도체층의 상면과 동일한 높이(이)가 되도록, 분리 절연막을 형성하는 공정과, (d) 상기 반도체층의 일부 영역의 상면과 이것에 인접하는 상기 분리 절연막의 상면의 부분을 덮도록 희생층을 형성하는 공정과, (e) 상기 희생층을 차폐체로 하여 불순물을 선택적으로 도입함으로써, 상기 일부 영역을 사이에 둔 상기 반도체층의 중의 한쌍의 영역에, 한쌍의 소스·드레인 영역을 형성하여, 그것에 따라 상기일부 영역을 채널 영역으로 하는 공정과, (f) 상기 반도체층의 상면 및 상기 분리 절연막의 상면의 상기 희생층에 덮어지지 않은 부분을 덮도록, 상기 희생층과 재료가 다른 절연체층을 형성하는 공정과, (g) 상기 절연체층보다도 상기 희생층에 에칭 효과가 높은 선택적 에칭을 실시함으로써, 상기 희생층을 제거하는 공정과, (h) 상기 절연체층을 차폐체로서 이용한 선택적 에칭을 실행함으로써, 상기 분리 절연막의 상기 상면 부분을 상기 반도체층의 상기 상면보다도 아래쪽으로 후퇴시키는 공정과, (i) 상기 반도체층의 상기 채널 영역의 상면 및 한쌍의 측면의 중에서 노출하는 부분을 덮는 절연막을 형성하는 공정과, (j) 상기 절연막의 상에 도전성 재료를 형성함으로써, 상기 채널 영역의 상기 한쌍의 측면 중 적어도 일부와 상기 상면을 상기절연막을 사이에 두고 덮는 게이트 전극을 형성하는 공정을 구비한다.
제23 발명의 제조 방법은, 제22 발명의 MOS형 반도체 장치의 제조 방법에서, 상기 공정 (b)에 있어서, 상기 채널 영역의 채널 폭에 상당하는 상기 일부 영역이 되어야 하는 영역의 폭이, 최대 채널 공핍층 폭의 2배 이하로 설정된다.
제24 발명의 제조 방법은, 제22 또는 제23 발명의 MOS형 반도체 장치의 제조 방법에서, 상기 공정 (a)에 있어서, 상기 기판으로서, 절연층과 그 위에 형성된 SOI 층을 갖는 SOI 기판이 준비되고, 상기 공정 (b)에서는, 상기 주면을 선택적으로 후퇴시키는 상기 선택적 에칭은, 상기 반도체층이 돌출하지 않은 부분에서 상기 절연층이 노출할 때까지 행해지며, 상기 공정 (h)에서는, 상기 분리 절연막의 상기 상면 부분을 아래쪽으로 후퇴시키는 상기 선택적 에칭은, 상기 절연층이 노출할 때까지 행해지고, 상기 제조 방법은, (k) 상기 공정 (h)보다 후에 상기 공정 (i)보다 전에, 상기 채널 영역의 저면이 노출하도록 상기 절연층의 표면 부분을 선택적으로 제거하는 공정을 더 구비하며, 상기 공정 (i)에서는, 상기 채널 영역의 상기 상면, 상기 한쌍의 측면 외에, 상기 저면을 덮도록 상기 절연막이 형성되고, 상기 공정 (j)에서는, 상기 절연막의 상부에 상기 도전성 재료를 형성함으로써, 상기 채널 영역의 상기 상면, 상기 한쌍의 측면 외에, 상기 저면을, 상기 절연막을 사이에 두고 덮도록 상기 게이트 전극이 형성된다.
[실시예]
이하의 각 실시 형태에서는, N형의 MOS형 트랜지스터에 대하여 설명하지만, 본 발명의 MOS형 반도체 장치는, P형의 MOS형 트랜지스터에도 적용 가능하고, 또한 MOS형 트랜지스터 이외의 MOS 구조를 갖는 반도체 장치 일반에 적용 가능하다.
<실시 형태1>
도 1은 실시 형태 1에 의한 MOS형 반도체 장치의 평면도이다. 또한 도 2 및 도 3은 각각, 도 1의 A-A 절단선 및 B-B 절단선에 따른 장치의 단면도이다. 이 장치(101)는, N 채널형의 MOS형 트랜지스터로서 구성되어 있고, 반도체 기판(1)의 주면에, 채널 영역(5), 채널 영역(5)을 사이에 둔 한쌍의 소스·드레인 영역(8, 9) 및 분리 절연막(2)이 선택적으로 형성되어 있다.
반도체 기판(1)은 P형 불순물을 함유하는 실리콘 기판이고, 소스·드레인 영역(8, 9)은 N형 불순물을 함유한다. 분리 절연막(2)은, 채널 영역(5) 및 소스·드레인 영역(8, 9)의 주위를 포위하도록 형성된 깊이 0.3㎛ 정도의 트렌치에 매설된 실리콘 산화막으로서 구성되어 있다. 즉, 분리 절연막(2)은 트렌치 분리 구조를 구성하고 있다.
다시 말해서, 장치(101)에서는, 반도체 기판(1)의 주면의 상측에 선택적으로 돌출하는 반도체층에 채널 영역(5) 및 한쌍의 소스·드레인 영역(8, 9)이 형성되어 있다. 그리고, 돌출하지 않은 주면의 상부에는, 반도체층을 포위하도록 분리 절연막(2)이 형성되어 있다. 그것에 의하여, 반도체층은, 반도체 기판(1)의 주면에 형성되는 도시하지 않은 다른 소자(예를 들면, 다른 반도체층)로부터 분리되어 있다.
분리 절연막(2)에는, 채널 영역(5)의 한쌍의 측면에 인접하는 부위에서 홈이 형성되어 있고, 분리 절연막(2)의 상면의 높이는, 홈의 부분에서, 채널 영역(5) 및 소스·드레인 영역(8, 9)의 상면으로부터 약 150 nm 정도 낮은 위치에 설정되어 있다. 즉, 분리 절연막(2)은, 채널 영역(5)의 한쌍의 측면에 인접하는 부분에서는 얇고, 그 이외의 영역에서는, 상면이 반도체층의 상면과 대략 동일한 높이가 되도록 두껍게 형성되어 있다. 그리고, 게이트 전극(4)은, 채널 영역(5)과, 분리 절연막(2)의 홈의 부분과, 상면의 높이가 반도체층의 상면과 대략 동일한 높이인 분리 절연막(2)의 부분에 걸치도록 형성되어 있다.
그것에 따라, 채널 영역(5)의 상면뿐만 아니라 한쌍의 측면의 일부도 게이트절연막(3)으로 덮어지고, 또한 이 게이트 절연막(3)을 사이에 두고 게이트 전극(4)으로 덮어지고 있다. 그 결과, 후술하는 바와 같이 단채널 효과를 억제하는 효과가 얻어진다. 또한, 게이트 전극(4)과 돌출하지 않은 주면의 사이는, 분리 절연막(2)에 의해 절연되어 있기 때문에, 게이트 전극(4)과 반도체 기판(1)의 주면의 사이의 기생 용량을 저감하면서, 게이트 전극(4)이, 채널 영역(5)의 측면을 덮는 것이 가능하게 되어 있다.
또한, 분리 절연막(2)은, 홈의 부분을 제외하고, 상면이 반도체층의 상면과 대략 동일한 높이가 되도록 형성되어 있기 때문에, 후술하는 바와 같이, 장치의 제조 공정에서 게이트 전극(4)을 소정의 형상으로 정밀도 좋게 형성할 수 있다고 하는 이점이 얻어진다. 또, 게이트 전극(4)의 재료는, 예를 들면 N형 불순물이 도핑된 폴리실리콘이다.
채널 영역(5)의 채널 폭 W는, 바람직하게는 최대 채널 공핍층 폭 Xdm의 2배 이하의 값으로 설정된다. 그것에 따라, 후술하는 바와 같이 단채널 효과가 더욱 효과적으로 억제된다. 최대 채널 공핍층 폭 Xdm은, 예를 들면 약 0.07㎛이고, 이 때, 채널 폭 W는 예를 들면 O.1O㎛로 설정된다. 최대 채널 공핍층 Xdm은 다음과 같이 정의된다.
MOS 구조에 있어서, 게이트 전극(4)에 게이트 전압이 인가되면 채널 영역(5)에 공핍층이 형성된다. 공핍층은 게이트 전압과 동시에 확대하지만, 채널 영역(5)의 표면에 반전층이 형성되면, 그것보다 높은 게이트 전압이 인가되더라도, 게이트 전계가 그 반전층 내의 반전 캐리어 생성에 소비되기 때문에, 공핍층은 그 이상으로는 확대하지 않게 된다. 이 최대의 공핍층 폭이, 최대 채널 공핍층 폭 Xdm 이라 불리운다. 최대 채널 공핍층 폭 Xdm은, 채널 영역(5)에 있어서의 불순물 농도에 의해서 정해진다.
도 3에 도시한 바와 같이, 게이트 전계에 의해 발생하는 채널 공핍층(5a)과 드레인 전계에 의해 발생하는 드레인 공핍층(9a)이, 게이트·드레인단(즉, 채널 영역(5)의 드레인 영역(9)에 인접하는 단부)에 접촉하여, 소위「차지 공유」에 의해, 공간 전하가 분배된다. 이들의 공핍층은, 게이트 전압 VG가 0<VG이고, 드레인 전압 VD가 0<VD 일 때에 발생한다. 장치(101)에서는, 게이트 전극(4)이 채널 영역(5)의 상면뿐만 아니라, 한쌍의 측면의 일부에도 대향하고 있기 때문에, 차지공유에 있어서, 채널 공핍층(5a)에 의한 비율이 드레인 공핍층(9a)에 의한 비율에 대하여 높아진다. 따라서, 장치(101)의 미세화에 수반하여 게이트 길이가 단축되더라도, 임계치 전압에의 드레인 전압의 영향이 완화된다. 즉, 단채널 효과가 억제된다.
특히, 채널 폭 W가 최대 채널 공핍층 폭 Xdm의 2배 이하로 설정되면, 채널 영역(5)의 한쌍의 측면에 대향하는 게이트 전극(4)으로부터의 전계에 기인하는 공핍층에 의해, 채널 영역(5)은, 도 2에 도시한 바와 같이, 그 상면에서 측면에 게이트 전극(4)이 대향하는 범위의 깊이까지 완전하게 공핍화하게 된다. 따라서, 임계치 전압에의 드레인 전압의 영향이 더욱 효과적으로 억제된다. 즉, 단채널 효과가 보다 효과적으로 억제된다.
도 2에는, 채널 영역(5)의 단면 형상이 구형인 예를 나타내었지만, 도 4에도시한 바와 같이 채널 영역(5)의 단면 형상이 사다리꼴 형상인 장치(102), 혹은 도 5에 도시한 바와 같이 채널 영역(5)의 꼭대기부의 각에 라운딩을 갖는 장치(103)에 있어서도 마찬가지의 효과가 얻어진다. 도 4 및 도 5의 예에서는, 예를 들면 게이트 전극(4)이 대향하는 범위에서의 평균의 채널 폭을 채널 폭 W로서 채용하면 좋다.
도 6∼도 17은, 장치(101)의 바람직한 제조 방법을 나타내는 제조 공정 도면이다. 장치(101)를 제조하기 위해서는, 우선 실리콘 기판인 반도체 기판(1)이 준비되고, 1000℃ 에서의 열 산화법에 의해, 반도체 기판(1)의 주면상에 두께 약 20nm의 하부 산화막(6)이 형성되고, 또한 750℃에서 CVD (화학 기상 성장)법을 실행함으로써, 두께 약 50nm의 마스크 질화막(7)이 하부 산화막(6) 상에 형성된다(도 6).
이어서, 하부 산화막(6) 및 마스크 질화막(7)이, 형성하여야 할 채널 영역(5) 및 소스·드레인 영역(8, 9)을 포함하는 반도체층(13)의 평면 형상으로 패터닝된다. 계속해서, 패터닝된 하부 산화막(6) 및 마스크 질화막(7)을 차폐체로서 이용하여, 반도체 기판(1)의 주면에 선택적 에칭을 실시함으로써, 주면을 약 0.3㎛ 정도 선택적으로 후퇴시킨다(도 7 및 도 8). 즉, 반도체층(13)의 주위에 약 0.3㎛ 깊이의 트렌치가 형성된다. 다시 말해서, 후퇴 후의 주면에서 상측으로 반도체층(13)이 선택적으로 돌출한 구조가 완성된다.
반도체 기판(1)의 선택적 에칭에는, 예를 들면 이방성 플라즈마 에칭법을 채용하면 좋다. 또, 도 8은 이 공정 후의 평면도이고, 도 7은 도 8의 A-A 절단선(도 1의 A-A 절단선과 동일한 위치)에 따른 단면도이다.
바람직하게는, 반도체층(13) 중에서 채널 영역(5)으로 되어야 하는 일부 영역의 채널 폭에 상당하는 폭(도 7의 반도체층(13)의 옆폭)이, 최대 채널 공핍층 폭 Xdm의 2배 이하가 되도록, 도 7에 있어서의 하부 산화막(6) 및 마스크 질화막(7)의 패턴 형상이 정해진다.
이어서, 고밀도 플라즈마 CVD법(HDP-CVD법)에 의해, 반도체층(13)을 덮도록 분리 절연막(2)으로서의 산화막이 반도체 기판(1) 상에 피착된다(도 9). 그 후, 화학적 기계적 연마법(CMP 법)에 의해, 마스크 질화막(7)의 상면이 노출할 때까지, 분리 절연막(2)이 제거된다(도 10). 이어서, 도 10의 공정에서 형성된 중간 구조체의 상면에, 도 11의 평면도가 도시한 바와 같이, 개구부(12)를 갖는 레지스트 패턴이 형성된다.
계속해서, 이 레지스트 패턴을 차폐체로서 이용하여, 불산을 에칭제로 하는 선택적 에칭을 실시함으로써, 채널 영역(5)이 되어야 하는 반도체층(13)의 일부 영역의 한쌍의 측면에 인접하는 부위에 한해서, 분리 절연막(2)의 상면을 하측으로 후퇴시킨다. 도 12 및 도 13은, 그것에 따라 얻어지는 중간 구조체의 단면도이다. 도 12는, 도 11의 D-D 절단선에 따른 에칭후의 중간 구조체의 단면도이고, 도 13은 E-E 절단선에 따른 단면도이다. 또, 도 11에 있어서, 부호 14는, 후 공정으로 형성되는 게이트 전극(4)의 패턴 형상을 표시하고 있다. 상면이 후퇴한 부분에서의 분리 절연막(2)의 두께는, 예를 들면 약 150 nm로 설정된다.
계속해서, 고온 인산 용액과 불산 용액을 에칭제로서 이용한 에칭에 의해 마스크 질화막(7)과 하부 산화막(6)이 제거된다(도 14). 또, 마스크 질화막(7)과 하부 산화막(6)의 제거는 분리 절연막(2)의 제거 후에 행해지더라도 좋다. 그 후, 850℃ 에서의 열 산화법을 이용하여, 도 14의 공정 후의 중간 구조체의 표면 전체에 게이트 절연막(3)이 되어야 하는 산화막이 약 5nm의 두께로 형성된다(도 15). 이에 따라, 채널 영역(5)이 되어야 하는 반도체층(13)의 일부 영역의 한쌍의 측면의 일부 및 상면이 게이트 절연막(3)으로 덮어진다.
이어서, 600℃ 에서의 LP-CVD법에 의해, 게이트 전극(4)이 되어야 하는 N형 불순물을 함유하는 N형 폴리실리콘막이 약 200nm 두께로 피착된다(도 16). 그 후, 리소그래피 기술 및 플라즈마 가공 기술을 이용하여, N형 폴리실리콘막을 소정의 형상으로 패터닝함으로써, 게이트 전극(4)이 형성된다(도 17). 여기서, 게이트 전극(4)은, 채널 영역(5)이 되어야 하는 반도체층(13)의 일부 영역과, 분리 절연막(2)의 홈의 부분과, 상면이 반도체층(13)의 상면과 대략 동일 높이를 갖는 분리 절연막(2)의 부분에 걸쳐, 이들을 덮도록 형성된다. 그 결과, 게이트 전극(4)은, 채널 영역(5)이 되어야 하는 반도체층(13)의 일부 영역의 한쌍의 측면 중 적어도 일부와 상면을 게이트 절연막(3)을 사이에 두고 덮도록 형성된다.
잘 알려진 바와 같이, 리소그래피 기술로 이용되는 노광 장치의 렌즈는, 소정 범위의 초점 심도를 갖고 있다. 이 때문에, 패터닝의 대상이 되는 막의 높이가 일정하지 않은 경우에는, 패터닝의 치수를 일정하게 하는 것이 곤란하다고 하는 문제가 있었다. 도 17의 공정에서는, 분리 절연막(2)의 상면의 높이가 반도체층(13)의 상면과 대략 동일하기 때문에, 이들의 상부에 형성되는 N형 폴리실리콘막의 상면의 높이를 대략 같도록 할 수 있다. 따라서, 초점 심도의 문제를 완화하고, 게이트 전극(4)을 소정의 형상으로 정밀도 좋게 형성하는 것이 가능하다. 분리 절연막(2)의 상면의 높이와 반도체층(13)의 상면(즉, 채널 영역(5)의 상면)의 높이에 관하여, 「대략 동일」의 바람직한 범위에 대해서는 실시 형태 8에서 상술한다.
반도체층(13)의 일부 영역에 인접하는 홈의 부분에서는, 분리 절연막(2)의 상면이 하측으로 후퇴하고 있지만, 홈의 폭(도 16에 있어서의 좌우 방향의 폭)은 게이트 전극(4)이 매설 가능한 범위에서 좁게 설정하는 것이 가능하기 때문에, 패턴 치수를 충분한 정밀도를 갖고 관리하는 것이 가능하다.
특히, 피착되는 N형 폴리실리콘막의 두께의 2배 이하로 홈의 폭이 설정되는 경우에는, 도 16에 도시한 바와 같이, 홈의 상측도 포함시켜, N형 폴리실리콘막의 상면의 높이가 똑같아진다. 이 경우에는, 리소그라피에 있어서의 초점 심도의 문제는 완전하게 해소되어, 게이트 전극(4)을 더욱 정밀도 좋게 형성하는 것이 가능해진다.
도 17의 공정이 완료되면, 게이트 전극(4)을 차폐체로서 이용한 이온 주입법에 의해, N형 불순물인 비소가, 1×1015cm-2의 밀도로 반도체층에 선택적으로 주입되고, 그 후 900° C에서 어닐링을 가하는 것에 의해, 반도체층(13) 중에서 게이트 전극(4)의 바로 아래의 부분(즉 상기한 일부 영역)을 사이에 둔 한쌍의 영역에, 소스·드레인 영역(8, 9)이 형성된다(도 1∼도 3). 반도체층(13) 중에서 비소가 도입되지 않은 일부 영역은 채널 영역(5)으로서 기능한다. 이와 같이, 소스·드레인 영역(8, 9)은 자기 정합적으로 형성된다.
그 후, 주지의 공정인 층간 절연막의 형성, 알루미늄 컨택트 홀의 형성, 알루미늄 배선의 형성을 통하여, MOS형 반도체 장치(101)가 완성된다. 도 3에 도시된 소스 전극(S) 및 드레인 전극(D)은, 소스·드레인 영역(8, 9)에 접속되는 알루미늄 컨택트 홀 및 알루미늄 배선을 모식적으로 표현하고 있다.
이상의 제조 방법 중에서 형성된 산화막 및 질화막은, 다른 절연막으로 치환하는 것도 가능하다. 또한, 소스·드레인 구조로서, 소위 LDD 구조 혹은 엑스텐션 구조를 채용하는 것도 가능하다. 또한, 소스·드레인 영역(8, 9)에는 금속 실리사이드막이 부가되더라도 좋다. 또한, 게이트 전극(4)으로서, 폴리사이드 게이트 구조, 폴리 메탈 구조, 순수한 메탈 구조 등을 채용하는 것도 가능하다.
또한, 게이트 절연막(3)이, 열 산화법을 이용하여 산화막으로서 형성되는 예를 나타내었다. 그러나, 열 산화법에서는 실리콘 기판의 표면에서의 결정면 방위에 유래하여 산화막의 성장 속도에 이방성이 있으므로, 게이트 절연막(3)의 두께가 채널 영역(5)의 상면과 측면 사이에서 다른 경우가 있다. 이것에 대하여, 게이트 절연막(3)을, CVD법 또는 스퍼터법 등의 박막 피착법을 이용하여 형성함으로써, 막의 두께의 불균일을 해소하는 것이 가능하다. 또한, 물론 게이트 절연막(3)은, 실리콘 산화막 이외의 재료, 예를 들면 실리콘 질화막등이더라도 좋다.
<실시 형태2>
도 18은, 실시 형태 2에 의한 MOS형 반도체 장치의 단면도이다. 이 장치(104)에서는, 분리 절연막(2)이, 상호 재료가 다른 제1 절연 재료(2a)와 제2 절연 재료(2b)를 갖고 있다. 그리고, 분리 절연막(2) 중에서, 채널 영역(5)의 한쌍의 측면에 인접하여 홈이 형성되는 부분인 제1 부분에서는, 제1 분리 절연막(2a)만이 형성되어 있고, 그것 이외의 부분인 제2 부분에서는, 제1 분리 절연막(2a)과 제2 분리 절연막(2b)이 형성되어 있다. 제2 분리 절연막(2b)은, 제1 분리 절연막(2a) 상에 형성되어 있다. 또한, 분리 절연막(2)의 상면은, 제1 부분에서는 반도체층(13)의 상면보다도 낮게, 제2 부분에서는, 반도체층(13)의 상면과 대략 동일한 높이로 설정되어 있다.
게이트 전극(4)은, 채널 영역(5), 분리 절연막(2)의 제1 부분 및 제2 부분에 걸치도록 형성되어 있다. 그 것에 의하여, 도 2의 장치(101)와 마찬가지로, 게이트 전극(4)과 돌출하지 않은 주면 사이는, 분리 절연막(2)에 의해서 절연되어 있다. 그 결과, 게이트 전극(4)과 반도체 기판(1)의 주면 사이의 기생 용량을 저감하면서, 게이트 전극(4)이, 채널 영역(5)의 측면을 덮는 것이 가능하게 되어 있다.
제1 분리 절연막(2a)은, 예를 들면 두께 약 50 nm의 실리콘 질화막으로서 형성되고, 제2 분리 절연막(2b)는, 예를 들면 두께 약 250 nm의 실리콘 산화막으로서 형성된다. 제1 부분에서의 제1 분리 절연막(2a)의 상면은, 반도체층(13)의 상면에서 약 300 nm만큼 낮게 설정되어 있다.
도 19∼도 23은, 장치(104)의 바람직한 제조 방법을 나타내는 제조 공정 도면이다. 장치(104)를 제조하기 위해서는, 우선 도 7의 공정에 의해서 형성된 중간 구조체의 표면에, 예를 들면 LP-CVD법을 이용함으로써, 제1 분리 절연막(2a)으로서의 실리콘 질화막이 약 50 nm의 두께로 피착된다(도 19). 그 후, 예를 들면 HDP-CVD법을 이용함으로써, 제2 분리 절연막(2b)으로서의 실리콘 산화막이, 반도체 기판(1)의 트렌치를 매립하고, 또한 반도체층(13)을 덮는 제1 분리 절연막(2a)의 부분을 덮을 때까지 피착된다(도 20).
이어서, CMP 법에 의해, 마스크 질화막(7)의 상면이 노출할 때까지, 제1 분리 절연막(2a)과 제2 분리 절연막(2b)을 포함하는 복합막이 제거된다(도 21). 이어서, 열 인산을 에천트로 하는 에칭에 의해, 마스크 질화막(7)과 제1 분리 절연막(2a)이 제거된다. 이 때, 제1 부분에서, 제1 분리 절연막(2a)의 상면이 반도체층(13)의 상면에서 약 200 nm 낮게 되도록 처리 시간이 조절된다(도 22). 이 경우에도, 실시 형태 1에 도시한 바와 같이, 레지스트 패턴의 개구부를 이용하여 국소적으로 제거가 행하여지더라도 좋다.
이어서, 불산을 이용한 에칭에 의해, 하부 산화막(6)이 제거됨과 함께, 제2 분리 절연막(2b)의 상면이 반도체층(13)의 상면과 대략 동일 높이가 되도록, 제2 분리 절연막(2b)이 박막화된다(도 23). 그 후, 도 15∼도 17의 공정을 거치는 것에 의해, 도 18에 도시된 장치(104)가 완성된다.
본 실시의 형태의 제조 방법에 따르면, 제1 부분에서 분리 절연막(2)이 후퇴하는 폭이, 제2 분리 절연막(2b)의 두께 정도로 제한된다. 따라서, 분리 절연막(2)에 의한 소자 분리 특성의 저하를 양호한 제어성을 갖고 억제할 수 있다. 또한, 제1 부분의 두께가 제1 분리 절연막(2a)의 두께로 제한되기 때문에, 도 11의 개구부(12)를 규정하는 마스크 패턴없이, 자기 정합적으로 분리 절연막(2)의 후퇴면이 형성된다.
또, 제1 분리 절연막(2a) 및 제2 분리 절연막(2b)의 재료는, 질화물과 산화물이 상호 역이더라도 좋고, 또한 질화물 및 산화물 이외의 재료이더라도 좋다. 또한, 소스·드레인 구조로서, 소위 LDD 구조 혹은 엑스텐션 구조를 채용하는 것도 가능하다. 또한, 소스·드레인 영역(8, 9)에는 금속 실리사이드막이 부가되더라도 좋다. 또한, 게이트 전극(4)으로서, 폴리사이드 게이트 구조, 폴리 메탈 구조, 순수 메탈 구조 등을 채용하는 것도 가능하다. 게이트 절연막(3)을, CVD법 또는 스퍼터법 등의 박막 피착법을 이용하여 형성해도 좋다.
<실시 형태3>
도 24는, 실시 형태 3에 의한 MOS형 반도체 장치의 평면도이다. 또한 도 25는, 도 24의 F-F 절단선에 따른 장치의 단면도이다. 이 장치(105)에서는, 채널 영역이, 채널 폭 W의 방향을 따라서 배열하는 복수의 단위 채널 영역(5)(채널 영역 전체와 동일 부호를 붙인다)으로 분할되고 있다. 그리고, 이들 복수의 단위 채널 영역(5) 각각의 한쌍의 측면의 일부와 상면이 게이트 절연막(3)을 사이에 두고 게이트 전극(4)에 덮어지고 있다. 이 때문에, 실효적인 채널 폭이 확장되기 때문에, 단채널 효과를 억제하면서, 전류 용량을 높일 수 있다.
또한, 배열하는 복수의 단위 채널 영역(5)의 단부에서 떨어진 영역에서, 분리 절연막(2)의 상면의 높이는, 반도체층(13)의 상면과 대략 동일하게 설정된다. 이에 따라, 도 2의 장치(101)와 마찬가지의 이점이 얻어진다.
바람직하게는, 복수의 단위 채널 영역(5) 각각의 채널 폭 W가, 최대 채널 공핍층 폭 Xdm의 2배 이하로 설정된다. 그것에 의하여, 단채널 효과가 효과적으로 억제된다.
복수의 단위 채널 영역(5)의 서로의 사이에는, 게이트 절연막(3)으로 절연된게이트 전극(4)이 삽입되지 않으면 안된다. 따라서, 이들의 단위 채널 영역(5)의 서로의 간격은, 게이트 절연막(3)의 두께의 2배를 넘는 크기로 설정되지 않으면 안된다. 이 구조에 의해서, 동일한 전류 용량을 갖는 종래의 MOS형 반도체 장치에 비교하여, 반도체 기판(1)에 차지하는 장치의 면적이 커지는 우려는 없다. 왜냐하면, 분할된 단위 채널 영역(5)에 있어서, 반전층은 그 상면뿐만 아니라 측면에도 형성되기 때문이다. 즉, 단위 채널 영역(5)의 실효 채널 폭은, 기하학적인 채널 폭 W와, 측면에 대향하는 게이트 전극(4)의 폭(측벽 게이트 폭과 칭한다) D의 2배와의 총합이 된다. 측벽 게이트 폭 D를 넓게(즉, 깊게) 설정하면, 전류 용량이 동일한 종래의 장치보다도, 장치 면적을 작게 설정하는 것이 가능해진다. 즉, 종래 장치보다도 우수한 전류 구동 능력을 갖는 MOS형 반도체 장치가 얻어진다.
장치(105)를 제조하기 위해서는, 도 6의 공정 후에, 도 26 및 도 27에 도시한 바와 같이, 채널 영역(5)으로 되어야 하는 반도체층(13)의 일부 영역이, 채널 폭의 방향을 따라서 배열하는 복수의 단위 영역으로 분할되도록 형성된다. 그것에는, 상기 일부 영역이 복수의 단위 영역으로 분할되도록, 하부 산화막(6) 및 마스크 질화막(7)을 패터닝하면 좋다. 바람직하게는, 각 단위 영역의 채널 폭에 상당하는 폭은, 최대 채널 공핍층 폭 Xdm의 2배 이하가 되도록 설정된다. 또, 도 26는 도 27의 평면도에 있어서의 F-F 절단선에 따른 단면도이다. 도 27의 F-F 절단선의 위치는, 도 24의 F-F 절단선의 위치에 상당한다. 이들의 공정을 통하여, 복수의 단위영역의 각각의 한쌍의 측면의 일부와 상면을 덮도록 게이트 절연막(3)이 형성되어, 그 상부를 덮도록 상기 게이트 전극(4)이 형성된다.
<실시 형태 4>
실시 형태 4에서는, SOI 기판을 이용한 MOS형 반도체 장치에 대하여 설명한다. 도 28은, 실시 형태 4에 의한 MOS형 반도체 장치의 단면도이다. 이 장치(106)에서는, 지지 기판(20)으로서의 실리콘 기판의 상부에, 절연층(21)으로서의 매립 산화막이 형성되고, 또한 절연층(21)의 상부에 SOI 층(22)으로서의 실리콘층이 형성되어 있다. 그리고, SOI 층(22)은, 채널 영역(5) 및 소스·드레인 영역(8, 9)이 형성되는 반도체층만을 남기고 제거되어 있다.
절연층(21) 상에는, 반도체층을 포위하도록 분리 절연막(23)이 선택적으로 형성되어 있다. 또한, 절연층(21)의 상면의 중에서, 채널 영역(5)(도 28에 도시된 SOI 층(22))의 한쌍의 측면에 인접하는 부위가, 분리 절연막(23)으로 덮어지는 대신 게이트 전극(4)으로 덮어지고 있다. 즉, 분리 절연막(23)은, 채널 영역(5)의 한쌍의 측면에 인접하여 절연층(21)에 달하는 홈을 남기고, 상기 반도체층을 포위하도록 형성되어 있다.
그것에 의하여, 게이트 전극(4)은, 채널 영역(5)의 상면 외에, 1쌍의 측면의 대략 전체를, 게이트 절연막(3)을 사이에 두고 덮고 있다. 이 때문에, 단채널 효과의 억제 효과가 더 현저하다. 바람직하게는, 채널 폭 W는 최대 공핍층 폭 Xdm의 2배 이하로 설정된다.
또한, 분리 절연막(23)의 상면의 높이는 반도체층의 상면과 대략 동일하다.따라서, 도 2의 장치(101)와 마찬가지의 효과가 얻어진다.
통상에 있어서, SOI 기판에 형성된 트랜지스터의 모드는, 기판에 수직인 방향의 공핍층의 두께와, SOI 층의 두께와의 관계에 의해 두개로 분류된다. 그 하나인 부분 공핍형에서는, 공핍층의 두께보다도 SOI 층의 두께가 크고, 다른 하나인 완전 공핍형에서는 그 역이다. 장치(106)는 어느쪽의 모드에도 적용 가능하다. 부분 공핍형에서는 SOI 층의 두께 T가 크게 설정되기 때문에, 측벽 게이트 폭(도 25의 D)이 커져, 완전 공핍형에 비하여 전류 구동 능력의 향상 효과가 높다고 하는 이점이 있다.
도 29∼도 33은 장치(106)의 바람직한 제조 방법을 나타내는 제조 공정 도면이다. 장치(106)를 제조하기 위해서는, 우선 지지 기판(20), 절연층(21) 및 SOI 층(22)을 구비하는 SOI 기판이 준비된다(도 29). SOI 층(22)은, 예를 들면 두께 약 100nm의 P형의 실리콘층으로서 형성되어 있다.
이어서, 도 7과 마찬가지로, 리소그래피 기술을 이용하여 패터닝된 하부 산화막(6) 및 마스크 질화막(7)을 차폐체로서 이용하여, SOI 층(22)에 선택적 에칭이 실시되어, 하부 산화막(6) 및 마스크 질화막(7)의 바로 아래의 부분 이외의 SOI 층(22)의 부분이 제거된다(도 30, 도 31). 이에 따라, SOI 층(22)의 주면은 절연층(21)이 노출할 때까지 선택적으로 후퇴하여, 후퇴한 주면에서 상측으로 반도체층(13)이 선택적으로 돌출한 구조가 완성된다. 선택적 에칭으로서, 예를 들면 이방성 플라즈마 에칭 기술이 이용된다. 또, 도 30은 도 31의 평면도에 있어서의 I-I 절단선에 따른 단면도이다.
이어서, 반도체층(13)도 덮도록 분리 절연막(23)으로서의 산화막을 도 30의 공정 후의 중간 구조체 상에 피착한 후, CMP 법을 이용하여 분리 절연막(23)의 상면과 반도체층(13)의 상면이 평탄화된다(도 32). 이어서, 도 11∼도 14과 마찬가지의 공정을 거치는 것에 의해, 반도체층(13)의 채널 영역(5)이 되어야 하는 일부 영역의 한쌍의 측면에 인접하는 부위에서, 절연층(21)이 노출할 때까지 분리 절연막(23)이 제거된다(도 33). 분리 절연막(23)의 제거에는 예를 들면 화학적 에칭법이 이용된다. 그 후, 도 15∼도 17과 마찬가지의 공정을 거치는 것에 의해, 장치(106)가 얻어진다.
<실시 형태 4의 다른 예>
도 34는, 본 실시의 형태에 의한 다른 장치예를 나타내는 단면도이다. 이 장치(107)에서는, 분리 절연막(23)은 마치 도 2의 장치(101)의 분리 절연막(2)과 마찬가지로 형성된다. 즉, 채널 영역(5)에 인접하는 부위에서도, 분리 절연막(23)은, 그 상면이 채널 영역(5)의 상면보다도 아래쪽으로 후퇴한 형태로 남겨지고 있다. 따라서, 게이트 전극(4)은, 채널 영역(5)의 한쌍의 측면의 대략 전체를 덮는 것은 아니고 일부만을 덮는다. 그 결과, 채널 공핍층(5a)은 채널 영역(5)의 전 영역에는 확대되지 않고, 채널 영역(5)의 하부에는, 반전도 공핍화도 되지 않은 중성의 영역이 남는다.
장치(107)를 제조하기 위해서는, 장치(106)를 제조하기 위한 도 32의 공정 후에 도 11∼도 14과 마찬가지의 공정을 실행할 때에, 절연층(21)이 노출하기 전에, 분리 절연막(23)의 선택적 제거를 정지하면 좋다(도 35). 그 후, 도 15∼도 17과 마찬가지의 공정을 거치는 것에 의해 장치(107)가 얻어진다.
<실시 형태 4의 또 다른 예>
장치(106)를 제조하기 위한 도 30의 공정에서, 절연층(21)이 노출할 때까지 SOI 층(22)을 제거하지 않고, 예를 들면 원래의 SOI 층(22)의 두께의 수분의 일 정도의 두께가 될 때까지 제거하고 멈추는 것에 의해서, 도 36에 도시한 바와 같이, 분리 절연막(23)을 부분 트렌치 분리 구조의 형태로 형성하는 것도 가능하다. 이것은, 실시 형태 1의 반도체 기판(1)의 주면에 형성되는 분리 절연막(2)을, SOI 층(22)의 주면에 적용한 것과 동등하다.
또한, 실시 형태 2에서 설명한 2층 구조의 분리 절연막(2)을 SOI 층(22)에 적용하는 것도 가능하다. 또한, 실시 형태 3과 마찬가지로, SOI 층(22)에 형성되는 채널 영역(5)을, 복수의 단위 채널 영역(5)으로 분할하여 형성하는 것도 가능하다.
<실시 형태 5>
도 37는, 실시 형태 5에 의한 MOS형 반도체 장치의 단면도이다. 이 장치(108)에서는, 채널 영역(5)의 상면 및 측면뿐만 아니라, 저면의 일부에도 게이트 절연막(3)을 사이에 두고 게이트 전극(4)이 대향하고 있다. 이 때문에, 게이트 전극(4)에 의한 차지공유율이 더욱 높게 되기 때문에, 임계치 전압에 대한 단채널 효과가 더욱 억제된다. 또한, 실효 채널 폭이 확대되기 때문에, 높은 전류 구동 능력이 얻어진다.
채널 영역(5)의 전체를 게이트 전극(4)이 덮는 형태(실시 형태 7에서 제시한다)를 실시하는 것도 가능하지만, 제조 공정 중에서 채널 영역(5)이 일시적이면서 허공에 뜨게 되므로, 강도 상의 문제를 생기게 하는 우려가 있다. 이 점, 도 37의 형태에서는, 채널 영역(5)은 항상 절연층(21)에 연결하기 때문에, 강도가 높아지고, 그 결과, 제조 상의 수율이 향상한다고 하는 이점이 얻어진다. 예를 들면, 채널 영역(5)의 저면의 폭(채널 폭 W에 일치한다)의 약 1/4배 정도가, 절연층(21)에 연결한 상태로 된다.
장치(108)를 제조하기 위해서는, 예를 들면, 장치(106)를 제조하기 위한 도 33의 공정 후에, 불산액을 에칭제로 하는 웨트 에칭을 이용하여, 절연층(21)으로서의 산화막의 표면 부분을 선택적으로 제거하면 좋다(도 38). 이 때, 남겨진 SOI 층(22) 및 분리 절연막(23)이 차폐체로서 기능한다. 그 후, 도 15∼도 17과 마찬가지의 공정을 거치는 것에 의해 장치(108)가 얻어진다.
<실시 형태 6>
MOS형 트랜지스터의 게이트 전극의 제조 방법으로서, 상감 게이트 제법이 최근에 이르러 제안되어 있지만, 본원 발명을 이 기술과 조합하는 것에 의해서, 채널 영역(5)을 덮는 게이트 전극(4)을 자기 정합적으로 형성하는 것이 가능해진다. 본 실시의 형태에서는 이러한 제조 방법에 대하여, 도 39∼도 46의 공정도를 참조하면서 설명한다.
이 제조 방법에서는, 처음에 도 6∼도 10의 공정이 실행된 후에, 하부 산화막(6) 및 마스크 질화막(7)이 제거된다. 그 후, 도 39 및 도 40의 공정이 실행된다. 도 39 및 도 40은, 각각, 제조 공정의 중도에 있는 중간 구조체의 도 1의 B-B 절단선 및 A-A 절단선에 따른 단면도이다.
도 39 및 도 40의 공정에서는, 우선, 두께 약 200 nm의 희생층(31)으로서의 실리콘 산화막이, LP-CVD법에 의해 중간 구조체의 표면 전체에 피착된 후, 게이트 전극(4)과 동일한 위치 및 형상이 되도록, 리소그래피 기술과 에칭 기술을 이용하여, 희생층(31)이 패터닝된다. 이어서, 이 희생층(31)을 차폐체로서 이용함으로써, N형 불순물인 비소를, 1×1015cm-2의 밀도로 주입하고, 또한 900℃에서 어닐링을 가하는 것에 의해, 소스·드레인 영역(8, 9)이 형성된다.
이어지는 도 41 (B-B 단면도) 및 도 42 (A-A 단면도)의 공정에서는, CVD법에 의해, 희생층(31)이 덮어질 때까지, 중간 구조체의 상면에 실리콘 질화막(34)이 약 200 nm의 두께로 피착된 후, CMP 법에 의해, 희생층(31)의 상면이 노출할 때까지 실리콘 질화막(34)이 제거된다. 다음 도 43 (B-B 단면도)의 공정에서는,불산 용액을 에칭제로 하는 에칭을 실시함으로써, 희생층(31)의 전부가 제거된다. 이에 따라, 실리콘 질화막(34)이 주형으로서 형성된다.
다음 도 44 (A-A 단면도)의 공정에서는, 동일하게 불산 용액을 이용한 에칭에 의해, 분리 절연막(2)의 일부가 선택적으로 제거되어 박막화된다. 이 때 실리콘 질화막(34)이 차폐체로서 기능하기 때문에, 희생층(31)으로 덮어지고 있는 영역 즉, 후 공정에서 게이트 전극(4)으로 덮어지는 부분만이 에칭된다. 즉, 게이트 전극(4)이 매설되는 분리 절연막(2)의 후퇴면이, 위치 정렬을 요하는 마스크 패턴을 이용하는 일없이, 자기 정합적으로 형성된다.
따라서, 도 11에 도시된 개구부(12)를 갖는 레지스트 패턴을 이용한 경우와는 달리, 반도체층(13)의 상면과 분리 절연막(2)의 상면 사이의 경계선 중에서, 게이트 전극 영역에만 단차가 형성될 수 있게 된다. 따라서, 리소그래피에 있어서 필요없는 단차에 의해서 초점 심도의 마진이 열화한다고 하는 문제, 혹은 이방성 에칭 처리 시에 필요없는 단차에 에칭막인 폴리실리콘막의 잔사가 발생하기 쉽다고 하는 문제를 유발하지 않는 이점이 얻어진다.
계속되는 도 45 (B-B 단면도)의 공정에서는, 열 산화법에 의해, 두께 약 5 nm의 산화막이 게이트 절연막(3)으로서, 중간 구조체의 표면 상에 형성되어, 또한 LP_ CVD법에 의해, 게이트 전극(4)의 재료인 N형의 폴리실리콘막이, 게이트 절연막(3) 상에 두께 약 300 nm로 피착된다. 다음 도 46 (B-B 단면도)의 공정에서는, CMP 법에 의해, 실리콘 질화막(34)의 상면이 노출할 때까지, 폴리실리콘막이 제거된다. 그 결과, 앞의 희생층(31)과 동일한 영역에, 게이트 전극(4)이 형성된다.
그 후, 주지의 공정인 층간 절연막의 형성, 알루미늄 컨택트 홀의 형성, 알루미늄 배선의 형성을 통하여, MOS형 반도체 장치(101)(도 2)와 마찬가지의 구조를 갖는 장치가 완성된다.
이상의 제조 방법의 중에서 형성된 산화막 및 질화막은, 다른 절연막으로 치환하는 것도 가능하다. 또한, 소스·드레인 구조로서, 소위 LDD 구조 혹은 엑스텐션 구조를 채용하는 것도 가능하다. 또한, 소스·드레인 영역(8, 9)에는 금속 실리사이드막이 부가되더라도 좋다. 또한, 게이트 전극(4)으로서, 폴리사이드 게이트 구조, 폴리 메탈 구조, 순수 메탈 구조 등을 채용하는 것도 가능하다. 게이트 절연막(3)을, CVD법 또는 스퍼터법 등의 박막 피착법을 이용하여 형성해도 좋다. 또한, 반도체 기판(1) 대신 SOI 기판을 이용하는 것도 가능하다.
<실시 형태7>
도 47 및 도 48은, 실시 형태 7에 의한 MOS형 반도체 장치의 단면도이다. 도 47 및 도 48은, 도 1을 본 실시의 형태의 장치의 평면도라고 본 때의 A-A 절단선 및 B-B 절단선에 따른 단면도에 각각 상당한다. 이 장치(109)에서는, 채널 영역(5)은 SOI 기판의 후퇴한 주면의 상측에 부유하고 있고, 채널 영역(5)의 상면, 측면, 및 저면의 전부가, 게이트 절연막(3)을 사이에 두고 게이트 전극(4)으로 덮어지고 있다. 이 때문에, 게이트 전극(4)에 의한 차지공유율이 더 높게 되기 때문에, 임계치 전압에 대한 단채널 효과가 더욱 억제된다. 또한, 실효 채널 폭이 확대되기때문에, 높은 전류 구동 능력이 얻어진다.
장치(109)를 제조하기 위해서는, 실시 형태 6의 제조 방법을 이용하여, 소위게이트 올 어라운드 구조를 실현하면 좋다. 그것에 따라, 고온(예를 들면 900℃)에서의 어닐을 요하는 소스·드레인 영역(8, 9)의 형성이, 게이트 전극(4)을 형성하기 전에 행해지기 때문에, 저내열온도의 전극 재료(예를 들면 금속 등)를 게이트 전극(4)으로 하는 게이트 올 어라운드 SOI 트랜지스터를 형성할 수 있다.
구체적으로는, 도 29∼도 32의 공정 후에, 이하에 나타내는 도 49∼도 56의 공정이 실행된다. 도 49∼도 52의 공정은, 반도체 기판이 SOI 기판이라고 하는 상위점을 제외하고, 먼저 설명한 도 39∼도 42의 공정과 동등하다.
즉, 도 49 및 도 50의 공정에서는, 우선, LP-CVD법에 의해, 두께 약 200 nm의 희생층(31)으로서의 실리콘 산화막이 도 32의 공정 후의 중간 구조체의 표면 전체에 피착된 후, 게이트 전극(4)과 동일한 위치 및 형상이 되도록, 리소그래피 기술과 에칭 기술을 이용하여, 희생층(31)이 패터닝된다.
이어서, 이 희생층(31)을 차폐체로서 이용함으로써, N형 불순물인 비소를, 1×1015cm-2의 밀도로 주입하고, 또한 900℃에서 어닐링을 가하는 것에 의해, 소스·드레인 영역(8, 9)이 형성된다. 또, 도 49 및 도 50은, 도 1을 반도체 장치(109)의 제조 공정에서의 중간 구조체의 평면도로 보고 선정하였을 때의 B-B 절단선 및 A-A 절단선에 따른 단면도에 각각 상당한다.
이어지는 도 51 (B-B 단면도) 및 도 52 (A-A 단면도)의 공정에서는, CVD법에 의해, 희생층(31)이 덮어질 때까지, 중간 구조체의 상면에 실리콘 질화막(34)이 약 200 nm의 두께로 피착된 후, CMP 법에 의해, 희생층(31)의 상면이 노출할 때까지 실리콘 질화막(34)이 제거된다.
다음 도 53 (B-B 단면도) 및 도 54 (A-A 단면도)의 공정에서는,불산 용액을 에칭제로 하는 에칭을 실시함으로써, 희생층(31)의 전부가 제거됨으로써, 실리콘 질화막(34)이 주형으로서 형성된다. 동시에, 실리콘 질화막(34)이 차폐체로서 기능함으로써, 희생층(31)의 바로 아래에 위치하는 분리 절연막(2)과 절연층(21)이 선택적으로 제거된다. 그 결과, 채널 영역(5)은 지지 기판(20)으로부터 완전하게 부유한다.
이어지는 도 55(B-B 단면도)의 공정에서는, 열 산화법에 의해 두께 약 5nm의산화막이 게이트 절연막(3)으로서, 중간 구조체의 표면 상에 형성되고, 또한 LP_ CVD법에 의해, 게이트 전극(4)의 재료인 N형의 폴리실리콘막이 게이트 절연막(3) 상에 두께 약 300 nm로 피착된다. 다음 도 56 (B-B 단면도)의 공정에서는, CMP 법에 의해, 실리콘 질화막(34)의 상면이 노출할 때까지, 폴리실리콘막이 제거된다. 그 결과, 앞의 희생층(31)이 존재한 영역 및 그 바로 아래의 영역에 게이트 전극(4)이 형성된다.
그 후, 주지의 공정인 층간 절연막의 형성, 알루미늄 컨택트홀의 형성, 알루미늄 배선의 형성을 통하여, MOS형 반도체 장치(109) (도 47, 도 48)가 완성된다.
장치(109)를 제조하는 상기한 제조 방법에서는, 리소그래피 공정이 1회로 족하기 때문에, 게이트 전극(4)의 SOI 층의 상면 상에 위치하는 부분과, SOI 층의 상면보다 아래쪽으로 위치하는 부분 사이의 위치 정렬이, 자기 정합적으로 달성되는 이점이 얻어진다. 따라서, 게이트 전극(4)과 소스·드레인 영역(8, 9) 사이의 중첩이 발생하지 않기 때문에, 장치의 동작의 고속화가 촉진된다. 또한, 제품으로서의 장치의 특성 상의 변동이 저감된다.
상기한 장치(109)의 제조 방법의 중에서 형성된 산화막 및 질화막은 다른 절연막으로 치환하는 것도 가능하다. 또한, 소스·드레인 구조로서, 소위 LDD 구조 혹은 엑스텐션 구조를 채용하는 것도 가능하다. 또한, 소스·드레인 영역(8, 9)에는 금속 실리사이드막이 부가되더라도 좋다. 또한, 게이트 전극(4)으로서, 폴리사이드 게이트 구조, 폴리 메탈 구조, 순수 메탈 구조 등을 채용하는 것도 가능하고, 이들이 복합된 복합막 구조를 채용하는 것도 가능하다. 또한, 게이트 절연막(3)을, CVD법 또는 스퍼터법 등의 박막 피착법을 이용하여 형성해도 좋다.
<실시 형태8>
도 57은, 실시 형태 1에 의한 MOS형 반도체 장치(101)의 종단면도이고, 도 58은 그 평면도이다. 도 57은, 도 58의 A-A 절단선에 따른 장치의 단면도에 상당한다. 도 57에 도시한 바와 같이, 분리 절연막(2)의 상면의 높이와 반도체층(13)의 상면(즉, 채널 영역(5)의 상면)의 높이 사이의 차(「상면 단차」라고 가칭한다) h는, 이들을 덮도록 형성되는 게이트 전극(4)의 상면에 단차(「게이트 상면 단차」라고 가칭한다) H를 가져온다. 게이트 상면 단차 H가 크면, 리소그래피 기술을 이용하여 게이트 전극의 재료를 패터닝함으로써 게이트 전극(4)을 형성하는 공정에서, 도 58에 도시한 바와 같이, 단차를 발생시키는 부분에 가는(細) d가 발생한다. 가는 d는, 단차를 발생시키는 부분에서, 노광용의 조사 광에 헐레이션을 발생시키기 때문이라고 생각되고 있다. 가는 d가 어느 한도를 넘으면, 반도체 장치(101)의 동작에 영향을 미치게 된다. 또한, 리소그래피 기술로 이용되는 조사 광 렌즈의 초점 심도보다도 게이트 상면 단차 H가 크면, 게이트 전극(4) 중 반도체층(13)을 덮는 부분의 폭이 변동하는 것도 발생하게 된다.
따라서, 직접적으로는, 게이트 상면 단차 H를 어느 한도 이내로 낮게 억제하는 것이 요망된다. 또한, 제조 공정 상에서, 게이트 상면 단차 H를 낮게 억제하는 것을 용이화하기 위해서, 상면 단차 h를 어느 한도 이내로 억제하는 것이 더욱 바람직하다. 실험을 행한 결과, 상면 단차 h와 가는 d와의 관계는, 도 59에 도시한 바와 같이 대략 비례 관계에 있는 것을 알았다. 특히, 게이트 길이 Lg에서 규격화하면, 비례 관계는 게이트 길이 Lg에도 의존하지 않는 대략 일정한 관계가 된다. 게이트 길이 Lg는, 게이트 전극(4) 중 채널 영역(5)을 덮는 부분의 폭이다.
반도체 장치(101)의 동작에 실용 상의 영향을 미치게 하지 않은 범위로서, 가는 d는 게이트 길이 Lg의 10% 이하인 것이 바람직하다. 이를 위해서는, 단차 h를 게이트 길이 Lg의 50% 이하로 억제하면 되는 것을 도 59는 보이고 있다.
상면 단차 h가 게이트 상면 단차 H를 발생시키고, 그 결과, 가는 d를 초래함에 있어서, 가는 d에 직접적으로 영향을 주는 것은 게이트 상면 단차 H이다. 따라서, 가는 d를 게이트 길이 Lg의 10% 이하로 억제한 바에는, 보다 직접적으로는, 게이트 상면 단차 H를 게이트 길이 Lg의 50% 이하로 설정하면 족한다. 상면 단차 h를 게이트 길이 Lg의 50% 이하로 억제하는 것은, 게이트 전극(4)의 재료를 피착할 때에 특별한 프로세스를 요하지 않고, 게이트 상면 단차 H를 게이트 길이 Lg의 50% 이하로 억제하는 것을 가능하게 하는 보다 바람직한 방법이다고 말할 수 있다.
실시 형태1의 반도체 장치(101)에 한하지 않고, 다른 실시 형태의 반도체 장치에 대해서도, 게이트 상면 단차 H 및 상면 단차 h에 대하여, 마찬가지의 최적화를 행할 수 있다. 또, 가는 d는, 작으면 작을 수록 바람직하기 때문에, 설계치로서의 게이트 상면 단차 H 또는 상면 단차 h를 제로로 설정함으로써, 장치 완성후의 실제치로서의 게이트 상면 단차 H 또는 단차 h를, 제조 오차의 범위로 억제하는 것이 더욱 바람직하다.
게이트 상면 단차 H를 소정의 한도 이내로 억제하기 위해서는, 각 실시 형태의 제조 방법에 있어서, 게이트 전극(4)을 형성하는 공정 중에서, 게이트 상면 단차 H를 상기 소정의 한도 이내로 억제하면 좋다. 또한, 단차 h를 소정의 한도 이내로 억제하기 위해서는, 각 실시 형태의 제조 방법에 있어서, 분리 절연막(2)을 형성하는 공정 중에서, 상면 단차 h를 상기 소정의 한도 이내로 억제하면 좋다.
제1 발명의 장치에서는, 채널 영역의 상면뿐만 아니라, 한쌍의 측면이 게이트 전극으로 덮어지기 때문에 단채널 효과가 억제된다. 또한, 분리 절연막이 반도체층을 포위하고 있기 때문에, 반도체층과 다른 소자 사이의 전기적 분리가 실현된다. 더구나, 게이트 전극의 상면의 단차가 최적 범위로 억제되고 있기 때문에, 장치의 제조 공정에서, 헐레이션의 문제를 완화하여 게이트 전극의 가늘어짐을 실용상 문제가 없는 범위 내로 억제하는 것이 가능하다. 즉, 정밀도가 높은 장치가 실현된다.
제2 발명의 장치에서는, 분리 절연막은, 홈의 저면의 바로 아래의 부분에서는 제2 분리 절연막을 갖지 않고, 그것 이외의 부분에서는 갖고 있기 때문에, 제2 분리 절연막보다도 제1 분리 절연막에 에칭 효과가 높은 선택적 에칭을 이용함으로써, 홈을 용이하게 형성할 수 있다.
제3 발명의 장치에서는, SOI 기판을 이용한 장치에 대하여, 단 채널 효과의 억제 효과가 얻어진다.
제4 발명의 장치에서는, 채널 영역의 한쌍의 측면의 대략 전체가 게이트 전극으로 덮어지기 때문에, 단채널 효과의 억제 효과가 더욱 현저하다.
제5 발명의 장치에서는, 채널 영역의 저면 중 적어도 일부가 게이트 전극으로 덮어지기 때문에, 단채널 효과의 억제 효과가 또 한층 현저하다.
제6 발명의 장치에서는, 채널 영역의 저면이, 일부를 남기고 게이트 전극으로 덮어지기 때문에, 단채널 효과의 억제 효과가 또 한층 현저하다. 더구나, 채널 영역의 저면의 일부가 절연층에 연결되어 있기 때문에, 장치의 제조 공정에서 기계적 강도가 높여지고, 그 결과, 제조 상의 수율이 향상된다.
제7 발명의 장치에서는, 홈의 폭이 게이트 전극의 두께의 2배 이하로 설정되기 때문에, 초점 심도의 문제를 해소하고 게이트 전극을 정밀도 좋게 배치하는 것이 가능하다. 즉, 정밀도의 한층 높은 장치가 실현된다.
제8 발명의 장치에서는, 채널 폭이, 최대 채널 공핍층 폭의 2배 이하로 설정되어 있기 때문에, 단채널 효과의 억제 효과가 특히 현저하다.
제9 발명의 장치에서는, 반도체층이 채널 폭의 방향을 따라서 배열하는 복수의 단위 반도체층으로 분할되고 있고, 이들 복수의 단위 반도체층의 각각의 채널 영역의 한쌍의 측면 중 적어도 일부와 상면이 절연막을 사이에 두고 게이트 전극으로 덮어지고 있기때문에, 단채널 효과를 억제하면서, 또한 종래의 장치에 비교하여 면적을 확대하지 않고 전류 용량을 높일 수 있다.
제10 발명의 제조 방법에서는, 채널 영역의 상면뿐만 아니라, 한쌍의 측면 중 적어도 일부가 게이트 전극으로 덮어지기 때문에, 단채널 효과가 억제된 MOS형 반도체 장치가 얻어진다. 또한, 분리 절연막이 반도체층을 포위하도록 형성되기 때문에, 반도체층과 다른 소자 사이의 전기적 분리가 실현된다. 더구나, 게이트 전극의 상면의 단차가 최적 범위로 억제되기 때문에, 헐레이션의 문제를 완화하여 게이트 전극이 가늘어지는 것을 실용상 문제가 없는 범위 내로 억제하는 것이 가능하다. 또한, 게이트 전극을 차폐체로 하여 불순물을 선택적으로 도입함으로써, 한쌍의 소스·드레인 영역이 자기 정합적으로 형성된다.
제11 발명의 제조 방법에서는, 홈의 폭이 게이트 전극의 두께의 2배 이하로 설정되기 때문에, 초점 심도의 문제를 해소하여 게이트 전극을 더욱 정밀도 좋게 배치할 수 있다.
제12 발명의 제조 방법에서는, 단채널 효과의 억제 효과를 갖는 장치를 SOI 기판에 만들어 넣을 수 있다.
제13의 발명의 제조 방법에서는, 채널 영역의 한쌍의 측면의 대략 전체가 게이트 전극으로 덮어지기 때문에, 단채널 효과의 억제 효과가 더욱 현저한 장치가 얻어진다.
제14의 발명의 제조 방법에서는, 채널 영역의 저면 중 적어도 일부가 게이트 전극으로 덮어지기 때문에, 단 채널 효과의 억제 효과가 한층 현저한 장치가 얻어진다.
제15의 발명의 제조 방법에서는, 분리 절연막에 선택적 에칭을 실시함으로써 홈이 형성되기 때문에 홈의 형성이 용이하다.
제16의 발명의 제조 방법에서는, 제2 절연 재료보다도 제 l 절연 재료에 에칭 효과가 높은 선택적 에칭을 이용하여, 제1 절연 재료의 상면을 후퇴시킴으로써, 채널 영역에 인접하는 부분에서 분리 절연막의 상면을 후퇴시키기 때문에, 게이트 전극이 매설되는 분리 절연막의 후퇴면이 위치 정렬을 요하는 마스크 패턴을 이용하는 일없이 자기 정합적으로 형성된다.
제17의 발명의 제조 방법에서는, 분리 절연막의 상면의 높이와 반도체층의 상면의 높이 사이의 단차가 최적 범위로 억제되기 때문에, 게이트 전극의 형성 공정에 특별한 공정을 부가하지 않고, 헐레이션의 문제를 완화하여 게이트 전극이 가늘어지는 것을 실용상 문제가 없는 범위 내로 억제하는 것이 가능하다.
제18의 발명의 제조 방법에서는, 채널 영역의 저면의 일부가 게이트 전극으로 덮어지기 때문에, 단채널 효과의 억제 효과가 한층 현저한 장치가 얻어진다. 더구나, 채널 영역의 저면에 절연층에 연결하는 부분이 남도록 공동이 형성되기 때문에, 기계적 강도가 높여지고, 그 결과, 제조 상의 수율이 향상된다.
제19의 발명의 제조 방법에서는, 채널 폭이, 최대 채널 공핍층 폭의 2배 이하로 설정되기 때문에, 단 채널 효과의 억제 효과가 특히 현저한 장치가 얻어진다.
제20의 발명의 제조 방법에서는, 채널 영역이 채널 폭의 방향을 따라서 배열하는 복수의 단위 채널 영역으로 분할되고, 이들 복수의 단위 채널 영역의 각각의 한쌍의 측면 중 적어도 일부와 상면이, 절연막을 사이에 두고 게이트 전극으로 덮어지기 때문에, 단 채널 효과를 억제하면서, 또한 종래의 장치에 비교하여 면적을 확대하지 않고, 전류 용량을 높일 수 있는 장치가 얻어진다.
제21의 발명의 제조 방법에서는, 복수의 단위 채널 영역의 각각의 채널 폭이, 최대 채널 빈 층 폭의 2배 이하로 설정되기 때문에, 단채널 효과의 억제 효과가 특히 현저한 장치가 얻어진다.
제22의 발명의 제조 방법에서는, 상감법을 이용하여, 주형으로서의 절연체층을 차폐체로서 이용함으로써, 채널 영역에 인접하는 부분에서 분리 절연막의 상면을 후퇴시키기 때문에, 게이트 전극이 매설되는 분리 절연막의 후퇴면이, 위치 정렬을 요하는 마스크 패턴을 이용하는 일없이 자기 정합적으로 형성된다.
제23의 발명의 제조 방법에서는, 채널 폭이, 최대 채널 공핍층 폭의 2배 이하로 설정되기 때문에, 단채널 효과의 억제 효과가 특히 현저한 장치가 얻어진다.
제24의 발명의 제조 방법에서는, 채널 영역이 기판의 후퇴한 주면의 상측에 부유하도록 형성되어, 게이트 전극이, 채널 영역의 상면, 한쌍의 측면, 및 저면을, 절연막을 사이에 두고 덮도록 형성되기 때문에, 단 채널 효과의 억제 효과가 더욱 현저한 장치가 얻어진다.

Claims (7)

  1. 채널 영역과, 상기 채널 영역을 사이에 둔 한쌍의 소스·드레인 영역을 갖는 반도체층과,
    상기 반도체층의 표면에, 상기 채널 영역 및 상기 한쌍의 소스·드레인 영역을 둘러싸도록 형성된 분리 절연막과,
    상기 채널 영역과의 계면의 상기 분리 절연막 표면에, 상기 채널 영역의 측면을 노출시켜 형성된 홈에 의해서 상기 채널 영역의 측면 및 상기 채널 영역의 상면에 게이트 절연막을 개재하여 형성되고, 상기 홈을 매립하여 상기 분리 절연막의 표면 상에 연장하는 게이트 전극
    을 포함하는 MOS형 반도체 장치.
  2. 제1항에 있어서,
    상기 홈의 폭은, 상기 게이트 전극의 두께의 2배 이하인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 채널 영역의 채널 폭은 최대 채널 공핍층 폭의 2배 이하로 설정되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체층은, 반도체 기판, 절연층 및 SOI층이 순서대로 형성된 SOI 기판의 상기 SOI층인 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판, 절연층 및 반도체층이 순서대로 형성된 SOI 기판과,
    상기 반도체층에 배치된 채널 영역과, 상기 채널 영역을 사이에 둔 한쌍의 소스·드레인 영역 - 상기 채널 영역은, 그 저면의 일부에서, 상기 절연층과 소정의 거리를 두고 배치됨 - 과,
    상기 채널 영역의 상기 저면의 일부를 포함하는, 상기 소스·드레인 영역 및 상기 절연층과 접속하지 않는 상기 채널 영역의 표면에 게이트 절연막을 개재하여 형성된 게이트 전극
    을 포함하는 MOS형 반도체 장치.
  6. 제1항에 있어서,
    상기 채널 영역을 피복하는 부분의 상면과 상기 분리 절연막을 피복하는 부분의 상면과의 사이의 단차인 게이트 상면 단차가, 상기 채널 영역을 피복하는 부분의 폭인 게이트 길이의 1/2 이하로 설정되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 분리 절연막은, 상호 재료가 다른 제1 분리 절연막과 제2 분리 절연막을 갖고,
    상기 제1 분리 절연막은, 상기 제2 분리 절연막의 저면 및 측면의 일부를 피복하여, 상기 반도체층과 상기 제2 분리 절연막과의 계면에 배치되며,
    상기 홈은, 상기 제1 분리 절연막 표면 상에 형성되어, 그 저면에 제1 분리 절연막을 노출시키고, 그 측면에 상기 채널 영역을 노출시켜, 상기 채널 영역을 노출시키는 측면과 대향하는 측면에 상기 제2 분리 절연막을 노출시키는 것을 특징으로 하는 반도체 장치.
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