KR20000033991A - 트렌치 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의제조방법 - Google Patents

트렌치 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의제조방법 Download PDF

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Abstract

액티브 매트릭스 액정 디스플레이( AMLCD : Active Matrix Liquid Crystal Display) 및 EL 디스플레이에서 패널의 픽셀 어레이 스윗치와 주변 구동 집적회로에 이용되는 트렌치 게이트를 구비한 다결정 실리콘 박막 트랜지스터의 제조방법이 개시된다. 본 발명은 실리콘 또는 석영, 유리기판 위에 수평으로 구성되어 있는 게이트 구조를 트렌치 기술을 이용하여 수직으로 게이트를 구성한 트렌치 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터를 제조함으로써, 소자가 차지하는 면적을 줄일 뿐만 아니라 구동 전류의 감소 없이 고 전압에서 동작 할 수 있다

Description

트렌치 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법 (Method for Fabricating a Trench Gate Poly-Si Thin Film Transistor)
본 발명은 액티브 매트릭스 액정 평판 디스플레이 및 EL 평판 디스플레이에 활용하는 다결정 실리콘 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 트렌치 게이트 구조를 갖는 다결정실리콘 박막 트랜지스터의 제조방법에 관한 것이다.
다결정 실리콘 박막 트랜지스터(Poly-Silicon Thin Film Transistor)는 고정세 고화질의 액티브 매트릭스 액정 디스플레이 (AMLCD; Active Matrix Liquid Crystal Display )및 EL(Electroluminecense) 디스플레이에서 패널의 픽셀 어레이 스윗치(pixel array switch)와 주변 구동 집적회로(Drive Integrated Circuit)에 이용되고 있다. 특히, 구동 집적회로에 이용되는 다결정 박막 트랜지스터는 큰 구동 전류와 고 전압에서 동작하는 전기적 특성이 필요하다.
고화질 고정세의 액티브 매트릭스 액정 디스플레이 및 EL 디스플레이를 제작하기 위하여서는 다결정 실리콘 박막 트랜지스터의 우수한 전기적 특성이 요구된다. 다결정 박막 트랜지스터의 전기적 특성 즉, 누설 전류, 구동 전류, 구동 전압, ON/OFF 비율 향상을 위한 기술들은, 소자 구조 및 공정 분야로 크게 나눌 수 있다. 소자의 구조적 측면에서는, LDD( Lightly Doped Drain) ,OFF-SET, 및 도 1에 도시한 바와 같은 이중 게이트 구조 등이 발표 되었으며, 공정 분야는 양질의 저온 다결정 실리콘 박막 및 게이트 산화막 형성, 저온 불순물 활성화 기술 등이 연구 되어 오고 있다.
도 1은 종래 기술에 의한 이중 게이트 다결정 실리콘 박막 트랜지스터의 단면도로서, 참조부호 101은 반절연성 기판을 나타내며, 이 기판(101) 상에는 산화막(102)이 형성되며, 비정질 실리콘 박막 또는 다결정 실리콘 박막으로 이루어진 고농도의 활성영역(103)이 산화막(102) 상에 정의된다. 상기 결과물 상에는 게이트 산화막(104)이 형성되며, 이중 게이트 전극(105)는 상기 게이트 산화막(104)을 개재하여 상기 활성영역(103)과 오버 랩(overlap) 되도록 수평적으로 형성된다. 소오스 및 드레인 전극(107a, 107b)은 필드 산화막(106)과 상기 게이트 산화막(104)을 통하여 노출된 상기 활성영역(103) 상부에 각각 형성된다.
상술한 이중 게이트 구조를 구비한 박막 트랜지스터는 작은 누설 전류와 큰 구동 전압을 얻을 수 있는 반면에, 단일 게이트가 아닌 이중 게이트(105)를 수평적으로 활용함으로써, 다결정 실리콘 박막 트랜지스터가 차지하는 면적이 증가하는 단점이 있다.
한편, 기존의 LDD구조는 큰 구동전압을 얻기 위하여서는 보다 긴 게이트 채널 길이가 필요하다. 이로 인하여, 구동전류가 크게 감소되며 면적이 증가되는 문제점을 안고 있다. 또한, 상기 OFF-SET 구조는 게이트와 드레인 전극 사이의 부유층(drift region)의 거리를 늘이거나 불순물 농도를 조절하여 저항 값을 크게 함으로써 큰 구동 전압을 얻을 수 있지만, 구동 전류의 감소와 소자의 면적이 증가하는 단점이 있다.
일반적으로, 다결정 박막 트랜지스터에서 게이트의 채널 길이를 줄이면 구동 전류는 증가하나 구동전압이 낮아지는 단점이 있다. 따라서, 높은 구동전압을 얻기 위한 종래의 다결정 실리콘 박막 트랜지스터는, 게이트와 드레인 전극 사이의 부유층(drift region)의 거리를 늘이거나 부유층의 불순물 농도를 줄여 저항 값을 크게 하여 고 전압에서 동작 하는 OFF-SET 구조, LDD(Lightly-Doped Drain), 이중 또는 다중 게이트 구조 등 여러 가지 구조의 다결정 실리콘 박막 트랜지스터가 연구되고 있다.
그러나, 이러한 다결정 실리콘 박막 트랜지스터는 고 전압에서 동작하기 위하여 게이트와 드레인 사이의 거리와 저항 값을 크게 함으로써, 구동전류가 감소되거나 차지하는 면적이 증가하는 단점이 있다.
본 발명은 전술한 문제점들을 해소하기 위해 안출된 것으로서, 그 목적은 고 전압에서 동작이 가능하며, 누설 전류를 방지함과 아울러 소자의 면적을 감소시킬 수 있는 트렌치 구조를 갖는 이중 또는 다중 게이트 다결정 실리콘 박막 트랜지스터의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 이중 게이트 다결정 실리콘 박막 트랜지스터의 단면도,
도 2는 본 발명의 일실시예에 의한 트렌치 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 단면도,
도 3(a)∼3(d)는 본 발명의 일실시예에 따른 트렌치 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법을 순차적으로 도시한 공정 단면도,
도 4(a) 및 4(b)는 본 발명의 다른 실시예에 따른 트렌치 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법을 도시한 공정 단면도, 및
도 5는 본 발명의 또 다른 실시예에 의하여 제조된 트렌치 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 ; 반절연성 기판 12 ; 산화막
23 ; 다결정실리콘 박막 23a ; 저농도 활성층
23b ; 고농도 활성층 (n+또는 p+) 24 ; 게이트 산화막
25 ; 게이트 전극 25a ; 이중 게이트 전극
25b ; 하부 게이트 전극 26 ; 필드 산화막
28a ; 소오스 전극 28b ; 드레인 전극
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면,
반투명성 절연기판의 소정부분을 이방성 식각하여 수직 게이트 영역으로서 적어도 하나의 트렌치를 형성하는 단계, 상기 결과물 상에 산화막과 비정질실리콘 박막을 순차적으로 형성하는 단계, 상기 비정질실리콘 박막을 결정화 공정을 이용하여 다결정 실리콘으로 변환시킨 후 고농도 이온 주입을 통하여 소오스, 드레인 및 채널 영역인 활성층을 형성하는 단계, 상기 결과물 전면에 게이트 산화막을 형성한 후, 상기 트렌치내의 게이트 산화막 상에 트렌치 영역이 충분히 도포될 수 있을 정도의 두께로 트렌치 게이트를 형성하는 단계, 및 상기 결과물 전면에 필드 산화막을 형성하고 상기 활성층 내의 소오스/드레인 영역을 개구한 후, 노출된 소오스/드레인 영역상에 소오스 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 제2 실시예에 따른 트렌치 게이트를 구비한 박막 트랜지스터의 제조방법은, 반투명성 절연기판의 소정부분을 이방성 식각하여 수직 게이트 영역으로서 적어도 하나의 트렌치를 형성하는 단계, 상기 결과물 상에 산화막과 비정질실리콘 박막을 순차적으로 형성하는 단계, 상기 비정질실리콘 박막을 결정화 공정을 이용하여 다결정 실리콘으로 변환시킨 후, 저농도의 1차 이온 주입을 통하여 소오스, 드레인 및 채널 영역인 활성층을 형성하는 단계, 상기 결과물 전면에 게이트 산화막을 형성한 후, 상기 트렌치내의 게이트 산화막 상에 트렌치 영역이 충분히 도포될 수 있을 정도의 두께로 트렌치 게이트를 형성하는 단계, 상기 활성층 위에 2차 이온주입 및 활성화 공정을 통하여 고농도의 소오스 및 드레인 영역을 형성하는 단계, 및 상기 고농도 소오스/드레인 영역상에 소오스 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조방법은,
반투명성 절연기판의 소정부분을 이방성 식각하여 수직 게이트 영역으로서 적어도 하나의 트렌치를 형성하는 단계, 상기 트렌치 내의 양 측벽에 하부(bottom) 게이트 전극을 형성하는 단계, 상기 결과물 상에 산화막과 비정질실리콘 박막을 순차적으로 형성하는 단계, 상기 비정질실리콘 박막을 결정화 공정을 이용하여 다결정 실리콘으로 변환시킨 후 고농도 이온 주입을 통하여 소오스, 드레인 및 채널 영역인 활성층을 형성하는 단계, 상기 결과물 전면에 게이트 산화막을 형성한 후, 상기 트렌치내의 게이트 산화막 상에 트렌치를 채우는 상부(top) 게이트 전극을 형성하는 단계, 및 상기 결과물 전면에 필드 산화막을 형성하고 상기 활성층 내의 소오스/드레인 영역을 개구한 후, 노출된 소오스/드레인 영역상에 소오스 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 3(a) 내지 3(d)도의 공정 단면도를 참조하여, 본 발명의 제1 실시예에 의한 다결정실리콘 박막 트랜지스터의 제조방법을 순차적으로 설명하면 다음과 같다.
도 3(a)를 참조하면, 증류수로 세척한 실리콘 웨이퍼나 석영 또는 유리기판 (10) 위에 감광막(photoresist)을 도포 한 후, 트레치 게이트가 형성 될 부분을 노광하여 현상한 다음, 플라즈마 이온 식각방법으로 실리콘 또는 석영 유리기판(10)을 게이트 채널 길이만큼 식각한다.
이어, 상기 공정을 통하여 복수의 트렌치를 구비한 실리콘 또는 석영 유리기판(10) 위에 저압 화학기상증착 (LPCVD; low pressure chemical vapor deposition) 또는 플라즈마 화학기상증착(PECVD) 방법으로 산화막(12)을 증착한다. 연이어, SiH4가스 또는 Si2H6가스를 사용하여 비정질 실리콘 박막(13)을 저압 화학기상증착 (LPCVD) 방법으로 약 500∼1000 Å 정도의 두께로 증착한다. 이때, SiH4가스를 사용할 경우 일반적으로 550 ℃ 정도에서 수행되며, Si2H6가스를 사용하는 경우에는 약 470℃ 정도에서 비정질 실리콘 박막(13)을 증착한다. 상기 비정질실리콘 박막(13)을 증착하는 또 다른 방법으로 플라즈마 화학기상증착 방법을 이용할 수 있다.
도 3(b)를 참조하면, 상기 공정을 통하여 증착된 비정질 실리콘 박막(13)을 약 600℃ 이하의 온도와, 질소 분위기의 열전기로에서 열처리 공정을 수행하면, 다결정 실리콘 박막(23)으로 결정화된다. 이때, 상기 비정질 실리콘 박막(13)을 결정화 하는 또 다른 방법으로서는 엑시머 레이저를 이용 할 수 있다.
연이어, 결정화된 다결정 실리콘 박막(23)을 정의한 후, 식각하여 소자의 활성층(active layer) 영역을 한정한다. 그 다음, 소오스 영역, 드레인 영역 및 채널 영역을 정의 하기 위하여, N-채널 인 경우 P+(인) 이온이나 As+(비소) 이온을, P-채널인 경우 BF2이온을 각각 1 x 1015∼ 1 x 1016/cm2주입한다.
도 3(c)를 참조하면, 상기 다결정실리콘 활성층(23) 위에 게이트 산화막(24)을 형성하기 위하여, 약 1000℃ 정도의 고온 열전기로에서 산화막을 성장 하거나 또는 저압 화학기상증착 방법 이나 플라즈마 화학기상증착(PECVD) 방법으로 대략 500∼1000Å 정도의 두께를 갖는 게이트 산화막(24)을 증착 한 후, 600oC 이하의 열 전기로에서 열처리 공정을 수행한다.
연속적으로, 상기 트렌치 내의 게이트 산화막(24) 위에 게이트 물질을 상기 트렌치가 충분히 덮을 수 있을 정도의 두께로 증착한 후, 사진 식각법으로 패터닝하여 트렌치 게이트 전극(25)을 형성한다. 이때, 상기 트렌치 게이트 전극(25) 물질로서, 불순물이 도프된 다결정 실리콘(doped polysilicon), 실리사이드(silicide), 또는 금속(metal) 전극 물질을 사용할 수 있다.
한편, 게이트 전극 형성의 또 다른 방법으로서, 도 3(ca)에 도시한 바와 같이, 플라즈마 이온식각법으로 식각하여 이중 게이트 전극(25a)을 형성할 수 있다. 즉, 상기 트렌치 게이트를 형성한 후, 상기 트렌치 내의 양 측벽(sidewalls)에만 게이트 전극이 형성될 수 있도록 플라즈마 이온 식각법을 이용한 트렌치 식각 공정을 수행하면, 도 3(ca)에 도시한 바와 같은 하나의 트렌치 내에 이중 게이트 전극(25a)을 형성한다.
이어, 도 3(d)를 참조하면, 상기 결과물 전면에 저압 화학기상증착 방법 이나 플라즈마 화학기상증착 방법으로 두께 5000 ∼ 8000Å 정도의 필드 산화막(26)을 증착한 다음, 사진 식각법을 이용하여 전극 접촉 부분을 개구한 후 금속막 또는 투명 전도막을 증착한다. 이어, 증착된 금속막 또는 투명 전도막을 사진 식각법으로 패터닝하여, 소오스 전극(28a) 및 드레인 전극(28b)을 형성하여 본 발명의 트렌치 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조를 완료한다.
도 3(da)도는 이중 게이트 전극(25a)을 활용한 경우의 이중 게이트 다결정 실리콘 박막 트랜지스터의 단면도이다.
전술한 본 발명의 제1 실시예에 따르면, 소오스, 드레인 영역을 먼저 불순물 도핑하여 충분히 활성화 한 후 금속막 게이트 전극을 형성함으로써, 금속막 게이트 전극을 형성 한 후 소오스 드레인 영역에 불순물을 주입하여 저온에서 활성화 할 때 발생되는 공정의 문제점을 해결 할 수 있는 장점이 있으며, 게이트를 트렌치 구조로 제조함으로써, 박막 트랜지스터가 차지하는 면적을 줄일 수 있다.
다음은, 도 4(a) 및 도 4(b)를 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조방법을 설명한다. 용이한 설명을 위해, 제1 실시예와 동일 부분에 대해서는 동일한 참조부호를 부여하였으며, 이에 대한 설명은 약하기로 한다.
본 실시예에서는, 소오스/드레인 및 트렌치 형상의 수직 채널 영역으로 이루어진 다결정실리콘 활성영역 내의 불순물 농도를 2차에 걸친 이온주입 방법을 이용하여 조절함으로써, 누설 전류(leakage current)를 감소시키고 항복 전압(breakdown voltage) 향상시켜, 구동 집적회로에 유용한 고 전압 다결정 실리콘 박막 트랜지스터를 제조하는 방법이다.
도 4(a)를 참조하면, 제1 실시예에서 열거한 제조방법으로 결정화 된 다결정 실리콘 박막에 사진 식각법으로 활성층을 형성한 후, 먼저, 저농도의 1차 이온주입 공정을 상기 다결정실리콘 박막의 전면에 걸쳐 실시하여 저농도 활성층(23a)을 형성한다. 예를 들어, N-채널 인 경우 P+( 인 ) 이온이나 As+( 비소) 이온을, P-채널 인 경우에는 BF2이온을 1 x 1012~ 5 x 1014/cm2범위의 불순물 농도로 주입한다.
이어, 게이트 산화막(24)을 형성한 다음, 게이트 전극(25) 또는 이중 게이트 전극(25a)을 형성한 후 다결정실리콘 활성층(23a) 내의 소오스 및 드레인 영역에 2차 이온주입 공정을 실시한다. 예를 들면, N-채널 인 경우 P+이온이나 As+이온을, P-채널 인 경우 BF2이온을 상기 1차 이온주입의 도즈(dose)량 보다 높은 1 x 1015- 1 x 1016/cm2농도로 이온 주입 공정을 실시하여, 고농드의 소오스 및 드레인 영역(23b)을 형성한다.
연이어, 불순물을 활성화 한 후, 필드 산화막(26)을 성장시킨 후 사진식각법으로 상기 활성층 부위(23a) 보다 상대적으로 고농도의 소오스 및 드레인 영역(23b) 상에 소오스 전극(28a) 및 드레인 전극(28b)을 각각 형성하면, 도 4(b)에 도시한 바와 같은, 구동 IC형 트렌치 구조의 다결정 실리콘 박막 트랜지스터를 제조한다.
이때, 상기 트렌치 내의 양 측벽에만 게이트 전극이 형성될 수 있도록 플라즈마 이온 식각법을 이용한 트렌치 식각 공정을 더 수행함으로써, 하나의 트렌치 내에 이중 게이트 전극을 형성할 수 있으며, 상기 이중 게이트 전극은, 불순물이 도프된 다결정 실리콘(doped polysilicon), 실리사이드(silicide), 또는 금속(metal) 전극물질을 사용할 수 있다.
도 5를 참조한 본 발명의 또 다른 실시 예는, 활성층이 될 비정질 실리콘 박막을 증착 하기 전에 하부(bottom) 게이트 전극(25b)를 형성하는 공정을 선행하는 것을 특징으로 하는 것으로서, 활성층 양면에 아래 위 게이트 채널을 형성하여 구동 전류를 크게 하는 것이 그 목적이다.
도 5를 참조하여 제조공정을 간략히 설명하면 다음과 같다.
증류수로 세척한 실리콘 웨이퍼나 석영 또는 유리기판(10) 위에 플라즈마 이온 식각법으로 트렌치 게이트가 형성 될 부분을 식각한다. 이어, 식각 된 기판 위에 산화막(도시 안됨)을 증착 한 후 열처리 한 다음, 하부 전극 물질로서, 불순물이 도핑 된 비정질 또는 다결정 실리콘 박막을 약 3000Å 정도의 두께로 증착 한 후, 마스크 없이 플라즈마 이온 식각법으로 식각 하여 상기 트렌치의 양 측벽부분에 하부게이트 전극(25b)을 형성한다.
이어, 대략 500 ∼ 1000Å 두께의 게이트 산화막(12)을 증착 한 후 SiH4또는 Si2H6가스를 사용하여 비정질 실리콘 박막을 상기 열거 한 저압 화학기상증착 방법이나 플라즈마 화학기상증착 방법으로 약 500∼1000Å 정도의 두께로 증착한다. 이후의 공정은 전술한 실시예와 동일하다.
이상에서 본 발명에 대한 기술사상을 첨부도면과 함께 서술하였지만 이는 본 발명의 가장 양호한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
이상 설명한 바와 같이 본 발명에 의하면, 플라즈마 이온식각 방법으로 트렌치 구조를 만들어 게이트를 형성함으로써, 기존의 이중 게이트 구조나 LDD 및 OFF SET 구조의 다결정 박막 트랜지스터 보다 면적을 줄이면서 구동 전류의 감소 없이 큰 구동 전압에서 동작할 수 있는 박막 트랜지스터를 제작할 수 있다.
본 발명은 작은 면적으로 큰 구동 전류와 구동전압 특성을 갖는 트렌치 게이트 구조의 다결정 실리콘 박막 트랜지스터를 활용하여 데이터 및 스캔 구동 집적회로를 제작 할 때 기존의 기술을 활용 할 때 보다 작은 면적에서 성능이 우수한 구동 집적회로를 제작 할 수 있다. 또한, 평판 액정 디스플레이를 픽셀 어레이와 구동 집적회로를 같은 실리콘 또는 석영 유리기판 위에 제조함으로써, 픽셀 어레이와 구동 집적회로를 분리하여 제조 할 경우 보다 제조 경비를 절감 할 수 있을 뿐만 아니라 신뢰성을 향상 시킬 수 있다.

Claims (10)

  1. 다결정 실리콘 박막 트랜지스터의 제조방법에 있어서,
    반투명성 절연기판의 소정부분을 이방성 식각하여 수직 게이트 영역으로서 적어도 하나의 트렌치를 형성하는 단계;
    상기 결과물 상에 산화막과 비정질실리콘 박막을 순차적으로 형성하는 단계;
    상기 비정질실리콘 박막을 결정화 공정을 이용하여 다결정 실리콘으로 변환시킨 후 고농도 이온 주입을 통하여 소오스, 드레인 및 채널 영역인 활성층을 형성하는 단계;
    상기 결과물 전면에 게이트 산화막을 형성한 후, 상기 트렌치내의 게이트 산화막 상에 트렌치 영역이 충분히 도포될 수 있을 정도의 두께로 트렌치 게이트를 형성하는 단계; 및
    상기 결과물 전면에 필드 산화막을 형성하고 상기 활성층 내의 소오스/드레인 영역을 개구한 후, 노출된 소오스/드레인 영역상에 소오스 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트렌치 게이트 구조를 갖는 다결정실리콘 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 트렌치 게이트 형성 후,
    상기 트렌치 내의 양 측벽에만 게이트 전극이 형성될 수 있도록 플라즈마 이온 식각법을 이용한 트렌치 식각 공정을 더 포함하여 하나의 트렌치 내에 이중 게이트 전극을 형성하는 것을 특징으로 하는 이중 트렌치 게이트를 구비한 박막 트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 트렌치 게이트 전극은, 불순물이 도프된 다결정 실리콘(doped polysilicon), 실리사이드(silicide) 및 금속(metal) 중의 어느 하나의 물질로 이루어진 것을 특징으로 하는 다결정실리콘 박막 트랜지스터의 제조방법.
  4. 다결정 실리콘 박막 트랜지스터의 제조방법에 있어서,
    반투명성 절연기판의 소정부분을 이방성 식각하여 수직 게이트 영역으로서 적어도 하나의 트렌치를 형성하는 단계;
    상기 결과물 상에 산화막과 비정질실리콘 박막을 순차적으로 형성하는 단계;
    상기 비정질실리콘 박막을 결정화 공정을 이용하여 다결정 실리콘으로 변환시킨 후, 저농도의 1차 이온 주입을 통하여 소오스, 드레인 및 채널 영역인 활성층을 형성하는 단계;
    상기 결과물 전면에 게이트 산화막을 형성한 후, 상기 트렌치내의 게이트 산화막 상에 트렌치 영역이 충분히 도포될 수 있을 정도의 두께로 트렌치 게이트를 형성하는 단계;
    상기 활성층 위에 2차 이온주입 및 활성화 공정을 통하여 고농도의 소오스 및 드레인 영역을 형성하는 단계; 및
    상기 고농도 소오스/드레인 영역상에 소오스 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트렌치 게이트 구조를 갖는 다결정실리콘 박막 트랜지스터의 제조방법.
  5. 제 4 항에 있어서, 상기 트렌치 게이트 형성 후,
    상기 트렌치 내의 양 측벽에만 게이트 전극이 형성될 수 있도록 플라즈마 이온 식각법을 이용한 트렌치 식각 공정을 더 포함하여 하나의 트렌치 내에 이중 게이트 전극을 형성하는 것을 특징으로 하는 이중 트렌치 게이트를 구비한 박막 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 이중 게이트 전극은, 불순물이 도프된 다결정 실리콘(doped polysilicon), 실리사이드(silicide) 및 금속(metal) 중의 어느 하나의 물질로 이루어진 것을 특징으로 하는 구동 IC형 다결정실리콘 박막 트랜지스터의 제조방법.
  7. 반투명성 절연기판의 소정부분을 이방성 식각하여 수직 게이트 영역으로서 적어도 하나의 트렌치를 형성하는 단계;
    상기 트렌치 내의 양 측벽에 하부(bottom) 게이트 전극을 형성하는 단계;
    상기 결과물 상에 산화막과 비정질실리콘 박막을 순차적으로 형성하는 단계;
    상기 비정질실리콘 박막을 결정화 공정을 이용하여 다결정 실리콘으로 변환시킨 후 고농도 이온 주입을 통하여 소오스, 드레인 및 채널 영역인 활성층을 형성하는 단계;
    상기 결과물 전면에 게이트 산화막을 형성한 후, 상기 트렌치내의 게이트 산화막 상에 트렌치를 채우는 상부(top) 게이트 전극을 형성하는 단계; 및
    상기 결과물 전면에 필드 산화막을 형성하고 상기 활성층 내의 소오스/드레인 영역을 개구한 후, 노출된 소오스/드레인 영역상에 소오스 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다결정실리콘 박막 트랜지스터의 제조방법.
  8. 제 7 항에 있어서, 상기 하부 게이트 전극은,
    불순물이 도프된 비정질 실리콘 및 불순물이 도프된 다결정 실리콘 중의 어느 하나로 이루어진 것을 특징으로 하는 다결정실리콘 박막 트랜지스터의 제조방법.
  9. 제 7 항에 있어서, 상기 상부 게이트 전극 형성 후,
    상기 트렌치 내의 양 측벽에만 상부 게이트 전극이 형성될 수 있도록 플라즈마 이온 식각법을 이용한 트렌치 식각 공정을 더 포함하여 하나의 트렌치 내에 이중의 상부 게이트 전극을 형성하는 것을 특징으로 하는 다중 게이트 다결정실리콘 박막 트랜지스터의 제조방법.
  10. 제 7 항에 있어서,
    상기 상부 게이트 전극은, 불순물이 도프된 다결정 실리콘(doped polysilicon), 실리사이드(silicide) 및 금속(metal) 중의 어느 하나의 물질로 이루어진 것을 특징으로 하는 다결정실리콘 박막 트랜지스터의 제조방법.
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