KR100244405B1 - 반도체 장치의 박막트랜지스터 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000010408 film Substances 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 24
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 20
- 239000010409 thin film Substances 0.000 claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 238000001953 recrystallisation Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 1
- 125000006850 spacer group Chemical class 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000005684 electric field Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
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- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Thin Film Transistor (AREA)
Abstract
[청구범위에 기재된 발명이 속한 기술분야]
반도체 장치 제조방법.
[발명이 해결하려고 하는 기술적 과제]
오프 상태에서의 드레인의 누설 전류 및 온 상태의 소오스/드레인간의 직렬 저항을 감소시켜 높은 온/오프 전류비를 갖는 드레인 오프셋(Drain Offset) 구조의 반도체 장치의 박막트랜지스터 및 그 제조방법을 제공하고자 함.
[발명의 해결방법의 요지]
반도체 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 측벽에 스페이서 형태의 플로팅 게이트 전극을 형성한 다음, 전체구조 상부에 게이트 절연막 및 비정질실리콘막을 형성하고, 상기 비정질실리콘막내에 실리콘 이온주입 공정을 실시한 후, 드레인 오프셋 구조의 소오스/드레인 영역 형성용 마스크를 사용한 고농도 불순물 이온주입 공정에 의해 소오스/드레인 영역을 형성하는 반도체 장치의 박막트랜지스터 제조방법을 제공하고자 함.
[발명의 중요한 용도]
반도체 장치 제조 공정 중 박막트랜지스터 제조 공정에 이용됨.
Description
본 발명의 반도체 장치의 박막트랜지스터 및 그 제조방법에 관한 것으로, 특히 고집적 에스램(SRAM) 소자에서의 로드(Road) 저항으로 사용되는 박막트랜지스터의 높은 온/오프 전류비(On/Off Current Ratio) 특성을 갖는 드레인 오프셋 구조의 박막트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 박막트랜지스터(TFT : Thin Film Transistor)는 SRAM(Static Random Access Memory), 액정 디스플레이 (LCD : Liquid Crystal Display), SOI(Silicon On Inusulator) 등의 분야에 사용된다.
제1a도 내지 제1c도는 종래기술에 따른 반도체 장치의 박막트랜지스터 제조 공정 단면도이다.
먼저, 제1a도는 소정의 하부층이 기형성된 반도체 기판(1)상에 게이트 전극(2)을 형성하고, 전체구조 상부에 게이트 산화막(3) 및 비정질(Amorphous) 실리콘막(4)을 차례로 형성한 다음, 상기 비정질실리콘막(4)에 대해 채널 영역 형성을 위한 n- 이온주입 공정을 실시한 것을 도시한 것이다.
이어서, 제1b도는 전체구조 상부에 포토레지스트(5)를 도포한 후, 드레인(Drain) 오프셋(Offset) 영역 형성을 위한 소오스/드레인 이온주입 마스크로 상기 포토레지스트(5)를 노광 및 현상하여 패터닝한 다음, 상기 포토레지스트(5)를 이온 주입 마스크로해서 P+ 이온주입 공정을 실시하여 게이트 전극(2)과 드레인 영역이 소정 거리 이격된 드레인 오프셋 구조(도면부호, A)를 갖는 소오스/드레인 영역(4b) 형성한 것을 도시한 것이다. 제1b도에서 미설명 도면부호 '4a'는 채널영역을 나타낸다.
마지막으로, 제1c도 상기 포토레지스트(5)를 제거한 다음, 열처리한 것을 도시한 것이다.
상기와 같은 과정에 따라 형성되는, 드레인 오프셋 영역(A)을 갖는 박막트랜지스터의 경우 드레인 쪽의 고전장(High Electric Field)에 의해 상기 소오스/드레인 부위의 폴리실리콘막 결정립계(Grain Boundary)를 따라 전계 방출(Field Emission)이 일어나게 되어 오프 상태에서 누설 전류가 커지게 되어 소자의 전기적 특성을 저하시키는 등의 문제점이 있었다.
이러한 문제점을 해결하기 위해 오프셋 드레인 구조 자체의 드레인 필드를 줄여 누설 전류를 줄일수 있으나, 이때 온 상태에서의 전류까지 줄어들게 되어 소오스/드레인간의 직렬 저항이 증가되어 고집적, 고밀도를 갖는 에스램에서 요구되는 높은 온/오프 전류비를 갖는 박막트랜지스터를 형성할 수 없다는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 오프 상태에서의 드레인의 누설 전류 및 온 상태의 소오스/드레인간의 직렬저항을 감소시켜 높은 온/오프 전류비를 갖는 드레인 오프셋(Drain Offset) 구조의 반도체 장치의 박막트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1c도는 종래기술에 따른 반도체 장치의 박막트랜지스터 제조 공정 단면도.
제2a도 내지 제2c도는 본 발명의 일실시예에 따른 반도체 장치의 박막트랜지스터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 20 : 게이트 전극
30 : 산화막 40 : 플로팅 게이트 전극용 폴리실리콘막
40a : 플로팅 게이트 전극 50 : 게이트 산화막
60 : 비정질실리콘막 60a : 채널 영역
60b : 소오스/드레인 영역
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 감싸는 절연막; 상기 게이트 전극 측벽의 상기 절연막 상에 형성된 플로팅 게이트 전극; 상기 반도체 기판, 상기 플로팅 게이트 전극 및 상기 절연막을 덮는 게이트 절연막; 및 상기 게이트 절연막 상에 형성되어 채널 영역 및 소오스/드레인 영역을 이루는 실리콘층을 포함하는 하는 반도체 장치의 박막트랜지스터를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 게이트 전극을 형성하는 제1단계; 상기 제1단계가 완료된 전체 구조 상에 절연막 및 플로팅 게이트 전극용 전도막을 차례로 형성하는 제2단계; 마스크 없이 상기 플로팅 게이트 전극용 전도막 및 상기 절연막을 전면식각하여 상기 게이트 전극 측벽의 상기 절연막 상에 플로팅 게이트 전극을 형성하는 제3단계; 상기 제3단계가 완료된 전체 구조 상에 게이트 절연막 및 비정질실리콘막을 형성하는 제4단계; 상기 비정질 실리콘막의 결정 크기를 증가시키기 위해, 상기 비정질실리콘막 내에 실리콘을 이온 주입하는 제5단계; 및 드레인 오프셋 구조의 소오스/드레인 영역 형성용 마스크를 사용한 고농도 불순물 이온주입 공정으로 상기 비정질실리콘막 내에 소오스/드레인 영역을 형성하는 제6단계를 포함하는 반도체 장치의 박막트랜지스터 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2a도 내지 제2c도는 본 발명의 일실시예에 따른 반도체 장치의 박막트랜지스터의 제조 공정 단면도이다.
먼저, 제2a도는 소정의 하부층이 기형성된 반도체 기판(10)상에 게이트 전극용 폴리실리콘막을 증착하고, 상기 게이트 전극용 폴리실리콘막에 대해 불순물(n+) 도핑 공정을 진행한 후, 게이트 전극 형성용 마스크를 사용한 식각 공정에 의해 게이트 전극(20)을 형성한 다음, 전체구조 상부에 LPCVD(Low Pressure Chemical Vapor Deposition) 방식에 의해 250Å 내지 500Å 정도 두께의 산화막(30) 및 플로팅 게이트 전극용 폴리실리콘막(40)을 증착하고, 상기 플로팅 게이트 전극용 폴리실리콘막(40)에 대해 불순물(n+) 도핑 공정을 진행한 것을 도시한 것이다.
이어서, 제2b도는 상기 플로팅 게이트 전극용 폴리실리콘막(40) 및 상기 산화막(30)을 마스크 없이 전면식각하여 상기 게이트 전극(20) 측벽에 플로팅 게이트 전극(40a)을 형성하고, 전체구조 상부에 게이트 산화막(50) 및 약 1000Å 내지 2000Å 정도 두께의 비정질(Amorphous)실리콘막(60)을 차례로 형성한 후, 약 500℃ 내지 600℃ 정도의 아르곤 가스 분위기 속에서 약 20시간 정도 열처리하여 상기 비정질실리콘막(60)을 재결정화(Recrystallization)한 것을 도시한 것이다.
마지막으로, 제2c도는 상기 비정질실리콘막(60)에 대해 상기 비정질실리콘막(60)의 결정 크기를 더 크게 하기 위한 실리콘 이온을 약 1×1014ions/㎠ 내지 10×1014ions/㎠ 정도의 도즈(Dose)량으로 이온주입한 후, 채널 영역(60a) 형성을 위한 n- 이온주입 공정을 실시하고, 드레인(Drain) 오프셋(Offset) 영역 형성을 위한 소오스/드레인 이온주입 마스크를 사용한 이온주입 공정에 의해 P+이온주입 공정을 실시하여 드레인 오프셋 구조(도면부호, A)를 갖는 소오스/드레인 영역(60b) 형성한 다음, 열처리한 것을 도시한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 게이트 전극 측벽에 플로팅 게이트 전극을 스페이스 형태로 잔류시킴으로써, 상기 플로팅 게이트 전극의 전위에 의해 오프상태에서 드레인과 게이트 사이의 전장이 감소하게 되어 누설 전류가 감소하며 온 상태에서 플로팅 게이트 전극이 축적층(Accumulation Layer)으로 작용하여 소오스/드레인간의 직렬 저항을 감소시키게 되어 온 상태의 전류가 증가된다. 이에 따라, 높은 온/오프 전류비를 갖는 박막트랜지스터를 제조할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (8)
- 반도체 장치의 박막 트랜지스터에 있어서, 반도체 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 감싸는 절연막; 상기 게이트 전극 측벽의 상기 절연막 상에 형성된 플로팅 게이트 전극; 상기 반도체 기판, 상기 플로팅 게이트 전극 및 상기 절연막을 덮는 게이트 절연막; 및 상기 게이트 절연막 상에 형성되어 채널 영역 및 소오스/드레인 영역을 이루는 실리콘층을 포함하는 하는 반도체 장치의 박막트랜지스터.
- 반도체 장치의 박막트랜지스터 제조 방법에 있어서, 반도체 기판 상에 게이트 전극을 형성하는 제1단계; 상기 제1단계가 완료된 전체 구조 상에 절연막 및 플로팅 게이트 전극용 전도막을 차례로 형성하는 제2단계; 마스크 없이 상기 플로팅 게이트 전극용 전도막 및 상기 절연막을 전면식각하여 상기 게이트 전극 측벽의 상기 절연막 상에 플로팅 게이트 전극을 형성하는 제3단계; 상기 제3단계가 완료된 전체 구조 상에 게이트 절연막 및 비정질실리콘막을 형성하는 제4단계; 상기 비정질실리콘막의 결정 크기를 증가시키기 위해, 상기 비정질실리콘막 내에 실리콘을 이온 주입하는 제5단계; 및 드레인 오프셋 구조의 소오스/드레인 영역 형성용 마스크를 사용한 고농도 불순물 이온주입 공정으로 상기 비정질실리콘막 내에 소오스/드레인 영역을 형성하는 제6단계를 포함하는 반도체 장치의 박막트랜지스터 제조방법.
- 제2항에 있어서, 상기 제4단계 후, 상기 비정질실리콘막의 재결정화를 위해 열처리하는 제7단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 박막트랜지스터 제조방법.
- 제3항에 있어서, 상기 제5단계 후, 채널 영역 형성을 위해 상기 비정질실리콘막 내에 채널 이온주입 공정을 실시하는 제9단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 박막트랜지스터 제조방법.
- 제3항에 있어서, 상기 제7단계는 500℃ 내지 600℃ 온도의 아르곤 가스 분위기에서 약 20시간동안 실시하는 것을 특징으로 하는 반도체 장치의 박막트랜지스터 제조방법.
- 제2항에 있어서, 상기 제5단계에서, 1×1014ions/㎠ 내지 10×1014ions/㎠ 정도의 도즈(Dose)량으로 상기 실리콘을 이온주입하는 것을 특징으로 하는 반도체 장치의 박막트랜지스터 제조방법.
- 제2항에 있어서, 상기 제2단계에서, 상기 절연막은, LPCVD법을 이용하여 250Å 내지 500Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 박막트랜지스터 제조방법.
- 제2항에 있어서, 상기 제4단계에서, 상기 비정질실리콘막을 약 1000Å 내지 2000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 박막트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076266A KR100244405B1 (ko) | 1996-12-30 | 1996-12-30 | 반도체 장치의 박막트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076266A KR100244405B1 (ko) | 1996-12-30 | 1996-12-30 | 반도체 장치의 박막트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980056996A KR19980056996A (ko) | 1998-09-25 |
| KR100244405B1 true KR100244405B1 (ko) | 2000-02-01 |
Family
ID=19492137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960076266A KR100244405B1 (ko) | 1996-12-30 | 1996-12-30 | 반도체 장치의 박막트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100244405B1 (ko) |
-
1996
- 1996-12-30 KR KR1019960076266A patent/KR100244405B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980056996A (ko) | 1998-09-25 |
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| A201 | Request for examination | ||
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| FPAY | Annual fee payment |
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