KR0129234B1 - 다결정실리콘 박막트랜지스터 제조방법 - Google Patents

다결정실리콘 박막트랜지스터 제조방법

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KR0129234B1 KR1019940010848A KR19940010848A KR0129234B1 KR 0129234 B1 KR0129234 B1 KR 0129234B1 KR 1019940010848 A KR1019940010848 A KR 1019940010848A KR 19940010848 A KR19940010848 A KR 19940010848A KR 0129234 B1 KR0129234 B1 KR 0129234B1
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Abstract

본 발명은 단결정실리콘 박막트랜지스터 제조방법에 관한 것으로, 종래에는 다결정실리콘 박막트랜지스터를 제조했을 경우 다결정실리콘 박막트랜지스터의 여러 가지 특성 중에서 특히 오프전류(off-current)특성이 크게 저하된다. 즉, 전송특성곡선에서 게이트전압이 네가티브로 증가할 경우 드레인전류가 증가하는 특성을 보이는데 이런 특성을 가지는 다결정실리콘 박막트랜지스터의 액정표시장치의 픽셀스위칭소자로 사용하는데 많은 제약이 따르는 문제점이 있었다. 본 발명은 이러한 문제점을 해결하기 위하여 드레인특 채널부분에 인가되는 게이트 전압의 세기를 줄여 오프전류(off-current)의 특성을 향상시키도록 하는 다결정실리콘 박막트랜지스터 제조 방법을 제공하는 것이다.

Description

다결정실리콘 박막트랜지스터 제조방법
제1도는 종래 다결정실리콘 박막트랜지스터의 단면구조도.
제2도의 (a) 내지 (e)는 제1도에 따른 제조공정도.
제3도는 본 발명 다결정실리콘 박막트랜지스터의 단면구조도.
제4도는 (a) 내지 (g)는 제3도에 따른 제조 공정도.
제5도는 본 발명 다결정실리콘 박막트랜지스터의 다른 단면구조도.
제6도의 (a) 내지 (e)는 제5 도에 따른 제조공정도.
제7도는 제6도에 있어서 게이트절연막의 세부 구성도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 절연성 기판 12,22 : 다결정실리콘층
13,23 : 게이트절연막 14,14',24,24' : 게이트전극
15,25 : 소오스/드레인영역 16,26 : 층간절연막
17,27 : 콘텍홀 18,28 : 소오스/드레인전극
29 : 산화막 30,43 : 실리콘 질화막
33,53 : 실리콘산화막
본 발명은 다결정실리콘 박막트랜지스터의 제조방법에 관한 것으로, 특히 박막트렌지스터를 독특한 구조로 형성하여 디바이스의 오프전류(off-current)특성을 향상시키도록 하는 다결정실리톤 박막트랜지스터 제조방법에 관한 것이다. 제1도는 종래 다결정실리콘 박막트랜지스터의 단면구조도로서, 이에 도시된 바와같이 절연기판(1)상에 양측에 소오스/드레인영역(5)이 형성된 다결정실리콘층(2)이 형성되고, 상기 다결정실리콘층(2)위에 콘택홀이 형성된 게이트절연막(3)이 형성되며, 상기 게이트절연막(3)중앙에 게이트전극(4)이 형성되고, 상기 게이트전극(4)위에 콘택홀이 형성된 층각절연막(6)이 형성되며, 상기 층간절연막(6)위에 상기 콘택홀을 통해 상기 소오스/드레인영역(5)과 접촉되는 소오스/드레인전극(7)이 형성되어 구성되는 것으로, 이의 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도의 (a) 내지 (e)는 종래 다결정실리콘 박막트랜지스터의 제조공정도로서, 제 2도의 (a)에 도시된 바와같이 투명한 절연기판(1)상에 다결정실리콘(Poly-Si)을 증착한 후 패터닝하여 활성층으로 사용되는 다결정 실리콘층(2)을 형성한 다음 그 다결정실리콘층(2)위에 게이트절연막(3)과 게이트전극용 전도성막(4')을 차례로 형성한다.
이후, 제2도의 (e)에 도시된 바와같이 게이트영역을 정의한후 상기 전도성막(4')위에 감광막(PR)을 도포한 다음 게이트전극 패턴용 마스크를 사용하여 상기 감광막(PR)을 패터닝 하고, 그 감광막(PR)을 마스크로 사용해 상기 전도성막(4')을 에칭하여 게이트전극(4)을 형성한다.
다음으로, 제2도의 (c)와같이 상기 감광막(PR)을 제거한 후 고농도의 물순물(P or B)을 주입하여 상기 다결정실리콘층(2)내에 소오스/드레인 영역(5)을 형성한다음 주입된 도펀트(Dopant)를 활성화시키기 위하여 반응로(Furnace)에서 약 750~95
0℃에 열처리한다.
그런다음 제2도의 (d)에 도시된 바와같이, 상기 게이트전극(4)위에 층간절연막(6)을 도포한 후 상기 소오스/드레인영역(5)에 콘택홀(7)을 형성한다.
이후, 제2도의 (e)에 도시된 바와 같이 상기 층간절연막(6)위에 금속을 증착한 후 패터닝하여 소오스/드레인전극(8)을 형성한 다음 반응로를 사용하여 400~450℃에서 어닐링함으로써 종래 다결정실리콘 박막트랜지스터르 제조하였다.
그러나 상기와 같이 종래 다결정실리콘 박막트랜지스터를 제조했을 경우 다결정실리콘 박막트랜지스터의 여러가지 특성 중에서 특히 오프전류(off-current)특성이 크게 저하된다.
즉, 전송특성곡선에서 게이트전압이 네가티브로 증가할 경우 드레인전류가 증가하는 특성을 보이는데 이런 특성을 가지는 다결정실리콘 박막트랜지스터는 액정표시장치의 화소스위칭소자로 사용하는데 많은 제약이 따르는 문제점이 있었다.
본 박명은 이러한 문제점을 해결하기 위하여 드레인측 채널부분에 인가되는 게이트 전압의 세기를 줄여서 오프전류(off-current) 특성을 향상시키도록 하는 다결정실리콘 박막트랜지스터 제조방법을 제공하는 것이다.
본 발명은 기판상에 양측에 소오스/드레인영역이 형성된 다결정실리콘층이 형성되고, 상기 다결정실리콘층위에 콘택홀이 형성된 게이트절연막이 형성되며, 그 게이트절연막중앙위에 고농도불순물영역과 진성영역이 형성된 제1게이트전극이 형성되며, 상기 제1게이트전극의 진성영역위에 제2게이트전극이 형성되고, 상기 소자위에 콘택홀이 형성된 층간절연막이 형성되며, 상기 층간절연막위에 상기 콘택홀을 통해 상기 소오스/드레인영역과 접촉되는 소오스/드레인전극이 형성되어 구성된다.
또한, 본 발명은 기판상에 양측에 소오스/드레인영역이 형성된 다결정실리콘층이 형성되고, 상기 다결정실리콘층위에 콘택홀이 형성된 게이트절연막이 형성되며, 그 게이트절연막위에 양측에 산화막이 형성된 제1게이트전극이 형성되고, 상기 산화막과 제1게이트전극위에 제2게이트전극이 형성되며, 상기 제2게이트전극위에 콘택홀이 형성된 층간절연막이 형성되며, 상기 층간절연막위에 상기 콘택홀을 통해 상기 소오스/드레인영역과 접촉되는 소오스/드레인전극이 형성되어 구성되는 것으로, 상기 게이트절연막은 실리콘산화막, 실리콘질화막, 실리콘 산화막이 차례로 형성되는 오엔오(Reoxidized-Nitrided-Oxide : ONO)구조로 구성된다.
한편, 본 발명은 기판상에 활성층을 형성하는 공정과, 상기 활성층위에 게이트절연막, 제1게이트전극, 제2게이트전극을 차례로 형성하는 공정과, 상기 제1, 제2게이트전극을 동시에 패터닝하는 공정과 상기 제2게이트전극을 드레인측의 일부분을 제외한 나머지 부분을 제거하는 공정과, 불순물을 주입하여 제2게이트전극이 제거된 부분의 제1게이트전극을 고농도불순물영역(n+)으로 형성하는 동시에 상기 활성층내에 소오스/드레인영역을 형성하는 공정과, 열처리하여 상기 주입된 도펀트를 활성화시키는 고정과, 층간절연막을 형성하는 공정과, 콘택홀을 형성하는 공정과, 소오스/드레인 전극을 형성하는 공정으로 이루어지도록 구성한다.
또한 본 발명은 기판위에 활성층을 형성하는 공정과, 상기 활성층위에 게이트절연막, 제1게이트전극, 실리콘질화막을 차례로 형성하는 공정과, 상기 실리콘 질화막과 제1게이트전극을 동시에 패터닝하는 공정과, 상기 실리콘 질화막을 마스크로 하여 상기 제1게이트전극의 양측면을 레터럴하게 열산화시키는 공정과, 이온을 주입하여 상기 활성층내에 소오스/드레인영역을 형성하는 공정과, 상기 실리콘 질화막을 제거하는 공정과, 상기 산화된 제1게이트전극위에 제2게이트전극패턴을 형성하는 공정과, 층간절연막을 형성하는 공정과, 콘택홀을 형성하는 공정과, 소오스/드레인전극을 형성하는 공정으로 이루어지도록 구성한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 발명의 다결정실리콘 박막트랜지스터의 단면구조도로서, 이에 도시한 바와같이 기관(11)상에 양측에 소오스/드레인영역 (15)이 형성된 다결정실리콘층(12)이 형성되고, 상기 다결정실리콘층(12)위에 콘택홀이 형성된 게이트절연막(13)이 형성되며, 그 게이트절연막(13)중앙위에 고농도불순물영역(n+)과 진성영역(1)이 형성된 제1게이트전극(14)이 형성되며, 상기 제1게이트전극(14)의 진성영역(1)위에 제2게이트전극(14')이 형성되고, 상기의 소자위에 콘택홀이 형성된 층간절연막(16)이 형성되며, 상기 층간절연막(16)위에 상기 콘택홀을 통해 상기 소오스/드레인영역(15)과 접촉되는 소오스/드레인전극(18)이 형성되어 구성되는 것으로, 이의 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제4도의 (a) 내지 (g)는 본 발명 다결정실리콘 박막트랜지스터의 제조공정도로서, 제4도의 (a)에 도시한 바와 같이 절연기판(11)상에 다결정실리콘(Intrinsic Poly-Si)을 증착한 후 섬(Island)모양으로 패터닝하여 활성층으로 사용하는 다결정실리콘(12)을 형성하고, 그 다결정실리콘(12)위에 게이트절연막(13)과 이중구조의 게이트전극(14)(14')을 차례로 형성하는데, 상기 제1게이트전극(14)은 다결정실리콘( Poly-Si)으로 형성하고 상기 제2게이트전극(14')은 WSix 나 MoSix 등의 실리사이드(Silicide)로 형성한다.
그리고 상기 제1게이트전극(14)을 형성하는 다결정실리콘(Poly-Si)을 사용하지 않고 불순물이 도핑된 다결정실리콘(Doped Poly-Si)을 사용하지 않고 불순물이 도핑되지 않은 다결정실리콘(Undoped Poly-Si) 즉, 진성 다결정실리콘(Intrinsic Poly-Si)을 사용한다.
이후, 제4도의 (b)에 도시한 바와같이 상기의 소자 전면에 감광막(PR)을 도포한후 게이트전극 패턴용 마스크를 이용하여 상기 감광막(PR)을 패턴형성한 다음 에칭공정을 거쳐 상기 제1, 제2게이트전극(14)(14')을 차례로 에칭하여 제1, 제2게이트전극(14)(14')패턴을 형성한다.
다음으로 제4도의 (c)와 같이 상기의 감광막(PR)을 제거한 다음 상기 소자 전면에 다시 감광막(PR')을 도포한 후 포토공정(정렬, 노광, 현상공정)을 통하여 상기 제2게이트전극(14')의 일부분이 노출되도록 상기 감광막(PR')을 패터닝한다.
이후, 제4도의 (d)에 도시한 바와같이 상기 감광막(PR')을 마스크로 하여 노출된 제2게이트전극(14')을 에칭한 다음 그 감광막(PR')을 제거한 후 소자 전면에 고농도불순물(N+)을 이온주입한다.
이 때, 상기 이온주입 공정에 의해 상기 다결정실리콘(12)내에는 소오스/드레인영역(15)이 형성되고, 제2게이트전극(14')이 식각된 제1게이트전극(14)부분은 고농도불순물(N+)으로 형성되고 제2게이트전극(14')이 있는 부분아래의 제1게이트전극(14)부분은 고농도불순물(N+)이 도핑되지 않아 진성 다결정실리콘(Intrinsic Poly-Si),즉, 진성영역(i)으로 형성되어진다.
이와같이 고농도불순물을 주입한 다음 주입된 도펀트(Dopant)를 활성화시키기 위해 반응로(Furnace)에서 열처리를 수행하는데,이 때, 이 열처리공정에 의해 제1게이트전극(14)의 다결정실리콘(n+)부분으로 주입된 도펀트들이 상기 제1게이트전극(14)의 진성 다결정실리콘(i)부분으로 레터럴하게 확산되어진다. 따라서, 제4도의 (e)와같이 상기 제1게이트전극(14)의 고농도불순물(n+)과 제2게이트전극(14')간에는 전기적인 콘택(Contact)이 이루어진다.
이후, 제4도의 (f)에 도시한 바와같이 상기 소자 전면에 층간절연막(16)을 도포한 후 상기 소오스/드레인영역(15)부분의 그 층간절연막(16) 및 게이트절연막(13)을 식각하여 콘택홀(17)을 형성한다.
다음으로 제4도의 (g)에 도시한 바와같이 상기 층간절연막(16)위에 금속을 증착한 후 패터닝하여 그 콘택홀(17)을 통해 상기 소오스/드레인영역(15)과 콘택을 이루는 소오스/드레인영역(18)을 형성한다.
그후 반응로에서 열처리를 통해 메탈을 어닐링함으로써 본 발명 다결정실리콘 박막트랜지스터를 제조한다. 한편, 제5도는 본 발명 다결정실리콘 박막트랜지스터의 다른 단면구성도로서, 이에 도시한 바와같이 기판(21)상에 양측에 소오스/드레인영역(25)이 형성된 다결정실리콘(22)이 형성되고, 상기 다결정실리콘층(22)위에 콘택홀이 형성된 게이트절연막(23)이 형성되며, 그 게이트절연막(23)위에 양측에 산화막(29)이 형성된 제1게이트전극(24)이 형성되고, 상기 산화막(29)과 제1게이트전극(24)위에 제2게이트전극(24')이 형성되며, 상기 제2게이트전극(24')위에 콘택홀이 형성된 층간절연막(26)이 형성되며, 상기 층간절연막(26)위에 상기 콘택홀을 통해 상기 소오스/드레인영역(25)과 접촉되는 소오스/드레인영역(28)이 형성되어 구성되는 것으로, 상기 게이트절연막(23)은 제7도에서 보는 바와같이 실리콘산화막(33), 실리콘산화막(53), 실리콘산화막(53)가 차례로 형성되는 오엔오(Reoxidized-Nitrided-Oxide : ONO)구조로 구성된다.
이와같이 구성되는 본 발명 다결정실리콘 박막트랜지스터의 제조방법을 첨부한 제6도 및 제7도를 참조하여 상세히 설명하면 다음과 같다.
제6도의 (a) 내지 (f)는 본 발명 다결정실리콘 박막트랜지스터의 다음 제조공저도로서, 제6도의 (a)에 도시한 바와같이 절연기판(21)상에 다결정실리콘(Poly-Si)을 증착한 후 섬(Island)모양으로 패터닝하여 활성층(Active Layer)으로 사용하는 다결정실리콘층(22)을 형성하고 , 그 다결정실리콘층(22)위에 게이트절연막(23), 제1게이트전극(24) 및 실리콘 질화막(30)을 차례로 형성한다. 여기서 상기 제1게이트전극(24)을 불순물이 도핑된 다결정실리콘(Doped Poly-Si)을 사용하고, 상기 게이트절연막(23)으로는 오엔오(Reoxidized-Nitrided-Oxide : ONO)구조의 절연막을 사용한다. 즉, 첨부한 제7도에서 보는 바와같이 활성층인 다결정실리콘층(22)을 형성 한 후 반응로(Furnace)에 열산화(Thermal Oxidation)공정으로 그 다결정실리콘층(22)표면을 약 100Å 정도 산화시켜 실리콘산화막(33)을형성한다.
그 다음 공정으로 상기 실리콘산화막(33)위에 화학기상증착(CVD)방법으로 실리콘 산화막(43)을 증착한 다음 상기 실리콘 질화막(43)을 열산화(Thermal Oxidation)공정으로 약 30~100Å정도 열산화시켜 실리콘산화막(53)을 형성함으로써 오엔오(Reoxidized-Nitrided-Oxide : ONO)구조의 게이트절연막(23)이 형성되어진다.
이후, 제6도의 (b)에 도시한 바와같이 상기 실리콘 질화막(30)전면에 감광막(PR)을 도포한 후 게이트전극용 마스크를 이용하여 상가 감광막(PR)을 패터닝한 다음 에칭공정을 통하여 상기 실리콘질화막(30)과 제1게이트전극(24)을 차례로 패터닝한다.
다음으로 제6도의 (c)에 도시한 바와같이 상기 감광막(PR)을 제거한 다음 반응로에서 상기 제1게이트전극(24)을 열산화시켜 산화막(29)을 형성시킨다.
이 때, 상기 게이트절연막(23)을 오엔오(Reoxidized-Nitrided-Oxide : ON
O)구조로 형성하였기 때문에 제1게이트전극(24)이 산화되는 동안 활성층인 다결정실리콘층(22)은 산화가 이루어지지 않고 어닐(Anneal)효과만 일어난다. 그리고 상기 제1게이트전극(24)위에 실리콘 질화막(30)이 형성되어 있기 때문에 제1게이트전극(24)은 레터럴(Lateral)하게만 산화되어 산화막(29)이 상기 제1게이트전극(24)의 양측에 형성된다.
그 다음 공정으로 제6도의 (d)와 같이 상기의 소자에 고농도불순물(N+또는 P+)을 이온주입하여 상기 다결정실리콘층(22)내에 소오스/드레인영역(25)을 형성한후 반응로에서 열처리하여 주입된 도펀트(Dopant)를 황성화시킨다.
그 후, 제6도의 (e)에 도시한 바와같이 상기 실리콘 질화막(30)을 제거한 다음 제2게이트전극물질(n+-doped poly-si)을 증착한 후 포토공정 및 에칭공정을 통하여 제2게이트전극(24')을 형성한다.
그 다음으로 제6도의 (f)에 도시한 바와 같이 상기의 소자의 전면에 층간절연막(26)을 도포한 후 상기 소오스/드레인영역(25)부분의 그 층간절연막(26) 및 게이트절연막(23)을 식각하여 콘택홀(27)을 통해 상기 소오스/드레인영역(25)과 콘택을 이루는 소오스/드레인전극(28)을 형성한다.
그 후 반응로에서 열처리를 통해 메탈을 어닐링함으로써 본 발명 다결정실리콘 박막트랜지스터를 제조한다.
이상에서 설명한 바와 같이 본 발명은 박막트랜지스터의 드레인측에 인가되는 게이트 전압의 크기를 줄임으로써 오프전류 특성을 향상시킬 수 있기 때문에 액정표시소자에 유용하게 사용할 수 있는 효과가 있다.

Claims (7)

  1. 기판상에 활성층을 형성하는 공정과, 상기 활성층위에 게이트절연막, 제1게이트전극, 제2게이트전극을 차례로 형성하는 공정과 상기 제1, 제2게이트전극을 동시에 패터닝하는 공정과, 상기 제1, 제2게이트전극의 일부분을 식각하여 제거하는 공정과, 불순물을 주입하여 제2게이트전극이 제거된 부분의 제1게이트전극을 고농도의 불순물영역(n+)으로 형성하는 동시에 상기 활성층내의 소오스/드레인영역을 형성하는 공정과, 열처리하여 상기에 주입된 불순물을 활성시키는 공정을 포함하여 이루어지는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  2. 제1항에 있어서, 제1게이트전극을 불순물이 도핑되지 않은 다결정실리콘(Undoped Poly-Si)이 사용되는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  3. 제1항에 있어서, 제2게이트전극은 WSix나 MoSix 등의 실리사이드계물질이 사용되는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  4. 기판위에 활성층을 형성하는 공정과, 상기 활성층위에 게이트절연막, 제1게이트전극, 실리콘 질화막을 차례로 형성하는 공정과, 상기 질화막과 제1게이트전극을 동시에 패터닝하는 공정과, 상기 실리콘 질화막을 마스크로 하여 상기 제1게이트전극의 양측면을 레터럴하게 열산화시키는 공정과, 이온을 주입하여 상기 활성층내의 소오스/드레인영역을 형성하는 공정과, 상기 실리콘 질화막을 제거하는 공정과, 상기에서 산화된 제1게이트전극위에 제2게이트전극패턴을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  5. 제4항에 있어서, 게이트절연막은 상기 활성층면을 열산화하여 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막위에 실리콘 질화막을 증착하는 공정과, 상기 실리콘 질화막표면을 열산화시켜 실리콘 산화막을 형성하는 공정으로 오엔오(Reoxidized-Nitrided-Oxide : ONO)구조를 형성하는 공정으로 이루어지는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  6. 제4항에 있어서, 제1게이트전극은 불순물이 도핑된 다결정실리콘(doped Poly
    -Si)이 사용되는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  7. 제4항에 있어서, 제2게이트전극은 불순물이 도핑된 다결정실리콘(Undoped Po
    ly-Si)이 사용되는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
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