KR100357299B1 - 반도체소자의트랜지스터제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로서, 다결정 실리콘 전극 트랜지스터에 있어서, 다결정 실리콘으로 게이트 전극을 형성한 후, 게이트 전극의 양측에 실리사이드막 스페이서를 형성하므로써 워드라인 전체를 실리사이드막으로 구성하는 경우 발생하는 게이트산화막의 물리적 스트레스와 다결정 실리콘 게이트의 높은 저항을 감소시키고, 또한 금속배선의 중간접합이 요구되는 매우 긴 워드라인 사용시 집적소자의 면적을 감소시키는 효과를 얻을 수 있는 기술이다.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 다결정 실리콘 전극 트랜지스터에 있어서, 다결정 실리콘으로 게이트 전극을 형성한 후, 게이트 전극의 양측에 실리사이드 스페이서를 형성하므로써 워드라인 전체를 실리사이드로 구성하는 경우 발생하는 게이트산화막의 물리적 스트레스와 다결정 실리콘 게이트의 높은 저항을 감소시켜 금속배선의 중간접합이 요구되는 매우 긴 워드라인 사용시 집적 소자의 면적을 감소시키는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
반도체소자가 고집적화됨에따라 트랜지스터의 게이트 전극도 폭이 줄어들고 있으나, 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작속도를 떨어뜨리는 문제점이 있다.
따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층구조인 폴리사이드가 저저항 게이트로서 실용화되었으며, 폴리실리콘층상에 텅스텐 등과 같은 고융점금속을 적층하여 저저항 게이트를 형성하기도 한다.
그러나 상기와 같은 고융점금속을 적층한 게이트전극은 고융점금속 형성 공정시 스파이크 현상에 의해 고융점금속이 게이트 절연막내로 침투하여 계면준위나 고정전하를 증가시키고, 게이트전극 형성후의 고온 열처리 공정에서 고융점금속이 산화되는 등의 문제점이 있으며, 이를 해결하기 위하여 고융점금속을 고순도화하고, 고융점금속막 형성방법을 개선하거나, H2O/H2혼합가스 분위기에서 열처리하여 산화를 방지하는 방법 등이 연구되고 있다.
또한 일반적으로 N 또는 P형 반도체기판에 P 또는 N형 불순물로 형성되는 PN 접합은 불순물을 이온주입한 후, 열처리로 활성화시켜 형성한다.
최근에는 반도체소자가 고집적화되어 소자의 밀도 및 스위칭 스피드가 증가되고, 소비전력을 감소시키기 위하여 반도체소자의 디자인룰이 0.5㎛ 이하로 감소된다. 이에 따라 확산영역으로부터의 측면 확산에 의한 숏채널 효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하며, 소오스/드레인전극을 저농도 불순물영역을 갖는 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조로 형성하여 열전하 효과도 방지한다.
종래 트랜지스터 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판 상에 게이트산화막을 형성하고, 상기 게이트산화막 상에 다결정실리콘층 패턴으로된 일련의 게이트전극을 형성한 후, 상기 게이트전극 양측의 반도체기판에 저농도로 불순물을 주입하고, 게이트전극의 양측에 산화막으로된 스페이서를 형성하며, 상기 스페이서에 의해 노출되어 있는 게이트전극 양측의 반도체기판에 고농도로 불순물을 이온주입하여 LDD 구조의 소오스/드레인전극을 형성한다.
상기와 같은 종래의 다결정 실리콘 전극 트랜지스터는 집적소자의 수가 증대되고 이에 따라 워드라인의 길이가 증가하게 되면, 워드라인의 저항증가를 수용할수 없게되며 따라서 워드라인을 분할하여 금속배선을 형성하게 되는데 이것은 또한 집적소자의 면적을 증대시키게 되는 문제점이 있다.
또한 상기의 문제점을 보완하기 위해 다결정 실리콘 전극 대신 실리사이드 전극을 사용하는 경우, 화학기상증착 방법으로 인하여 트랜지스터 게이트산화막에 미치는 스트레스가 크게 되는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 다결정 실리콘의 게이트 전극 형성후, 게이트 전극의 양측에 실리사이드 스페이서를 형성하므로써 다결정 실리콘 전극의 높은 저항을 감소시키고 게이트산화막에 미치는 영향을 최소화하는 반도체 소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은,
반도체기판 상에 게이트산화막과 게이트전극용 다결정실리콘막을 적층하고 게이트전극 마스크를 이용한 사진식각공정으로 패터닝하여 게이트전극을 형성하는 공정과,
상기 게이트전극 측벽에 실리사이드막 스페이서를 형성하는 공정과,
상기 실리사이드막 스페이서 및 게이트전극을 마스크로 하여 상기 반도체기판에 저농도의 불순물 이온주입하는 공정과,
상기 실리사이드막 스페이서 측벽에 산화막 스페이서를 형성하는 공정과,
상기 산화막 스페이서, 실리사이드막 스페이서 및 게이트전극을 마스크로 하여 상기 반도체기판에 고농도의 불순물을 이온주입하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
제 1 도 내지 제 4 도는 본 발명에 따른 반도체 소자의 트랜지스터 제조공정을 도시한 단면도이다.
제 1 도를 참조하면, 제 1 도전형, 예를들어 N 또는 P형 반도체 기판(1)상에 소정두께, 예를 들어70~150Å 정도 두께의 게이트산화막(2)을 형성하고, 상기 게이트산화막(2)상에 다결정실리콘막을 화학기상증착 방법으로 증착한다.
그리고, 게이트전극 마스크를 이용한 사진식각공정으로 상기 다결정실리콘막을 패터닝하여 게이트전극(3)을 형성한다.
이때, 상기 게이트산화막(2)은 게이트 전극(3) 형성 후에도 일정두께를 유지하도록 한다.
제 2 도를 참조하면, 전체구조 상부에 소정 두께의 실리사이드막(4)을 화학기상증착방법으로 증착한다.
제 3 도를 참조하면, 상기 실리사이드막(4)을 이방성 건식식각하여 상기 게이트 전극(3)의 양측 측벽에만 상기 실리사이드막(4)이 잔류되는 실리사이드막 스페이서(4')를 형성한다.
이때, 상기 게이트산화막(2)은 그 하부층의 실리콘 표면이 식각되지 않도록 일정두께가 유지되게 한다.
그리고, 상기 실리사이드 스페이서(4')는 게이트 전극(3)의 양측에 형성되어 게이트 전극(3)의 전류를 게이트 전극(3)에 위치한 실리사이드막 스페이서(4')를 통해 빠져 나가게 함으로써 종래의 다결정 실리콘 전극의 단점인 높은 저항을 감소시키는 역할을 한다. 또한, 상기 실리사이드막을 상기 게이트 전극(3) 상부에 형성하지 않고 상기 게이트 전극(3)의 측벽에만 형성하여 종래의 게이트 전극(3) 상부에 형성된 실리사이드막이 게이트 전극(3) 하부의 게이트산화막(2)에 미치는 영향을 최소화시킨다.
그 다음, 상기 실리사이드막 스페이서(4')의 사이로 노출된 게이트 전극(3) 양측의 반도체 기판(1)에 저농도로 불순물을 주입한다.
제 4 도를 참조하면, 상기 실리사이드막 스페이서(4') 측벽에 산화막 스페이서(5)를 형성한다.
이때, 상기 산화막 스페이서(5)는 전체구조 상부에 불순물이 혼합되지 않은 산화막을 일정두께 증착하고 이를 이방성 식각하여 형성한다.
그 다음에, 상기 게이트 전극(3) 측벽에 형성된 상기 산화막 스페이서(5)에 의해 노출되어 있는 반도체 기판(1)에 고농도로 불순물을 이온주입하여 LDD 구조의 소오스/드레인전극을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은, 실리사이드막으로 게이트 전극의 측벽에 스페이서를 형성하여 실리사이드막 스페이서를 트랜지스터 전극으로 사용함으로써 종래의 게이트 전극 상부에 실리사이드가 위치하는 실리사이드 전극의 단점인 높은 저항과 그 하부에 위치한 게이트 산화막에 미치는 영향을 최소화시키는 효과를 얻을 수 있다.
제 1 도 내지 제 4 도는 본 발명에 따른 반도체 소자의 트랜지스터 제조공정 단계를 도시한 단면도
< 도면의 주요부분에 대한 부호의 설명 >
1 : 반도체 기판 2 : 게이트산화막
3 : 게이트 전극 4 : 실리사이드막
4' : 실리사이드막 스페이서 5 : 산화막 스페이서
Claims (4)
- 반도체기판 상에 게이트산화막과 게이트전극용 다결정실리콘막을 적층하고 게이트전극 마스크를 이용한 사진식각공정으로 패터닝하여 게이트전극을 형성하는 공정과,상기 게이트전극 측벽에 실리사이드막 스페이서를 형성하는 공정과,상기 실리사이드막 스페이서 및 게이트전극을 마스크로 하여 상기 반도체기판에 저농도의 불순물 이온주입하는 공정과,상기 실리사이드막 스페이서 측벽에 산화막 스페이서를 형성하는 공정과,상기 산화막 스페이서, 실리사이드막 스페이서 및 게이트전극을 마스크로 하여 상기 반도체기판에 고농도의 불순물을 이온주입하는 공정을 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트산화막을 70∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트산화막은 실리사이드막 스페이서 형성 공정까지 일정두께 유지하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 실리사이드막 스페이서 및 산화막 스페이서는 화학기상증착 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100438665B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 엠배디드 메모리 소자의 제조방법 |
Citations (2)
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|---|---|---|---|---|
| JPS60115265A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体装置及びその製造方法 |
| JPS6362379A (ja) * | 1986-09-03 | 1988-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
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1995
- 1995-05-02 KR KR1019950010735A patent/KR100357299B1/ko not_active IP Right Cessation
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| JPS6362379A (ja) * | 1986-09-03 | 1988-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
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|---|---|---|---|---|
| KR100438665B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 엠배디드 메모리 소자의 제조방법 |
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| KR960043169A (ko) | 1996-12-23 |
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