JPS60115265A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS60115265A JPS60115265A JP22371783A JP22371783A JPS60115265A JP S60115265 A JPS60115265 A JP S60115265A JP 22371783 A JP22371783 A JP 22371783A JP 22371783 A JP22371783 A JP 22371783A JP S60115265 A JPS60115265 A JP S60115265A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- silicon
- metal silicide
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 116
- 239000002184 metal Substances 0.000 claims abstract description 116
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 72
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 65
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 230000003647 oxidation Effects 0.000 claims abstract description 5
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 33
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims description 32
- 239000010703 silicon Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 8
- 238000002844 melting Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 150000002500 ions Chemical class 0.000 abstract description 2
- 150000004767 nitrides Chemical class 0.000 abstract 2
- 238000005530 etching Methods 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical group [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32105—Oxidation of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置及びその製造方法に関し、特にシ
リコン基板の拡散層や多結晶シリコン層の電気抵抗値を
必要部分間の絶縁を落とすことなく低くした半導体装置
及びその製造方法に関する。
リコン基板の拡散層や多結晶シリコン層の電気抵抗値を
必要部分間の絶縁を落とすことなく低くした半導体装置
及びその製造方法に関する。
近年、王としてＭＯ８型半導体装置において一導電型の
単結晶シリコン基板（以下シリコン基板と記す）の表面
領域に形成した不純物拡散層（以下、単に拡散層と記す
）及び前記シリコン基板上に絶縁膜を介して形成した多
結晶シリコンゲート電極及び多結晶シリコン配線層は多
結晶シリコンゲート電極及び多結晶シリコン配線は薄く
なり、拡散層が浅くなるにともない電気抵抗は高くなる
傾向があり、回路上決して好ましくない。
単結晶シリコン基板（以下シリコン基板と記す）の表面
領域に形成した不純物拡散層（以下、単に拡散層と記す
）及び前記シリコン基板上に絶縁膜を介して形成した多
結晶シリコンゲート電極及び多結晶シリコン配線層は多
結晶シリコンゲート電極及び多結晶シリコン配線は薄く
なり、拡散層が浅くなるにともない電気抵抗は高くなる
傾向があり、回路上決して好ましくない。
従って、それらの電気抵抗は出来るだけ下げるという努
力が多方面で行なわれている。
力が多方面で行なわれている。
従来そのようなシリコン基板の拡散層及び多結晶シリコ
ン層の電気抵抗値を低くするためよく用いられる一例と
しては、金属シリサイド層を用いることである。
ン層の電気抵抗値を低くするためよく用いられる一例と
しては、金属シリサイド層を用いることである。
第１図（ａ）〜（ｇ）は従来の金属シリサイド層を用い
た半導体装置及びその製造方法を説明するための工程順
に示した断面図である。
た半導体装置及びその製造方法を説明するための工程順
に示した断面図である。
第１図（ａ）に示すように、シリコン基板１１の−”表
面上に、例えば熱酸化法により絶縁膜として酸化シリコ
ン膜１２を形成する。この膜は後にＭＯ８型半導体装置
では、その一部がゲート絶縁膜となる。次に酸化シリコ
ン膜１２の表面上に多結晶シリコン膜を形成し、公知の
ホトエツチング技術を用いて所定領域に、多結晶シリコ
ン膜１３を形成する。この多結晶シリコン膜１３はその
一部はＭＯ８型半導体装置のゲート電極となる。次いで
多結晶シリコン膜１３をマスクとして拡散層４０を形成
する。
面上に、例えば熱酸化法により絶縁膜として酸化シリコ
ン膜１２を形成する。この膜は後にＭＯ８型半導体装置
では、その一部がゲート絶縁膜となる。次に酸化シリコ
ン膜１２の表面上に多結晶シリコン膜を形成し、公知の
ホトエツチング技術を用いて所定領域に、多結晶シリコ
ン膜１３を形成する。この多結晶シリコン膜１３はその
一部はＭＯ８型半導体装置のゲート電極となる。次いで
多結晶シリコン膜１３をマスクとして拡散層４０を形成
する。
次に第１図（ｂ）に示すように、多結晶シリコン膜１３
をマスクにして酸化シリコン膜１２のうち、前記多結晶
シリコン膜１３に被われていない領域をエツチング除去
する。
をマスクにして酸化シリコン膜１２のうち、前記多結晶
シリコン膜１３に被われていない領域をエツチング除去
する。
次に第１図（Ｃ）に示すように、装置全体を被って例え
ば、気相成長法を用いて例えば酸化シリコンのような絶
縁性の物質１４を被着する。
ば、気相成長法を用いて例えば酸化シリコンのような絶
縁性の物質１４を被着する。
次いで、第１図（ｄ）に示すようにリアクティブイオン
エツチング法のような強い異方性を有するエツチング法
を用いて気相成長法による酸化シリコン膜１４をエツチ
ング除去する。その際、あまり過度なオーバーエツチン
グを行なわない限り、酸化シリコン膜１４を、多結晶シ
リコン膜１３の側面に沿ってその一部１４ａ 、１４ｂ
を残したまま、シリコン基板１１の多結晶シリコン膜１
３に被われていない領域及び多結晶シリコン膜１３の上
表箱を籍出することが可能である。
エツチング法のような強い異方性を有するエツチング法
を用いて気相成長法による酸化シリコン膜１４をエツチ
ング除去する。その際、あまり過度なオーバーエツチン
グを行なわない限り、酸化シリコン膜１４を、多結晶シ
リコン膜１３の側面に沿ってその一部１４ａ 、１４ｂ
を残したまま、シリコン基板１１の多結晶シリコン膜１
３に被われていない領域及び多結晶シリコン膜１３の上
表箱を籍出することが可能である。
次に、第１図（ｅ）に示すように、装置全体に第１の金
属層１５を被着する。
属層１５を被着する。
次いで、第１図（ｄ）に示すように、適当な熱処理を施
すことにより、第１の金属層１５は、シリコン基板１１
及び多結晶シリコン膜１３と接している領域においての
み、金属とシリコンの反応７５Ｘ進み、金属シリサイド
層１６ａ、１６ｂ、１６ｃｉｉ形成される。その際、酸
化シリコンの一部１４ａ。
すことにより、第１の金属層１５は、シリコン基板１１
及び多結晶シリコン膜１３と接している領域においての
み、金属とシリコンの反応７５Ｘ進み、金属シリサイド
層１６ａ、１６ｂ、１６ｃｉｉ形成される。その際、酸
化シリコンの一部１４ａ。
１４ｂと接している領域では、金属層はシＩＪサイド化
することなく、金属状態で１５８，１５ｂとして残る。
することなく、金属状態で１５８，１５ｂとして残る。
次に、第１図（ｇ）に示すように、適当なエツチング処
理を行なえば、金属シリサイド層１６ａ、１６ｂ＋ １
６ ｃを残したまま、金属層の一部、すなわち、酸化シ
リコンの一部１４ａ、１４ｂと接した領域の金属１５ａ
、１５ｂは選択的に除去するここのようにして得られた
半導体装置は、多結晶シリコン６゛表面及びシリコン基
板の表面に金属シリサイド層が形成されているためそれ
らの領域における、多結晶シリコン及びシリコン基板の
電気抵抗を下げるという事に大きく寄与する。っま９、
一般に、金属シリサイド層は、現実の多結晶シリコンに
比較して、電気抵′抗は１〜２桁小さく、その結果、多
結晶シリコン及びシリコン基板の電気抵抗を従来より１
桁近く下げることが可能になる。
理を行なえば、金属シリサイド層１６ａ、１６ｂ＋ １
６ ｃを残したまま、金属層の一部、すなわち、酸化シ
リコンの一部１４ａ、１４ｂと接した領域の金属１５ａ
、１５ｂは選択的に除去するここのようにして得られた
半導体装置は、多結晶シリコン６゛表面及びシリコン基
板の表面に金属シリサイド層が形成されているためそれ
らの領域における、多結晶シリコン及びシリコン基板の
電気抵抗を下げるという事に大きく寄与する。っま９、
一般に、金属シリサイド層は、現実の多結晶シリコンに
比較して、電気抵′抗は１〜２桁小さく、その結果、多
結晶シリコン及びシリコン基板の電気抵抗を従来より１
桁近く下げることが可能になる。
電気抵抗の低下はいうまでもなく、動作性能の向上をも
たらすことができる。
たらすことができる。
しかしながら、このような構造並びに製造方法によシ得
られる半導体装置はいくつかの欠点を含んでいる。
られる半導体装置はいくつかの欠点を含んでいる。
第１の問題点としては多結晶シリコン膜１３ａの側面に
残される酸化シリコン膜１４ａ、１４ｂは非常に微小で
あるので常に一定寸法に形成することが困難なことであ
る。仁の絶縁膜はエツチング条件によっては完全に除去
される心配がある。
残される酸化シリコン膜１４ａ、１４ｂは非常に微小で
あるので常に一定寸法に形成することが困難なことであ
る。仁の絶縁膜はエツチング条件によっては完全に除去
される心配がある。
たとえ、１個の素子を作ることは可能としても、数十刃
側の素子を同時に作り込む超ＬＳＩではこのような構造
、プロセスでは安定に形成することはむずかしく、半導
体装置の歩留り低下の原因となっている。
側の素子を同時に作り込む超ＬＳＩではこのような構造
、プロセスでは安定に形成することはむずかしく、半導
体装置の歩留り低下の原因となっている。
第２の問題点としては、電気的短絡が生じ易いことであ
る。実施例のようなＭＯ８半導体装置では、多結晶シリ
コンはゲート電極及び配線材として使われる。この場合
シリコン基板との間は電気的に絶縁されていなければな
らない。しかし第１図（ｇ）の構造では多結晶シリコン
膜１３ａとシリコン基板１１との絶縁は多結晶シリコン
膜１３ａの側面に残された酸化シリコン膜１４ａ、−１
４ｂによって保たれている。しかしこの側面の酸化シリ
コン膜は膜厚の一番厚いところで０．５μｍ程度、また
多結晶シリコンの側面に沿った高さも同じく０．５μｍ
程度にすぎず、絶縁性で信頼のおける絶縁膜ということ
は出来ない。
る。実施例のようなＭＯ８半導体装置では、多結晶シリ
コンはゲート電極及び配線材として使われる。この場合
シリコン基板との間は電気的に絶縁されていなければな
らない。しかし第１図（ｇ）の構造では多結晶シリコン
膜１３ａとシリコン基板１１との絶縁は多結晶シリコン
膜１３ａの側面に残された酸化シリコン膜１４ａ、−１
４ｂによって保たれている。しかしこの側面の酸化シリ
コン膜は膜厚の一番厚いところで０．５μｍ程度、また
多結晶シリコンの側面に沿った高さも同じく０．５μｍ
程度にすぎず、絶縁性で信頼のおける絶縁膜ということ
は出来ない。
また、第３の問題点としては、酸化シリコン膜１４を全
面異方性エツチングによ）除去し、多結晶シリコン１３
の側面にのみ酸化シリコン膜を残す工程において、エツ
チングオーバーによシ素子分離用の酸化シリコンも続け
て除去される心配がある。
面異方性エツチングによ）除去し、多結晶シリコン１３
の側面にのみ酸化シリコン膜を残す工程において、エツ
チングオーバーによシ素子分離用の酸化シリコンも続け
て除去される心配がある。
以上説明したように、シリコン基板の拡散層や多結晶シ
リコン層の電気抵抗値を必要部分間の絶縁を落とすこと
なく低くした半導体装置及びその製造方法は確立された
ものがなく、比較的確立された金属シリサイドによる構
造並びに製造方法も上記したような数々の欠点を有して
いた。
リコン層の電気抵抗値を必要部分間の絶縁を落とすこと
なく低くした半導体装置及びその製造方法は確立された
ものがなく、比較的確立された金属シリサイドによる構
造並びに製造方法も上記したような数々の欠点を有して
いた。
本発明の目的は、上記欠点を除去し、シリコン基板の拡
散層や多結晶シリコン層の電気抵抗値を低くすると共に
、シリコン基板と多結晶シリコン膜間の電気的短絡とい
う問題を起こすことのない半導体装置及びその製造方法
を提供することにある。
散層や多結晶シリコン層の電気抵抗値を低くすると共に
、シリコン基板と多結晶シリコン膜間の電気的短絡とい
う問題を起こすことのない半導体装置及びその製造方法
を提供することにある。
本発明の第１の発明の半導体装置は一導電型の単結晶シ
リコン基板の一生表面上の所定領域に絶縁膜を介して形
成された多結晶シリコン膜と、該多結晶シリコン膜の形
成された領域を除く前゛記−導電型の単結晶基板の主表
面の少なくとも一部領域に形成された第１の金属よシな
る第１の金属シリサイド層と、前記多結晶シリコン層の
側面の少なくとも一部領域に形成された第１の金属より
なる第２の金属シリサイド層と、前記多結晶シリコン層
の上表面の少なくとも一部領域に形成された第２の金属
よりなる第３の金属シリサイド層と、前記第１の金属ク
リサイド層及び第２の金属クリサイド層の表面に形成さ
れた絶縁膜とを含んで構成される。
リコン基板の一生表面上の所定領域に絶縁膜を介して形
成された多結晶シリコン膜と、該多結晶シリコン膜の形
成された領域を除く前゛記−導電型の単結晶基板の主表
面の少なくとも一部領域に形成された第１の金属よシな
る第１の金属シリサイド層と、前記多結晶シリコン層の
側面の少なくとも一部領域に形成された第１の金属より
なる第２の金属シリサイド層と、前記多結晶シリコン層
の上表面の少なくとも一部領域に形成された第２の金属
よりなる第３の金属シリサイド層と、前記第１の金属ク
リサイド層及び第２の金属クリサイド層の表面に形成さ
れた絶縁膜とを含んで構成される。
本発明の第２の発明の半導体装置の製造方法は一導電型
の単結晶シリコン基板の一生表面上に熱酸化により酸化
シリコン膜を形成する工程と、該酸化シリコン膜上の所
定領域上に多結晶シリコン膜と多結晶シリコン膜に重ね
て窒化シリコン膜を形成する工程と、前記多結晶シリコ
ン膜及び窒化シリコン膜をマスクとして前記酸化シリコ
ン膜を選択的に除去する工程と、前記シリコン基板の全
表面に第１の金属膜を被着する工程と、所定の熱処理を
行ない前記シリコン基板及び多結晶シリコ／と直接接し
ている領域に第１の金属シリティド層及び第２の金属シ
リサイド層を形成する工程と、金属？ノリサイド化して
いない第１の金属層を除去する工程と、熱酸化し、露出
している第１の金属シリサイド層及び第２の金属シリサ
イド層の表面に酸化シリコン膜を形成する工程と、前記
窒化シリコ／膜を除去する工程と、前記窒化シリコン膜
を除去した多結晶シリコ／膜を含む全表面に第２の金属
膜を被着する工程と、熱処理を施し第２の金属膜と直接
接している多結晶シリコン表面に第２の金属による第３
の金属シリサイド層を形成する工程と、金属シリサイド
化していない第２の金属膜を除去する工程とを含んで構
成される。
の単結晶シリコン基板の一生表面上に熱酸化により酸化
シリコン膜を形成する工程と、該酸化シリコン膜上の所
定領域上に多結晶シリコン膜と多結晶シリコン膜に重ね
て窒化シリコン膜を形成する工程と、前記多結晶シリコ
ン膜及び窒化シリコン膜をマスクとして前記酸化シリコ
ン膜を選択的に除去する工程と、前記シリコン基板の全
表面に第１の金属膜を被着する工程と、所定の熱処理を
行ない前記シリコン基板及び多結晶シリコ／と直接接し
ている領域に第１の金属シリティド層及び第２の金属シ
リサイド層を形成する工程と、金属？ノリサイド化して
いない第１の金属層を除去する工程と、熱酸化し、露出
している第１の金属シリサイド層及び第２の金属シリサ
イド層の表面に酸化シリコン膜を形成する工程と、前記
窒化シリコ／膜を除去する工程と、前記窒化シリコン膜
を除去した多結晶シリコ／膜を含む全表面に第２の金属
膜を被着する工程と、熱処理を施し第２の金属膜と直接
接している多結晶シリコン表面に第２の金属による第３
の金属シリサイド層を形成する工程と、金属シリサイド
化していない第２の金属膜を除去する工程とを含んで構
成される。
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第２図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの工程順に示した断面図である。
めの工程順に示した断面図である。
本実施例のＭＯＳ型の半導体装置は次の工程により製造
することができる。
することができる。
先ず、第２図＜ａ＞４Ｃ示すように、−導電型のシリコ
ン基板２１の一生面上に例えば熱酸化法により絶縁膜と
して酸化シリコン膜２２を形成する。次に、酸化シリコ
ン膜２２の上に多結晶シリコン膜、引き続き窒化シリコ
ン膜を被着し、公知のホトエツチング技術によりバター
ニングして多結晶シリコン膜２３．窒化シリコン膜２７
を形成する。次′いで多結晶シリコン膜２３及び窒化シ
リコン膜２７をマスクとしてシリコン基板２１にイオン
注入し、反対導電型の拡散層４０′を形成する。
ン基板２１の一生面上に例えば熱酸化法により絶縁膜と
して酸化シリコン膜２２を形成する。次に、酸化シリコ
ン膜２２の上に多結晶シリコン膜、引き続き窒化シリコ
ン膜を被着し、公知のホトエツチング技術によりバター
ニングして多結晶シリコン膜２３．窒化シリコン膜２７
を形成する。次′いで多結晶シリコン膜２３及び窒化シ
リコン膜２７をマスクとしてシリコン基板２１にイオン
注入し、反対導電型の拡散層４０′を形成する。
次に、第２図（ｂ）に示すように、多結晶シリコン膜２
３及び窒化シリコン膜２７をマスクにして、酸化シリコ
ン膜２２を選択的に除去し、酸化シリコン膜２２ａとす
る。
３及び窒化シリコン膜２７をマスクにして、酸化シリコ
ン膜２２を選択的に除去し、酸化シリコン膜２２ａとす
る。
次に、第２図（Ｃ）に示すように、装置全体に第１の金
属層２５を被着する。
属層２５を被着する。
なお、第１金属層形成のための第１の金属は引続〈工程
で金属シリサイド層表面を熱酸化して、酸化シリコン膜
を形成する必要がある為、モリブデン、タングステン、
チタンなどの高融点金属を用いる必要がある。
で金属シリサイド層表面を熱酸化して、酸化シリコン膜
を形成する必要がある為、モリブデン、タングステン、
チタンなどの高融点金属を用いる必要がある。
次に、第２図（ｄｌに示すように、適当な熱処理を施す
ことによル第１の金属層２５のうち、シリコン基板２１
及び多結晶シリコン膜２３と直接接している領域のみは
第１の金属原子とシリコン原子間で反応が進み第１の金
属クリサイド層２６ａ。
ことによル第１の金属層２５のうち、シリコン基板２１
及び多結晶シリコン膜２３と直接接している領域のみは
第１の金属原子とシリコン原子間で反応が進み第１の金
属クリサイド層２６ａ。
２６Ｃが、第２の金属シリサイド層２６ｂ、２６ｄが形
成される。なおシリコン基板２１及び多結晶シリコン膜
２３に直接接していない第１の金属層は未反応の第１の
金属層２５ａ 、２５ｂ 、２５ｃと−して残る。
成される。なおシリコン基板２１及び多結晶シリコン膜
２３に直接接していない第１の金属層は未反応の第１の
金属層２５ａ 、２５ｂ 、２５ｃと−して残る。
次に、第２図（ｅ）に示すように、未反応の第１の金属
層２５ａ 、２５ｂ 、２５Ｃのみを除去する。
層２５ａ 、２５ｂ 、２５Ｃのみを除去する。
次に、第２図（ｆ）に示すように、窒化シリコン膜２７
をマスクとして表面を選択的に熱酸化し、第１の金属シ
リサイド層２６ａ 、２６Ｃ、第２の金属シリサイド層
２６ｂ、２６ｄの表面に酸化シリコン膜２９ａ 、２９
ｃ 、２９ｂ 、２９ｄを形成する。このような現象は
公知で、通常金属シリサイド層の表面を熱酸化すると金
属シリサイド層中のシリコン原子が金属シリサイド表面
で、酸素と反応し、そこで酸化シリコンとなる。しかる
ときは、金属シリサイド層はシリコン内部に向って押し
込まれ、かわって表面には酸化シリコン層が形成するこ
とになる。従って、表面は完全に酸化シリコンで覆われ
る。
をマスクとして表面を選択的に熱酸化し、第１の金属シ
リサイド層２６ａ 、２６Ｃ、第２の金属シリサイド層
２６ｂ、２６ｄの表面に酸化シリコン膜２９ａ 、２９
ｃ 、２９ｂ 、２９ｄを形成する。このような現象は
公知で、通常金属シリサイド層の表面を熱酸化すると金
属シリサイド層中のシリコン原子が金属シリサイド表面
で、酸素と反応し、そこで酸化シリコンとなる。しかる
ときは、金属シリサイド層はシリコン内部に向って押し
込まれ、かわって表面には酸化シリコン層が形成するこ
とになる。従って、表面は完全に酸化シリコンで覆われ
る。
次に、第２図位）に示すように、装置の上表面全体に第
２の金属層２８を被着する。第２の金属層に用いる第２
の金属は第１の金属のように高融点金属である必要はな
く、例えば白金のような物質でよい。
２の金属層２８を被着する。第２の金属層に用いる第２
の金属は第１の金属のように高融点金属である必要はな
く、例えば白金のような物質でよい。
次に、第２図（ｈ）に示すように、適当な熱処理を施す
ことによシ多結晶シリコン２３ａと第２の金属層２８と
直接接している領域に第３の金属シリサイド層３０を形
成する。しかるのち金属シリサイド化が進まなかった未
反応の第２の金属層部分を除去すると本実施例のＭＯＳ
型の半導体装置が得られる。
ことによシ多結晶シリコン２３ａと第２の金属層２８と
直接接している領域に第３の金属シリサイド層３０を形
成する。しかるのち金属シリサイド化が進まなかった未
反応の第２の金属層部分を除去すると本実施例のＭＯＳ
型の半導体装置が得られる。
本実施例の半導体装置は第２図（ｈ）に示すように、−
導電型の単結晶シリコン基板２１の一生面上の所定領域
に絶縁膜２２ａを介して′形成された多結晶シリコン膜
２３ｂと、多結晶シリコン膜２３ｂの形成された領域を
除く一導電型の単結晶シリコン基板２１の上表面の少な
くとも一部領域に形成された第１の金属よシなる第１の
金属シリサイド層２６ａ 、２６Ｃと、多結晶シリコン
層２３ｂの側面の少なくとも一部領域に形成された第１
の金属よりなる第２の金属シリサイド層２６ｂ、２６ｄ
と、多結晶シリコン層２３ｂの上表面の少なくとも一部
領域に形成された第２の金属よシなる第３の金属シリサ
イド層３０と、第１の金属シリサイド層２６ａ 、２６
Ｃ及び第２の金属シリサイド層２６ｂ 、２６ｄの表面
に形成された絶縁膜２９ａ。
導電型の単結晶シリコン基板２１の一生面上の所定領域
に絶縁膜２２ａを介して′形成された多結晶シリコン膜
２３ｂと、多結晶シリコン膜２３ｂの形成された領域を
除く一導電型の単結晶シリコン基板２１の上表面の少な
くとも一部領域に形成された第１の金属よシなる第１の
金属シリサイド層２６ａ 、２６Ｃと、多結晶シリコン
層２３ｂの側面の少なくとも一部領域に形成された第１
の金属よりなる第２の金属シリサイド層２６ｂ、２６ｄ
と、多結晶シリコン層２３ｂの上表面の少なくとも一部
領域に形成された第２の金属よシなる第３の金属シリサ
イド層３０と、第１の金属シリサイド層２６ａ 、２６
Ｃ及び第２の金属シリサイド層２６ｂ 、２６ｄの表面
に形成された絶縁膜２９ａ。
２９ｃ、２９ｂ、２９ｄとを含んで構成されている。
以上説明したように本実施例の半導体装置はシリコン基
板の拡散層４０′の表面は第１の金属の第１金属シリサ
イド層２６ａ 、２６ｃで覆われ、従来は形成されてい
なかった多結晶シリコン膜２３ｂの側面も第１の金属の
第２の金属シリサイド層２６ｂ 、２６ｄで覆われ、し
かも多結晶シリコン膜２３ｂの上面も第２の金属による
第３の金属シリサイド層３０により覆われているので半
導体装置の電気抵抗値を従来品に増して大幅に下げるこ
とができる。
板の拡散層４０′の表面は第１の金属の第１金属シリサ
イド層２６ａ 、２６ｃで覆われ、従来は形成されてい
なかった多結晶シリコン膜２３ｂの側面も第１の金属の
第２の金属シリサイド層２６ｂ 、２６ｄで覆われ、し
かも多結晶シリコン膜２３ｂの上面も第２の金属による
第３の金属シリサイド層３０により覆われているので半
導体装置の電気抵抗値を従来品に増して大幅に下げるこ
とができる。
また、シリコン基板２１表面及び多結晶シリコン膜２３
ｂの側面の金属クリサイド層の各表面は酸化シリコン膜
２９ａ 、２９ｃ 、２９ｂ 、２９ｄによシ完全に覆
われているため、従来問題となった金属シリサイド層を
介しての多結晶シリコン膜２３ｂとシリコン基板２１間
の電気的短絡問題は完全に防ぐことができる。
ｂの側面の金属クリサイド層の各表面は酸化シリコン膜
２９ａ 、２９ｃ 、２９ｂ 、２９ｄによシ完全に覆
われているため、従来問題となった金属シリサイド層を
介しての多結晶シリコン膜２３ｂとシリコン基板２１間
の電気的短絡問題は完全に防ぐことができる。
また、本実施例の半導体装置の製造方法は金属シリサイ
ド層の形成を２回に分けているため多結晶シリコンの側
面にも金属シリサイド層が容易に形成できる。また２回
目の第３の金属シリサイド層の形成後は熱酸化膜の形成
等の必要はないので、モリブデン、タングステン、チタ
ン等の高融点金属を用いる必要はなく、よシ低温でシリ
サイド層が形成できる白金等が利用でき、プロセス上及
び装置特性上から好都合である。
ド層の形成を２回に分けているため多結晶シリコンの側
面にも金属シリサイド層が容易に形成できる。また２回
目の第３の金属シリサイド層の形成後は熱酸化膜の形成
等の必要はないので、モリブデン、タングステン、チタ
ン等の高融点金属を用いる必要はなく、よシ低温でシリ
サイド層が形成できる白金等が利用でき、プロセス上及
び装置特性上から好都合である。
また、高融点金属を第１及び第２の金属シリサイド層用
の金屑として用いるために、その後のシリサイド層の押
込みと表面の酸化膜形成を容易に実施することができる
。
の金屑として用いるために、その後のシリサイド層の押
込みと表面の酸化膜形成を容易に実施することができる
。
以上説明したとおり本発明によれば、シリコン基板の拡
散層や多結晶シリコン層の電気抵抗値を低くすることが
でき、またシリコン基板と多結晶シリコン膜間の電気的
短絡現象を起こすことのない半導体装置を歩留シよく製
造することができる。
散層や多結晶シリコン層の電気抵抗値を低くすることが
でき、またシリコン基板と多結晶シリコン膜間の電気的
短絡現象を起こすことのない半導体装置を歩留シよく製
造することができる。
第１図（ａ）〜（ｇ）は従来の金属シリサイド層を用い
た半導体装置及びその製造方法を説明するための工程順
に示した断面図、第２図（ａ）〜（ｈ）は本発明の一実
施例を説明するための工程順に示した断面図である。 １１ 、２１ ・−・・−シリコン基板、１２’、２２
，２２ａ・・・・・−絶縁膜、１３，２３，２３ａ、２
３ｂ・・・・・・多結晶シリコン膜、１４，１４ａ、１
４ｂ・・・・・・酸化シリコン膜、１５，１５ａ、１５
ｂ、２５，２５ａ。 ２５ｂ 、２５Ｃ・−−−−・第１の金属層、２６ａ、
２６ｃ・・・・・・第１の金属シリサイド層、２６ｂ
、２６ｄ・・・・・・第２の金属シリサイド層、２７・
・・・・・窒化シリコン膜、２８−・−−−−第２の金
属層、２９ 、２９ａ 、２９ｃ。 ２９ｂ、’２９ｄ・・・・・・シリコン酸化膜、３０・
・・°゛°°第３属シリサイド層、４０・・・・・−拡
散層。 黛１回 卒１回 療２０ ￥−７回
た半導体装置及びその製造方法を説明するための工程順
に示した断面図、第２図（ａ）〜（ｈ）は本発明の一実
施例を説明するための工程順に示した断面図である。 １１ 、２１ ・−・・−シリコン基板、１２’、２２
，２２ａ・・・・・−絶縁膜、１３，２３，２３ａ、２
３ｂ・・・・・・多結晶シリコン膜、１４，１４ａ、１
４ｂ・・・・・・酸化シリコン膜、１５，１５ａ、１５
ｂ、２５，２５ａ。 ２５ｂ 、２５Ｃ・−−−−・第１の金属層、２６ａ、
２６ｃ・・・・・・第１の金属シリサイド層、２６ｂ
、２６ｄ・・・・・・第２の金属シリサイド層、２７・
・・・・・窒化シリコン膜、２８−・−−−−第２の金
属層、２９ 、２９ａ 、２９ｃ。 ２９ｂ、’２９ｄ・・・・・・シリコン酸化膜、３０・
・・°゛°°第３属シリサイド層、４０・・・・・−拡
散層。 黛１回 卒１回 療２０ ￥−７回
Claims (1)
- 【特許請求の範囲】 ＋１） −導電型の単結晶シリコン基板の一生表面上の
所定領域に絶縁膜を介して形成された多結晶シリコン膜
と、該多結晶シリコン膜の形成された領域を除く前記−
導電型の単結晶シリコン基板の上表面の少なくとも一部
領域に形成された第１の金属よりなる第１の金属シリサ
イド層と、前記多結晶シリコン層の側面の少なくとも一
部領域に形成された第１の金踊よりなる第２の金属シリ
サイド層と、前記多結晶シリコン層の上表面の少なくと
も一部領域に形成された第２の金属よシなる第３の金属
シリサイド層と、前記第１の金属シリサイド層及び第２
の金属シリサイド層の表面に形成された絶縁膜とを含む
ことを特徴とする半導体装置。 （２）第１の金属がモリブデン、タングステン、チタン
等の高融点金属からえらばれたものである特許請求の範
囲第（１）項記載の半導体装置。 （３）−導電型の単結晶シリコン基板の一生表面上に熱
酸化により酸化シリコン膜を形成する工程と、該酸化シ
リコン膜上の所定領域上に多結晶シリコン膜と多結晶シ
リコン膜に重ねて窒化シリコン膜を形成する工程と、前
記多結晶シリコン膜及び窒化シリコン膜をマスクとして
前記酸化シリコン膜を選択的に除去する工程と、前記シ
リコン基板の全表面に第１の金属膜を被着する工程と、
所定の熱処理を行ない前記シリコノ基板及び多結晶シリ
コ／と直接接している領域に第１の金属シリサイド層及
び第２の金属シリサイド層を形成する工程と、金属シリ
サイド化していない第１の金属層を除去する工程と、熱
酸化し、露出している第１の金属シリサイド層及び第２
の金属シリサイド層の表面に酸化シリコン膜を形成する
工程と、前記窒化シリコン膜を除去する工程と、前記窒
化シリコン膜を除去した多結晶シリコン膜を含む全表面
に第２の金属膜を被着する工程と、熱処理を施し第２の
金属膜と直接接している多結晶シリコン表面に第２の金
属による第３の金属シリサイド層を形成する工程と、金
属シリサイド化していない第２の金属膜を除去する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22371783A JPS60115265A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置及びその製造方法 |
| US06/675,768 US4716131A (en) | 1983-11-28 | 1984-11-28 | Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22371783A JPS60115265A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60115265A true JPS60115265A (ja) | 1985-06-21 |
Family
ID=16802564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22371783A Pending JPS60115265A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60115265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357299B1 (ko) * | 1995-05-02 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터제조방법 |
| WO2011104782A1 (ja) * | 2010-02-24 | 2011-09-01 | パナソニック株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638840A (en) * | 1979-09-06 | 1981-04-14 | Nec Corp | Semiconductor device |
-
1983
- 1983-11-28 JP JP22371783A patent/JPS60115265A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638840A (en) * | 1979-09-06 | 1981-04-14 | Nec Corp | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357299B1 (ko) * | 1995-05-02 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터제조방법 |
| WO2011104782A1 (ja) * | 2010-02-24 | 2011-09-01 | パナソニック株式会社 | 半導体装置 |
| JP2011176104A (ja) * | 2010-02-24 | 2011-09-08 | Panasonic Corp | 半導体装置 |
| US8994125B2 (en) | 2010-02-24 | 2015-03-31 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device including a field effect transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4714951A (en) | Integrated circuit device which includes a continous layer which consists of conducting portions which are of a silicide of a refractory metal and insulating portions which are of an oxide of the metal | |
| EP0213197A1 (en) | MANUFACTURING PROCESS OF SEMICONDUCTORS. | |
| EP0076105A2 (en) | Method of producing a bipolar transistor | |
| JPS6144470A (ja) | 集積回路チップにおける金属充填方法 | |
| JPS58116764A (ja) | 半導体装置の製造方法 | |
| JP3108447B2 (ja) | 半導体装置及びその製造方法 | |
| JPS60115265A (ja) | 半導体装置及びその製造方法 | |
| JPS60111421A (ja) | 半導体装置の製造方法 | |
| JPS6381948A (ja) | 多層配線半導体装置 | |
| US6133122A (en) | Method of fabricating semiconductor device for preventing rising-up of siliside | |
| JPS62122173A (ja) | 半導体装置 | |
| JPH11204784A (ja) | 半導体装置の製造方法 | |
| JPS58170030A (ja) | 半導体装置の製造方法 | |
| JPH04303925A (ja) | 半導体装置の製造方法 | |
| JPS6118350B2 (ja) | ||
| JPS6320383B2 (ja) | ||
| JPS5933252B2 (ja) | 半導体装置の製造方法 | |
| JPH0510820B2 (ja) | ||
| JPS5841775B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPS6120154B2 (ja) | ||
| JPH0666312B2 (ja) | 半導体装置の製造方法 | |
| JPS6149439A (ja) | 半導体装置の製造方法 | |
| JPS6080275A (ja) | 半導体装置の製造方法 | |
| JPS63202956A (ja) | 半導体集積回路の製造方法 | |
| JPS6297348A (ja) | 半導体装置の製造方法 |