WO2011104782A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2011104782A1
WO2011104782A1 PCT/JP2010/005438 JP2010005438W WO2011104782A1 WO 2011104782 A1 WO2011104782 A1 WO 2011104782A1 JP 2010005438 W JP2010005438 W JP 2010005438W WO 2011104782 A1 WO2011104782 A1 WO 2011104782A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
semiconductor device
metal
silicon
gate
Prior art date
Application number
PCT/JP2010/005438
Other languages
English (en)
French (fr)
Inventor
鐘ヶ江健司
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2011104782A1 publication Critical patent/WO2011104782A1/ja
Priority to US13/589,762 priority Critical patent/US8994125B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Definitions

  • the technology disclosed in the present invention relates to a semiconductor device and a manufacturing method thereof. Specifically, the present invention relates to a semiconductor device including a field effect transistor and a manufacturing method thereof.
  • CMOSFET complementary metal oxide semiconductor field effect transistor
  • n + PolySi is used for the gate electrode of the nMOSFET
  • p + is used for the gate electrode of the pMOSFET.
  • a method (Dual Work Function) for obtaining a low threshold by using + PolySi is widely used.
  • a gate resist pattern is formed by photolithography and a metal electrode layer is formed in advance at the stage of processing the gate electrode (gate first process), and a gate resist pattern is formed by photolithography and the gate electrode is processed.
  • gate last process a method in which a metal electrode layer is formed again in a later process.
  • the gate first process can be formed with substantially the same process flow as the method of forming the polysilicon gate electrode before adopting the metal gate electrode. For this reason, it is possible to apply high-temperature annealing or the like necessary for forming the respective interfaces of the semiconductor substrate, the gate insulating film, the metal layer, and the silicon layer existing in the gate electrode.
  • the gate last process it is necessary to add a number of processes such as a removal process of the silicon layer and the metal layer inside the gate electrode, a filling process of the metal layer, and a removal / polishing process of the metal layer for the gate electrode once formed. Therefore, the process cost becomes high.
  • CMOS complementary metal-oxide-semiconductor
  • FIGS. 23 (a) to (d), FIGS. 24 (a) to (d), and FIGS. 25 (a) and 25 (b) are cross-sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps.
  • the region on the left side of the paper surface is the region 100N where the n-channel MIS transistor is formed
  • the region on the right side of the paper surface is the region 100P where the p-channel MIS transistor is formed.
  • a p-well is formed in a region 100N and an n-well is formed in a region 100P.
  • a high-k film made of, for example, an HfO 2 film is formed as the gate insulating film 105 on the entire surface of the semiconductor substrate 101.
  • TiN which is a metal film for a metal gate electrode is deposited on the gate insulating film 105 as a gate electrode material 107.
  • a polysilicon film is deposited as a gate electrode material 112 on the entire surface of the semiconductor substrate 101.
  • a gate resist pattern 113 is formed.
  • the gate electrode material 112 is processed into a gate electrode shape using the gate resist pattern 113 as a mask.
  • the gate resist pattern 113 is removed. Subsequently, the pMIS metal material 109 and the nMIS metal material 111 are removed by anisotropic etching until the gate insulating film 105 is exposed. Subsequently, after removing the pMIS metal material 109 and the nMIS metal material 111, the exposed gate insulating film 105 and the underlying interface layer 106 are removed by wet etching or the like.
  • an etch back by anisotropic dry etching is performed to thereby form an offset sidewall.
  • 114 is formed.
  • extension implantation layers 115 by ion implantation are respectively formed on the surface of the semiconductor substrate 101 in the region 100N and the surface of the semiconductor substrate 101 in the region 100P.
  • an oxide film such as a TEOS film or an NSG film is deposited as a sidewall lower layer film 116 on the entire surface of the semiconductor substrate 101, and then a SiN film is deposited as a sidewall upper layer film 117. To do. Subsequently, by performing etch back by anisotropic dry etching on the laminated film of the sidewall lower layer film 116 and the sidewall upper layer film 117, the offset sidewall 114, the sidewall lower layer film 116, and the sidewall upper layer film A side wall 118 made of 117 is formed.
  • Ni which is a refractory metal
  • Silicide unreacted regions are formed. Remove by wet etch. Thereby, silicide layers 121 are formed on the surface of the source / drain implantation layer 119 and the surface of the gate electrode material 112 on the surface of the semiconductor substrate 101, respectively.
  • an interface is formed at the boundary between the silicide layer 121 and the gate electrode material 112.
  • the gate electrode material 112 and pMIS that are peculiar to the metal gate electrode are used.
  • a new interface layer was formed at the boundary between the metal material 109 and the boundary between the gate electrode material 112 and the nMIS metal material 111. Since a natural oxide film is formed on the metal surfaces of the pMIS metal material 109 and the nMIS metal material 111 when oxygen is present on the surfaces, the interface resistance tends to increase. In particular, when a metal having no bond such as nitrogen or carbon is present on the surface in addition to oxygen, a natural oxide film tends to be formed remarkably, and there are many dangling bonds on the metal surface. It is particularly easy to oxidize.
  • the interface resistance between silicon and metal which is the gate electrode material 112 in the gate electrode
  • a dopant by source / drain implantation, but since the depth of the source / drain implantation has recently become shallow for the purpose of improving the performance of transistors, the dopant does not reach the interface sufficiently. It has become to.
  • a PN junction is formed in the gate electrode, which does not solve the problem. It is necessary to introduce a dopant into each of the gate electrode materials 112 in 100P, and there is a concern about an increase in cost due to the addition of processes.
  • an object of the present invention is to reduce the connection resistance of a transistor in a metal gate electrode including a boundary between a metal and silicon parallel to the substrate surface or a boundary between silicide and silicon in the metal gate electrode. It is an object of the present invention to provide a semiconductor device having a low-cost structure and a manufacturing method thereof without concern about characteristic deterioration such as transistor delay or transistor characteristic variation during high-speed operation.
  • a semiconductor device is a semiconductor device that forms a transistor formed over a semiconductor substrate, and includes a gate insulating film formed over the semiconductor substrate and a first insulating layer formed over and in contact with the gate insulating film.
  • the semiconductor device further includes a third conductive film formed in contact with the intermediate layer, and the second conductive film is further formed in contact with the sidewall of the third conductive film. It may be.
  • the third conductive film may be made of a silicide material or a metal material.
  • the third conductive film when the third conductive film is made of a silicide material, the third conductive film includes at least one selected from the group consisting of Ni, Co, Ti, W, Pt, and Mo. You may go out.
  • the intermediate layer is a material mainly containing silicon, and may be made of polysilicon, amorphous silicon, or porous silicon.
  • the material containing silicon as a main component is a non-doped silicon film or a doped silicon film into which atoms other than silicon are introduced.
  • the doped silicon film includes P (phosphorus), As (arsenic), and B (boron). ), In (indium), C (carbon), F (fluorine), N (nitrogen), O (oxygen), Ge (germanium), Pt (platinum), Ni (nickel), Co (cobalt), Ti (titanium) ), Fe (iron), W (tungsten), and Mo (molybdenum), or a film made of a material doped with at least one selected from the group consisting of Mo (molybdenum).
  • the intermediate layer may include a P-type carrier and an N-type carrier so as to have a PN junction in a surface perpendicular to the main surface of the semiconductor substrate inside the material mainly containing silicon.
  • the intermediate layer may include a P-type carrier and an N-type carrier so as to have a PN junction in a plane parallel to the main surface of the semiconductor substrate inside the material mainly containing silicon.
  • the intermediate layer is an insulating film material, and is formed of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an yttrium oxide film, an aluminum oxide film, or an aluminum nitride film. Also good.
  • the intermediate layer includes a stacked film of a material containing silicon as a main component and an insulating film material, and the material containing silicon as a main component is polysilicon, amorphous silicon, or porous silicon.
  • the insulating film material may be a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an yttrium oxide film, an aluminum oxide film, or an aluminum nitride film.
  • the intermediate layer is a film that applies or releases stress to the channel surface of the gate electrode constituting the transistor, and includes a silicon nitride film, a porous silicon film, a silicide film, and a SiGe film. Or a SiC film.
  • the intermediate layer is a light transmitting film and may be formed of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an iridium oxide film, or a ruthenium oxide film.
  • the first conductive film is a film for setting a threshold value of a gate electrode constituting a transistor, and includes Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, and A metal film made of at least one metal selected from the group consisting of W, or a film made of nitride, silicide, or carbide of at least one metal selected from these metal groups,
  • the nitride composed of Ti, Ta, Zr, Hf, or Nb may be a film that does not have a normal composition and has a small amount of N.
  • the first conductive film is a film for setting a threshold value of a gate electrode constituting a transistor, and includes Ni, Pd, Pt, Co, Rh, Ru, Cu, Ag, and A metal film made of at least one metal selected from the group consisting of Au, a film made of a nitride, silicide, carbide, or oxide of at least one metal selected from these metal groups, TiN Ti, Ta, Zr, Hf, or Nb nitride made of a film having a normal composition of Ta, ZN, HfN, or NbN, a film made of Ru oxide, or a film made of Ir oxide .
  • the first conductive film may be disconnected at a plane perpendicular to the main surface of the semiconductor substrate inside the gate electrode constituting the transistor.
  • the second conductive film may be made of a metal film.
  • the second conductive film is a metal film made of at least one metal selected from the group consisting of Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, and W, or these It is a film made of nitride, silicide, or carbide of at least one metal selected from the metal group, and a nitride made of Ti, Ta, Zr, Hf, or Nb has no regular composition. A film with a small amount of may be used.
  • the second conductive film is a film for setting a threshold value of the gate electrode constituting the transistor, and is selected from the group consisting of Ni, Pd, Pt, Co, Rh, Ru, Cu, Ag, and Au.
  • the material of the second conductive film may be the same as the material of the first conductive film.
  • the second conductive film is composed of a laminated film of an inner conductive film and an outer conductive film
  • the inner conductive film is a low resistance film, and includes Ti, Zr, Hf, V, Nb, Ta, Cr, Mo. , W, Ni, Pd, Pt, Co, Rh, Ru, Cu, Ag, or Au
  • the outer conductive film is an oxidation resistant film, and is a nitride of TiN or TaN, Ir oxide, or Ru oxide , Pt, or Au.
  • the second conductive film may be formed of a silicide film.
  • the second conductive film may include at least one selected from the group consisting of Ni, Co, Ti, W, Pt, and Mo.
  • the second conductive film is composed of a laminated film of an inner conductive film and an outer conductive film
  • the inner conductive film is a low resistance film, and is a group composed of Ni, Co, Ti, W, Pt, and Mo.
  • the outer conductive film is an oxidation resistant film and may be made of a nitride of TiN or TaN, Ir oxide or Ru oxide, Pt, or Au. .
  • the material of the second conductive film is the third conductive film.
  • the same material may be used.
  • connection resistance of a transistor is small even in a metal gate electrode including a boundary between a metal and silicon parallel to the substrate surface or a boundary between silicide and silicon in the metal gate electrode.
  • a semiconductor device having a low cost structure without any concern about deterioration of characteristics such as transistor delay or transistor characteristic variation during high-speed operation can be realized.
  • 1A to 1D are cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps.
  • 2A to 2D are cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps.
  • 3A to 3D are cross-sectional views showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • 4A to 4D are cross-sectional views showing a method of manufacturing a semiconductor device according to a first modification of the first embodiment of the present invention in the order of steps.
  • 5A to 5D are cross-sectional views showing a method for manufacturing a semiconductor device according to a first modification of the first embodiment of the present invention in the order of steps.
  • FIGS. 6A to 6D are cross-sectional views showing a method of manufacturing a semiconductor device according to a first modification of the first embodiment of the present invention in the order of steps.
  • FIG. 7A is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first modification of the first embodiment of the present invention in the order of steps
  • FIG. 7B is the structure of FIG. It is a bird's-eye view.
  • 8A to 8D are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps.
  • 9A to 9D are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps.
  • FIGS. 10A to 10D are cross-sectional views showing a method of manufacturing a semiconductor device according to Modification (2) in the second embodiment of the present invention in the order of steps.
  • FIGS. 11A to 11D are cross-sectional views showing a method of manufacturing a semiconductor device according to modification (2) in the second embodiment of the present invention in the order of steps.
  • 12A and 12B are cross-sectional views showing a method of manufacturing a semiconductor device according to Modification (2) in the second embodiment of the present invention in the order of steps.
  • 13A to 13D are cross-sectional views showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention in the order of steps.
  • FIGS. 14A to 14D are cross-sectional views showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention in the order of steps.
  • FIG. 15 is a cross-sectional view showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention in the order of steps.
  • FIGS. 16A to 16D show a method of manufacturing a semiconductor device according to the first embodiment of the present invention and its modification (1), and this modification (3) according to the third embodiment. It is sectional drawing shown in order.
  • FIGS. 17A and 17B illustrate a method of manufacturing a semiconductor device according to the first embodiment of the present invention and its modification (1), and this modification (3) according to the third embodiment. It is sectional drawing shown in order.
  • FIGS. 18 (a) to 18 (d) are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention and its modification (2) in the order of steps.
  • FIGS. 19A to 19C are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention and the modification (2) in order of steps.
  • FIG. 20 is a cross-sectional view showing the structure of a semiconductor device according to another embodiment of the present invention.
  • FIG. 21 is a sectional view showing the structure of a semiconductor device according to another embodiment of the present invention.
  • FIG. 22 is a sectional view showing a structure of a semiconductor device according to another embodiment of the present invention.
  • 23A to 23D are cross-sectional views showing a conventional method for manufacturing a semiconductor device in the order of steps.
  • 24A to 24D are cross-sectional views showing a conventional method for manufacturing a semiconductor device in the order of steps.
  • 25A and 25B are cross-sectional views showing a conventional method for manufacturing a semiconductor device in the order of steps.
  • FIGS. 2A to 2D, and FIGS. 3A to 3D show a method of manufacturing a semiconductor device according to the first embodiment of the present invention in order of steps. It is sectional drawing. In each figure, the region on the left side of the paper surface is the region 100N where the n-channel MIS transistor is formed, and the region on the right side of the paper surface is the region 100P where the p-channel MIS transistor is formed.
  • element isolation 102 is formed on a semiconductor substrate 101 by STI (Shallow Trench Isolation). Subsequently, well formation ion implantation is performed on the region 100N and the region 100P in the semiconductor substrate 101 to form a p-well and an n-well, respectively, and then implantation for determining a threshold value of the transistor is performed. Subsequently, the gate insulating film 105 whose thickness and film quality are adjusted is formed for each transistor such as a logic transistor, an SRAM transistor, and an input / output I / O transistor.
  • STI Shallow Trench Isolation
  • a gate insulating film 105 made of a hafnium silicon oxide film (HfSi x O y film) is formed.
  • the HfSi x O y film has an EOT (silicon oxide film equivalent film thickness) of about 2.0 nm.
  • an ultrathin silicon oxide film of about 1 nm formed by oxidizing the semiconductor substrate 101 is formed as an interface layer 106 at the interface between the semiconductor substrate 101 and the gate insulating film 105.
  • a metal film made of, for example, TiN having a thickness of about 5 to 20 nm is deposited as the gate electrode material 107.
  • the resist pattern 108 is used as a mask to form the gate electrode material 107.
  • a pMIS metal material 109 (first conductive film) is formed by ion implantation of carbon atoms. Subsequently, the resist pattern 108 is removed.
  • a resist pattern 110 that opens only the region 100 ⁇ / b> N is formed on the entire surface of the semiconductor substrate 101, and then fluorine atoms are formed on the gate electrode material 107 using the resist pattern 110 as a mask. Is ion-implanted to form the nMIS metal material 111 (first conductive film). Subsequently, the resist pattern 110 is removed.
  • a non-doped polysilicon film is deposited as a gate electrode material 112 on the entire surface of the semiconductor substrate 101.
  • a gate resist pattern 113 is formed on the gate electrode material 112.
  • the gate electrode material 112 is anisotropically dry etched into a gate electrode shape, and the etching is stopped on the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111. Note that, by appropriately performing heat treatment or the like between the step of depositing the gate electrode material 107 shown in FIG. 1A and the step of forming the gate electrode shape shown in FIG. The interface layer 106, the pMIS metal material 109, the nMIS metal material 111, the gate electrode material 112 film, and their interfaces are stabilized.
  • TiN having a film thickness of, for example, about 5 to 10 nm is formed by using a CVD method (Chemical Vapor Deposition) or an ALD method (Atomic Layer Deposition).
  • the film is deposited as a gate sidewall metal layer 122 on the gate electrode surface (sidewall and top surface), pMIS metal material 109, and nMIS metal material 111 top surface.
  • a cleaning process is performed with a chemical solution such as hydrofluoric acid or hydrochloric acid in order to remove the natural oxide on the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • the TiN film constituting the gate sidewall metal layer 122 is etched back to leave the TiN film only on the gate sidewall portion, while the gate in the TiN film.
  • the portions located on the upper surfaces of the electrodes and the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111 are removed.
  • the bottom of the gate sidewall metal layer 122 is connected to the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • the side wall of the gate side wall metal layer 122 is connected to the side wall of the gate electrode material 112.
  • the gate electrode material 107 and the gate sidewall metal layer 122 are made of the same material, the top surfaces of the pMIS metal material 109 and the nMIS metal material 111 may be etched slightly during etching back. In order to avoid reaching the gate insulating film 105, it is preferable to reduce the amount of overetching using end point detection or the like.
  • the pMIS metal material 109 and the nMIS metal material 111 are removed by anisotropic etching until the gate insulating film 105 is exposed. Subsequently, after removing the pMIS metal material 109 and the nMIS metal material 111, the exposed gate insulating film 105 and the underlying interface layer 106 are removed by wet etching or the like.
  • an insulating film such as a TEOS film or a SiN film is deposited on the entire surface of the semiconductor substrate 101 by an LP-CVD (Low Pressure-Chemical Vapor Deposition) method.
  • LP-CVD Low Pressure-Chemical Vapor Deposition
  • the offset sidewall 114 is formed on the sidewalls of the gate sidewall metal layer 122, the pMIS metal material 109 or the nMIS metal material 111, the gate insulating film 105, and the interface layer 106.
  • an extension implantation layer 115 is formed in each of the region 100N and the region 100P by performing desired ion implantation.
  • an oxide film such as a TEOS film by the LP-CVD method or an NSG film by the SA-CVD (Sub Atmospheric-Chemical Vapor Depositon) method is formed on the entire surface of the semiconductor substrate 101.
  • an insulating film such as an ALD-SiN (Atomic Layer Deposition-SiN) film is deposited as a sidewall upper layer film 117 of about 20 to 40 nm, for example.
  • activation heat treatment is performed to activate impurities introduced by ion implantation.
  • the ion implantation is simultaneously performed on the gate electrode surface (not shown).
  • activation heat treatment at 1000 ° C. or higher is performed by lamp heating or laser heating at a high temperature in a short time.
  • a Ni film which is a refractory metal, is deposited on the entire surface of the semiconductor substrate 101 by sputtering to a thickness of about 5 to 20 nm, and a silicidation heat treatment is applied. Subsequently, the silicide unreacted region is removed by wet etching, and then heat treatment is appropriately performed, so that the surface of the surface of the semiconductor substrate 101 in the source / drain injection layer 119 and the surface of the gate electrode material 112 are made of Ni films. A silicide layer 121 is formed.
  • the etching amount of the gate sidewall metal layer 122 is suppressed by using a chemical having an etching selection ratio with respect to the Ni film of the refractory metal material and the gate sidewall metal layer 122. Keep it.
  • an acid solution such as hydrochloric acid can be used.
  • the sidewall of the gate sidewall metal layer 122 and the sidewall of the silicide layer 121 on the gate electrode are connected.
  • the pMIS metal material 109 which is the metal electrode layer on the upper surface of the gate insulating film 105 and the silicide layer 121 which is the electrode layer on the upper surface of the gate electrode are physically separated by the gate sidewall metal layer 122 which is the metal layer. It is connected to the.
  • the nMIS metal material 111 that is the metal electrode layer on the upper surface of the gate insulating film 105 and the silicide layer 121 that is the electrode layer on the upper surface of the gate electrode are physically separated by the gate sidewall metal layer 122 that is the metal layer. It is connected to the.
  • the gate insulation does not depend on the resistance value, implantation distribution, or material of the silicon layer in the gate electrode. It is possible to reduce the connection resistance to the metal layer on the film. As a result, it is possible to realize a high-performance device having a low-cost structure without concern about characteristic deterioration such as transistor delay or transistor characteristic variation during high-speed operation.
  • FIGS. 4 (a) to (d), FIGS. 5 (a) to (d), FIGS. 6 (a) to (d), and FIG. 7 (a) are modified examples of the first embodiment of the present invention ( It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1) to process order.
  • the gate electrode material 107 in the region 100N is wet etched with hydrochloric acid or the like using the resist pattern 108 as a mask.
  • the pMIS metal material 109 is formed in the region 100N.
  • a Ti metal film is deposited on the entire surface of the semiconductor substrate 101 as an nMIS-side electrode metal material 111 to a thickness of about 5 to 20 nm, and then a resist pattern 110 that opens only the region 100P is formed. Form.
  • the Ti metal film in the region 100P is removed by wet etching using hydrochloric acid or the like to remove the gate electrode material 107 in the region 100N.
  • a metal material 111 is formed.
  • the pMIS metal material 109 is made of a TiN film and the nMIS metal material 111 is made of a Ti film, but only the Ti film is removed by wet etching in consideration of the pH and concentration of an acid solution such as hydrochloric acid. It is possible.
  • an etching cover film is separately formed on the upper surface of the pMIS metal material 109 before wet etching. It becomes possible to easily form the same shape as the shape by the process.
  • a non-doped polysilicon film is deposited as a gate electrode material 112 on the entire surface of the semiconductor substrate 101.
  • a gate resist pattern 113 is formed on the gate electrode material 112.
  • the gate electrode material 112 is anisotropically dry etched into a gate electrode shape, and the etching is stopped on the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111. Note that, by appropriately performing heat treatment or the like between the step of depositing the gate electrode material 107 shown in FIG. 4A and the step of forming the gate electrode shape shown in FIG. The interface layer 106, the pMIS metal material 109, the nMIS metal material 111, the gate electrode material 112 film, and their interfaces are stabilized.
  • TiN having a film thickness of, for example, about 5 to 10 nm is formed by using a CVD method (Chemical Vapor Deposition) or an ALD method (Atomic Layer Deposition).
  • the film is deposited as a gate sidewall metal layer 122 on the side surface and the top surface of the gate electrode 8 of the metal material 109 for pMIS and the metal material 111 for nMIS.
  • a cleaning process is performed with a chemical solution such as hydrofluoric acid or hydrochloric acid in order to remove the natural oxide on the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • the TiN film constituting the gate sidewall metal layer 122 is etched back to leave the TiN film only on the gate sidewall portion, while the gate in the TiN film.
  • the portions located on the upper surfaces of the electrodes, the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111 are removed.
  • the bottom of the gate sidewall metal layer 122 is connected to the top surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • the side wall of the gate side wall metal layer 122 is connected to the side wall of the gate electrode material 112.
  • the gate electrode material 107 and the gate sidewall metal layer 122 are made of the same material, the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111 may be etched slightly during the etch back. In order to avoid reaching the gate insulating film 105, it is preferable to reduce the overetching amount by using end point detection or the like.
  • the pMIS metal material 109 and the nMIS metal material 111 are removed by anisotropic etching until the gate insulating film 105 is exposed. Subsequently, after removing the pMIS metal material 109 and the nMIS metal material 111, the exposed gate insulating film 105 and the underlying interface layer 106 are removed by wet etching or the like.
  • an insulating film such as a TEOS film or a SiN film is deposited on the entire surface of the semiconductor substrate 101 by an LP-CVD (Low Pressure-Chemical Vapor Deposition) method.
  • LP-CVD Low Pressure-Chemical Vapor Deposition
  • the offset sidewall 114 is formed on the sidewalls of the gate sidewall metal layer 122, the pMIS metal material 109 or the nMIS metal material 111, the gate insulating film 105, and the interface layer 106.
  • an extension implantation layer 115 is formed in each of the region 100N and the region 100P by performing desired ion implantation.
  • an oxide film such as a TEOS film by the LP-CVD method or an NSG film by the SA-CVD (Sub Atmospheric-Chemical Vapor Depositon) method is formed on the entire surface of the semiconductor substrate 101.
  • an insulating film such as an ALD-SiN (Atomic Layer Deposition-SiN) film is deposited as a sidewall upper layer film 117 of about 20 to 40 nm, for example.
  • an activation heat treatment is performed to activate impurities introduced by ion implantation.
  • the ion implantation is simultaneously performed on the surface of the gate electrode (not shown).
  • an activation heat treatment at 1000 ° C. or higher is performed by lamp heating or laser heating at a high temperature in a short time.
  • a Ni film which is a refractory metal, is deposited on the entire surface of the semiconductor substrate 101 by sputtering to a thickness of about 5 to 20 nm, and a silicidation heat treatment is applied. Subsequently, the silicide unreacted region is removed by wet etching, and then heat treatment is appropriately performed, so that the surface of the surface of the semiconductor substrate 101 in the source / drain injection layer 119 and the surface of the gate electrode material 112 are made of Ni films. A silicide layer 121 is formed.
  • the etching amount of the gate sidewall metal layer 122 is suppressed by using a chemical having an etching selection ratio with respect to the Ni film of the refractory metal material and the gate sidewall metal layer 122. Keep it.
  • an acid solution such as hydrochloric acid can be used.
  • the sidewall of the gate sidewall metal layer 122 and the sidewall of the silicide layer 121 on the gate electrode are connected.
  • the pMIS metal material 109 which is the metal electrode layer on the upper surface of the gate insulating film 105 and the silicide layer 121 which is the electrode layer on the upper surface of the gate electrode are physically separated by the gate sidewall metal layer 122 which is the metal layer. It is connected to the.
  • the nMIS metal material 111 that is the metal electrode layer on the upper surface of the gate insulating film 105 and the silicide layer 121 that is the electrode layer on the upper surface of the gate electrode are physically separated by the gate sidewall metal layer 122 that is the metal layer. It is connected to the.
  • the gate insulation does not depend on the resistance value, implantation distribution, or material of the silicon layer in the gate electrode. It is possible to reduce the connection resistance to the metal layer on the film. As a result, it is possible to realize a high-performance device having a low-cost structure without concern about characteristic deterioration such as transistor delay or transistor characteristic variation during high-speed operation.
  • FIG. 7B is a bird's-eye view of the gate electrode in FIG. 7A formed by the method for manufacturing the semiconductor device according to the modification (1) (for convenience, the substrate and the sidewall are shown). Is omitted).
  • the metal of the pMIS metal material 109 and the nMIS metal material 111 is disconnected on the surface perpendicular to the main surface of the semiconductor substrate 101 in the gate electrode straddling the region 100N and the region 100P.
  • the gate sidewall metal 122 is directly connected to the pMIS metal material 109 and the nMIS metal material 111.
  • the in-gate vertical PN junction 131 exists in the gate electrode material 112 or when the gate electrode material 112 has a high resistance, there is no need to make the current difficult to flow or bypass.
  • a high-performance device having a low cost structure can be realized without fear of deterioration of characteristics such as transistor delay or transistor characteristic variation during high-speed operation.
  • FIGS. 8A to 8D and FIGS. 9A to 9D are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps.
  • the region on the left side of the paper surface is the region 100N where the n-channel MIS transistor is formed
  • the region on the right side of the paper surface is the region 100P where the p-channel MIS transistor is formed.
  • the steps shown in FIGS. 1A to 2A are performed. Since these steps are the steps described in the first embodiment, the description thereof will not be repeated here.
  • the gate length of the finally formed gate electrode is formed by the process shown in FIG. 2A so that the gate length is the same as the gate length of the gate electrode in the first embodiment.
  • the width of the resist pattern is formed slightly larger is shown, the present invention is not limited to this.
  • the gate electrode material 112 is anisotropically dry etched into a gate electrode shape, and the etching is stopped on the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • the semiconductor substrate 101, the interface layer 106, the pMIS metal material 109, the nMIS metal material 111, the film of the gate electrode material 112, and their interfaces are stabilized.
  • a CVD method (Chemical Vapor Deposition) or an ALD method (Atomic Layer Deposition) is used, for example, a Ni film having a thickness of about 5 to 10 nm.
  • the film is deposited as the gate sidewall metal layer 122 on the gate electrode surface (side surface and upper surface), the upper surface of the pMIS metal material 109 and the nMIS metal material 111.
  • a cleaning process is performed with a chemical solution such as hydrofluoric acid or hydrochloric acid in order to remove the natural oxide on the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • it is also effective to remove the natural oxide film by a CDT process (Chemical Dry Treatment) such as a plasma process continuously containing a halogen element such as NF 3 before the Ni film is deposited.
  • the Ni film constituting the gate side wall metal layer 122 is etched back to leave the Ni film only on the gate side wall, while the gate in the Ni film.
  • the portions located on the upper surfaces of the electrodes and the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111 are removed.
  • the Ni film of the gate side wall metal layer 122 is subjected to silicidation heat treatment, whereby the Ni silicide layer is formed on the side wall of the silicon material, which is the gate electrode material 112, on the gate side wall silicide.
  • the layer 123 is formed.
  • the thickness of the gate sidewall silicide layer 123 can be changed according to the thickness of the gate sidewall metal layer 122, the heat treatment temperature, and the heat treatment time.
  • a drawing in which all the gate sidewall metal layers 122 are reacted as the gate sidewall silicide layer 123 by the silicidation heat treatment is shown.
  • the excess gate sidewall metal layer 122 is wet-etched with an acid solution such as hydrochloric acid. It is also possible to obtain a shape similar to the above shape.
  • the temperature and time of the silicidation heat treatment are determined by the film thickness or film type of the gate sidewall metal layer 122, but the pMIS metal material 109 and the nMIS metal material 111 are silicided with respect to the gate electrode material 112. In the case of a material that can be changed, it is also determined by the conditions.
  • the bottom of the gate sidewall silicide layer 123 is connected to the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • the sidewall of the gate sidewall silicide layer 123 is connected to the sidewall of the gate electrode material 112.
  • the pMIS metal material 109 and the nMIS metal material 111 are removed by anisotropic etching until the gate insulating film 105 is exposed. Subsequently, after removing the pMIS metal material 109 and the nMIS metal material 111, the exposed gate insulating film 105 and the underlying interface layer 106 are removed by wet etching or the like.
  • an insulating film such as a TEOS film or a SiN film is deposited on the entire surface of the semiconductor substrate 101 by an LP-CVD (Low Pressure-Chemical Vapor Deposition) method.
  • LP-CVD Low Pressure-Chemical Vapor Deposition
  • the offset sidewall 114 is formed on the sidewalls of the gate sidewall silicide layer 123, the pMIS metal material 109 or the nMIS metal material 111, the gate insulating film 105, and the interface layer 106.
  • the extension implantation layer 115 is formed in each of the region 100N and the region 100P by performing desired ion implantation.
  • an oxide film such as a TEOS film by the LP-CVD method or an NSG film by the SA-CVD (Sub Atmospheric-Chemical Vapor Depositon) method is formed on the entire surface of the semiconductor substrate 101.
  • an insulating film such as an ALD-SiN (Atomic Layer Deposition-SiN) film is deposited as a sidewall upper layer film 117 of, for example, about 20 to 40 nm.
  • an activation heat treatment is performed to activate impurities introduced by ion implantation.
  • the ion implantation is simultaneously performed on the surface of the gate electrode (not shown).
  • an activation heat treatment at 1000 ° C. or higher is performed by lamp heating or laser heating at a high temperature in a short time.
  • a Ni film which is a refractory metal, is deposited on the entire surface of the semiconductor substrate 101 by sputtering to a thickness of about 5 to 20 nm, and a silicidation heat treatment is applied. Subsequently, after the silicide unreacted region is removed by wet etching, heat treatment is appropriately performed, whereby a Ni silicide layer is formed on the surface of the source / drain injection layer 119 on the surface of the semiconductor substrate 101 and on the surface of the gate electrode material 112, respectively. 121 is formed.
  • the etching amount of the gate sidewall silicide layer 123 is suppressed by using a chemical having an etching selection ratio with respect to the Ni film of the refractory metal material and the gate sidewall silicide layer 123. Keep it.
  • the sidewall of the gate sidewall silicide layer 123 and the sidewall of the silicide layer 121 on the gate electrode are connected.
  • the pMIS metal material 109 that is the metal electrode layer on the upper surface of the gate insulating film 105 and the silicide layer 121 that is the electrode layer on the upper surface of the gate electrode are physically separated by the gate sidewall silicide layer 123 that is the metal layer. It is connected to the.
  • the nMIS metal material 111 that is the metal electrode layer on the upper surface of the gate insulating film 105 and the silicide layer 121 that is the electrode layer on the upper surface of the gate electrode are physically separated by the gate sidewall silicide layer 123 that is the metal layer.
  • the gate insulation does not depend on the resistance value, implantation distribution, or material of the silicon layer in the gate electrode. It is possible to reduce the connection resistance to the metal layer on the film. As a result, it is possible to realize a high-performance device having a low-cost structure without concern about characteristic deterioration such as transistor delay or transistor characteristic variation during high-speed operation.
  • FIGS. 11 (a) to 11 (d) show the semiconductor according to the modification (2) in the second embodiment of the present invention. It is sectional drawing which shows the manufacturing method of an apparatus in order of a process.
  • FIGS. 1A to 1D are performed. Since these steps are the steps described in the first embodiment, the description thereof will not be repeated here.
  • a gate hard mask 126 is deposited as an etching hard mask to a thickness of about 5 to 30 nm on the gate electrode material 112 made of a non-doped polysilicon film.
  • the gate hard mask 126 is made of an insulating film such as an oxide film, a nitride film, or an oxynitride film, and a laminated film thereof.
  • the gate hard mask 126 is used as a hard mask at the time of gate etching and at the same time as a silicide protective film in a later process. Also works.
  • a gate resist pattern 113 is formed on the gate electrode material 112.
  • the gate electrode finally formed is formed by the process shown in FIG. 2A so that the gate length is the same as the gate length of the gate electrode in the first embodiment.
  • the width of the resist pattern is formed slightly larger is shown, the present invention is not limited to this.
  • the gate hard mask 126 and the gate electrode material 112 are anisotropically dry-etched into a gate electrode shape, and the upper surface of the pMIS metal material 109 and the nMIS metal material 111 Stop etching.
  • the semiconductor substrate 101, the interface layer 106, the pMIS metal material 109, the nMIS metal material 111, the film of the gate electrode material 112, and their interfaces are stabilized.
  • a CVD method Chemical Vapor Deposition
  • ALD method Atomic Layer Deposition
  • a Ni film having a thickness of about 5 to 10 nm.
  • the film is deposited as the gate sidewall metal layer 122 on the upper and sidewalls of the gate hard mask 126, the sidewall of the gate electrode, and the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • a cleaning process is performed with a chemical solution such as hydrofluoric acid or hydrochloric acid in order to remove the natural oxide on the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • a chemical solution such as hydrofluoric acid or hydrochloric acid
  • it is also effective to remove the natural oxide film by a CDT process (Chemical Dry Treatment) such as a plasma process that continuously contains a halogen element such as NF 3 before the TiN film is deposited.
  • the Ni film of the gate sidewall metal layer 122 is subjected to silicidation heat treatment to form a Ni silicide as a gate sidewall silicide layer 123 on the sidewall of the silicon material that is the gate electrode material 112. Form a layer.
  • the thickness of the gate sidewall silicide layer 123 can be changed according to the thickness of the gate sidewall metal layer 122, the heat treatment temperature, and the heat treatment time.
  • a drawing in which all the gate sidewall metal layers 122 are reacted as the gate sidewall silicide layer 123 by the silicidation heat treatment is shown. Note that since the upper surface of the gate electrode is protected by the gate hard mask 126, the upper surface of the gate electrode is not silicided.
  • the excess gate sidewall metal layer 122 is removed by wet etching using an acid solution such as hydrochloric acid to leave the gate sidewall silicide layer 123 only on the gate sidewall, The portions of the sidewall silicide layer 123 located on the upper surface of the gate electrode and the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111 are removed.
  • the bottom of the gate sidewall silicide layer 123 is connected to the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • the sidewall of the gate sidewall silicide layer 123 is connected to the sidewall of the gate electrode material 112.
  • the pMIS metal material 109 and the nMIS metal material 111 are removed by anisotropic etching until the gate insulating film 105 is exposed. Subsequently, after removing the pMIS metal material 109 and the nMIS metal material 111, the exposed gate insulating film 105 and the underlying interface layer 106 are removed by wet etching or the like.
  • an insulating film such as a TEOS film or a SiN film is deposited on the entire surface of the semiconductor substrate 101 by an LP-CVD (Low Pressure-Chemical Vapor Deposition) method.
  • LP-CVD Low Pressure-Chemical Vapor Deposition
  • anisotropic dry etching the sidewalls of the gate hard mask 126, the gate sidewall silicide layer 123, the pMIS metal material 109 or the nMIS metal material 111, the gate insulating film 105, and the interface layer 106 are formed.
  • An offset sidewall 114 is formed.
  • an extension implantation layer 115 is formed in each of the region 100N and the region 100P by performing desired ion implantation.
  • an oxide film such as a TEOS film by LP-CVD method or an NSG film by SA-CVD (Sub Atmospheric-Chemical Vapor Depositon) method is formed on the entire surface of the semiconductor substrate 101.
  • an insulating film such as an ALD-SiN (Atomic Layer Deposition-SiN) film is deposited as a sidewall upper layer film 117 of, for example, about 20 to 40 nm.
  • activation heat treatment is performed to activate impurities introduced by ion implantation.
  • the ion implantation is simultaneously performed on the surface of the gate electrode (not shown).
  • activation heat treatment at 1000 ° C. or higher is performed by lamp heating or laser heating at a high temperature in a short time.
  • a Ni film which is a refractory metal, is deposited on the entire surface of the semiconductor substrate 101 by sputtering to a thickness of about 5 to 20 nm, and a silicidation heat treatment is applied. Subsequently, the silicide unreacted region is removed by wet etching, and then heat treatment is appropriately performed, so that the surface of the surface of the semiconductor substrate 101 in the source / drain injection layer 119 and the surface of the gate electrode material 112 are made of Ni films. A silicide layer 121 is formed.
  • the etching amount of the gate sidewall silicide layer 123 is suppressed by using a chemical having an etching selection ratio with respect to the Ni film of the refractory metal material and the gate sidewall silicide layer 123. Keep it.
  • the sidewall of the gate sidewall silicide layer 123 and the sidewall of the silicide layer 121 on the gate electrode are connected.
  • the pMIS metal material 109 that is the metal electrode layer on the upper surface of the gate insulating film 105 and the silicide layer 121 that is the electrode layer on the upper surface of the gate electrode are physically separated by the gate sidewall silicide layer 123 that is the metal layer. It is connected to the.
  • the nMIS metal material 111 that is the metal electrode layer on the upper surface of the gate insulating film 105 and the silicide layer 121 that is the electrode layer on the upper surface of the gate electrode are physically separated by the gate sidewall silicide layer 123 that is the metal layer.
  • the gate insulation does not depend on the resistance value, implantation distribution, or material of the silicon layer in the gate electrode. It is possible to reduce the connection resistance to the metal layer on the film. As a result, it is possible to realize a high-performance device having a low-cost structure without concern about characteristic deterioration such as transistor delay or transistor characteristic variation during high-speed operation.
  • FIGS. 13A to 13D, FIGS. 14A to 14D, and FIG. 15 are cross-sectional views showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention in the order of steps.
  • the region on the left side of the paper surface is the region 100N where the n-channel MIS transistor is formed
  • the region on the right side of the paper surface is the region 100P where the p-channel MIS transistor is formed.
  • FIGS. 1A to 1C are performed. Since these steps are the steps described in the first embodiment, the description thereof will not be repeated here.
  • a silicon oxide film is deposited on the entire surface of the semiconductor substrate 101 as a gate electrode material 127.
  • a non-doped polysilicon film is deposited as a gate electrode material 128 on the gate electrode material 127 to a thickness of about 5 to 20 nm.
  • a gate resist pattern 113 is formed on the gate electrode material 128.
  • the gate electrode material 128 and the gate electrode material 127 are anisotropically dry etched into a gate electrode shape, and the pMIS metal material 109 and the nMIS metal material 111 are Stop etching.
  • the step of depositing the gate electrode material 107 shown in FIG. 1A and the step of forming the gate electrode shape shown in FIG. 13C, The interface of the semiconductor substrate 101, the interface layer 106, the pMIS metal material 109, and the nMIS metal material 111 is stabilized.
  • TiN having a film thickness of, for example, about 5 to 10 nm is formed using a CVD method (Chemical Vapor Deposition) or an ALD method (Atomic Layer Deposition).
  • the film is deposited as the gate sidewall metal layer 122 on the upper surface and sidewalls of the gate electrode material 128, the gate electrode sidewall, and the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • a cleaning process is performed with a chemical solution such as hydrofluoric acid or hydrochloric acid in order to remove the natural oxide on the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • a chemical solution such as hydrofluoric acid or hydrochloric acid
  • it is also effective to remove the natural oxide film by a CDT process (Chemical Dry Treatment) such as a plasma process that continuously contains a halogen element such as NF 3 before the TiN film is deposited.
  • the TiN film constituting the gate sidewall metal layer 122 is etched back to leave the TiN film only on the gate sidewall portion, while the gate in the TiN film.
  • the portions located on the upper surface of the electrode material 128 and the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111 are removed.
  • the bottom of the gate sidewall metal layer 122 is connected to the upper surfaces of the pMIS metal material 109 and the nMIS metal material 111.
  • the side wall of the gate side wall metal layer 122 is connected to the side wall of the gate electrode material 112.
  • the gate electrode material 107 and the gate sidewall metal layer 122 are made of the same material, the top surfaces of the pMIS metal material 109 and the nMIS metal material 111 may be etched slightly during etching back. In order to avoid reaching the gate insulating film 105, it is preferable to reduce the amount of overetching using end point detection or the like.
  • the pMIS metal material 109 and the nMIS metal material 111 are removed by anisotropic etching until the gate insulating film 105 is exposed. Subsequently, after removing the pMIS metal material 109 and the nMIS metal material 111, the exposed gate insulating film 105 and the underlying interface layer 106 are removed by wet etching or the like.
  • an insulating film such as a TEOS film or an SiN film is deposited on the entire surface of the semiconductor substrate 101 by an LP-CVD (Low Pressure-Chemical Vapor Deposition) method.
  • LP-CVD Low Pressure-Chemical Vapor Deposition
  • the offset sidewall 114 is formed on the sidewalls of the gate sidewall metal layer 122, the pMIS metal material 109 or the nMIS metal material 111, the gate insulating film 105, and the interface layer 106.
  • an extension implantation layer 115 is formed in each of the region 100N and the region 100P by performing desired ion implantation.
  • an oxide film such as a TEOS film by the LP-CVD method or an NSG film by the SA-CVD (Sub Atmospheric-Chemical Vapor Depositon) method is formed on the entire surface of the semiconductor substrate 101.
  • an insulating film such as an ALD-SiN (Atomic Layer Deposition-SiN) film is deposited as a sidewall upper layer film 117 of about 20 to 40 nm, for example.
  • activation heat treatment is performed to activate impurities introduced by ion implantation.
  • the ion implantation is simultaneously performed on the surface of the gate electrode (the surface of the gate electrode material 128) (not shown).
  • activation heat treatment at 1000 ° C. or higher is performed by lamp heating or laser heating at a high temperature in a short time.
  • a Ni film which is a refractory metal, is deposited on the entire surface of the semiconductor substrate 101 by sputtering to a thickness of about 5 to 20 nm, and a heat treatment for silicidation is performed. Subsequently, after the silicide unreacted region is removed by wet etching, heat treatment is appropriately performed, so that the surface of the source / drain injection layer 119 on the surface of the semiconductor substrate 101 and the surface of the gate electrode material 128 are each made of Ni film. A silicide layer 121 is formed.
  • the etching amount of the gate sidewall metal layer 122 is suppressed by using a chemical having an etching selection ratio with respect to the Ni film of the refractory metal material and the gate sidewall metal layer 122. Keep it.
  • an acid solution such as hydrochloric acid can be used.
  • the sidewall of the gate sidewall metal layer 122 and the sidewall of the silicide layer 121 on the gate electrode are connected.
  • the pMIS metal material 109 which is the metal electrode layer on the upper surface of the gate insulating film 105 and the silicide layer 121 which is the electrode layer on the upper surface of the gate electrode are physically separated by the gate sidewall metal layer 122 which is the metal layer. It is connected to the.
  • the nMIS metal material 111 that is the metal electrode layer on the upper surface of the gate insulating film 105 and the silicide layer 121 that is the electrode layer on the upper surface of the gate electrode are physically separated by the gate sidewall metal layer 122 that is the metal layer. It is connected to the.
  • the gate insulation does not depend on the resistance value, implantation distribution, or material of the silicon layer in the gate electrode. It is possible to reduce the connection resistance to the metal layer on the film. As a result, it is possible to realize a high-performance device having a low-cost structure without concern about characteristic deterioration such as transistor delay or transistor characteristic variation during high-speed operation.
  • the semiconductor device according to the modification (3) has the configuration shown in FIG. 17B, specifically, shown in FIGS. 3D, 7A, and 15 described above.
  • the gate sidewall metal layer 122 in the semiconductor device of the first embodiment and its modification example (1) and the third embodiment is arranged in order from the inside to the inner gate sidewall metal layer 122 (inner conductive film) and the outer gate sidewall metal. It is characterized in that it is provided as a laminated structure including the layer 124 (outer conductive film).
  • FIGS. 17 (a) and 17 (b) show a method of manufacturing the semiconductor device according to the modification (3) in the order of steps.
  • the first embodiment described above is shown.
  • the figure which applied this modification (3) to the manufacturing method of the semiconductor device which concerns on a form is shown.
  • FIG. 16A the entire surface of the semiconductor substrate 101 is covered with the gate electrode material 112 so as to cover the inner surface.
  • a gate sidewall metal layer 122 and an outer gate sidewall metal layer 124 are formed in this order.
  • the subsequent steps are as shown in FIGS. 16 (b) to (d) and FIGS. 17 (a) and (b), and the specific steps are the same as those shown in FIGS. This is the same as the process shown in d).
  • a low resistance film made of, for example, a Ta film is selected as the inner gate sidewall metal layer 122, and an antioxidant film made of, for example, a TiN film is selected as the outer gate sidewall metal layer 124.
  • an antioxidant film made of, for example, a TiN film is selected as the outer gate sidewall metal layer 124.
  • the present modification (3) is also applied to the modification (1) and the third embodiment of the first embodiment.
  • a metal layer having a laminated structure is formed in FIG. 5D, and thereafter, from FIG. 6A to FIG. 7A. These steps may be performed in the same manner.
  • a metal layer having a laminated structure is formed in FIG. 13D described above, and thereafter, the steps from FIG. 14A to FIG.
  • the semiconductor device according to the modification (4) has the configuration shown in FIG. 19C, and specifically, the second configuration shown in FIGS. 9D and 12B described above.
  • the gate sidewall silicide layer 123 in the semiconductor device of this embodiment and its modification (2) is composed of an inner gate sidewall silicide layer 123 (inner conductive film) and an outer gate sidewall metal layer 124 (outer conductive film) in order from the inside. It has the characteristic in the point provided as.
  • FIGS. 19 (a) to 19 (c) show a method of manufacturing a semiconductor device according to the modification (4) in the order of steps.
  • the second embodiment described above is shown.
  • the figure which applied this modification (4) to the manufacturing method of the semiconductor device which concerns on a form is shown.
  • the gate is formed on the entire surface of the semiconductor substrate 101 as shown in FIG.
  • An inner gate sidewall metal layer 122 and an outer gate sidewall metal layer 124 are formed in this order so as to cover the electrode material 112.
  • the inner gate sidewall metal layer 122 is silicided to form the inner side as shown in FIG. 18C.
  • the gate sidewall silicide layer 123 is used.
  • the subsequent steps are as shown in FIGS. 18 (d) to 19 (c), and the specific steps are the same as those shown in FIGS. 8 (d) to 9 (d). It is.
  • a Ni film is selected as the inner gate sidewall metal layer
  • a low resistance film made of, for example, a Ni silicide layer is selected as the inner gate sidewall silicide layer 123
  • TiN is selected as the outer gate sidewall metal layer 124.
  • the present modification (4) can also be applied to the modification (2) of the second embodiment. That is, in the case of the modification (2) of the second embodiment, a metal layer having a laminated structure is formed in FIG. 10 (d) described above, and thereafter, from FIG. 11 (a) to FIG. 12 (b). These steps may be performed in the same manner.
  • the sidewall upper layer film 117 which is a sidewall film is removed, and stress is applied or relaxed.
  • a structure including a contact liner film 129 as a stressor film can also be provided. In this manner, the driving current of the transistor can be improved by applying or relaxing the stress to the channel of the transistor gate.
  • FIG. 20 shows a cross-sectional view when this structure is applied to the first embodiment described above.
  • the contact liner film 129 can be formed of, for example, a silicon nitride film.
  • the contact liner film 129 is a film that applies or releases stress to the channel surface of the gate electrode constituting the transistor, and a silicon nitride film can be used.
  • a structure in which a part of the activated source / drain injection layer 119 is the stress application layer 130 can be provided. . In this way, the driving current of the transistor can be improved by applying stress to the channel of the transistor gate.
  • FIG. 21 shows a cross-sectional view when this structure is applied to the first embodiment described above.
  • the stress application layer 130 is formed in the p-well region of the region 100P, and the stress application layer 130 can be formed of, for example, SiGe.
  • the stress applying layer 130 can be formed of SiC, for example.
  • the driving capability of the transistor obtained by applying stress to the channel can be improved. A device structure that performs the operation is realized. It goes without saying that the same effect can be obtained even when applied to other embodiments and modifications.
  • an SiON film obtained by nitriding a silicon oxide film instead of the silicon oxide film obtained by oxidizing the semiconductor substrate 101 is used as the interface layer 106.
  • a silicon oxide film obtained by oxidizing the semiconductor substrate 101 or a laminated film of SiON and ALD-SiN can be used as the interface layer 106.
  • the material or film thickness of the gate insulating film 105 is not limited to the above example. That is, as the gate insulating film, for example, a high-k film such as an HfO 2 film, an HfSi x O y film, or an HfAl x O y film, an SiO 2 film, and a group in which nitrogen is added to these films It is also possible to use a single layer film made of any one film selected from the above or a laminated film containing at least one film selected from these groups.
  • the thickness of the gate insulating film 105 may be determined as appropriate in consideration of the gate length, the EOT tolerance, the leakage current tolerance, and the like.
  • the pMIS metal material 109 and the nMIS metal material 111 are removed as the removal process of the gate insulating film 105 and the interface layer 106.
  • the etching may be performed simultaneously with the etching back of the offset sidewall 114 described below.
  • the gate insulating film 105 and the underlying interface layer 106 are continuously provided under the pMIS metal material 109, the nMIS metal material 111, and the offset sidewall 114.
  • the pMIS metal material 109 and the nMIS metal material 111 are ion-implanted with carbon or fluorine as a single gate electrode material 107. However, they may be formed by etching different metal materials. Further, other elements such as nitrogen or oxygen may be implanted, and can be appropriately selected according to the work function. Although depending on the implantation concentration and the metal species, nitrogen is mainly effective for forming an nMIS transistor, and oxygen is mainly effective for forming a pMIS transistor.
  • the pMIS metal material 109 and the nMIS metal material 111 are formed by etching different metal materials.
  • a material close to the work function of n + PolySi may be selected in order to lower the threshold voltage of the transistor in the region 100N.
  • a metal film made of at least one metal selected from the group consisting of Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, and W is conceivable.
  • the work function is close to this and has conductivity
  • the nitride, silicide, carbide, oxide, or other metal of at least one metal selected from these metal groups A film made of a compound may be used.
  • a nitride of Ti, Ta, Zr, Hf, or Nb is suitable as the metal material 111 for nMIS when the composition is not regular and the amount of N is small.
  • the pMIS metal material 109 may be selected to be close to the work function of n + PolySi in order to lower the threshold voltage of the transistor in the p-channel region 104.
  • a metal film made of at least one metal selected from the group consisting of Ni, Pd, Pt, Co, Rh, Ru, Cu, Ag, Au, and Al can be considered.
  • the work function is close to this and has conductivity, the nitride, silicide, carbide, oxide, or other metal of at least one metal selected from these metal groups
  • a film made of a compound may be used.
  • a Ti, Ta, Zr, Hf, or Nb nitride a Ru oxide film, or an Ir oxide film made of a film having a normal composition of TiN, TaN, ZrN, HfN, or NbN. May be.
  • LP-CVD a method for forming the pMIS metal material 109 and the nMIS metal material 111
  • sputtering a method for forming the pMIS metal material 109 and the nMIS metal material 111
  • ALD Atomic Layer Deposition
  • the gate electrode material 112 and the gate electrode material 128 are made of poly (P) doped with P (phosphorus) in addition to non-doped polysilicon. It is also possible to use silicon.
  • B (boron) of the P-type impurity is implanted into the gate electrode of the region 100P by sword / drain implantation into the polysilicon doped with the N-type impurity P (phosphorus). Therefore, as shown in FIG. 22, the in-gate horizontal PN junction 125 is formed on a plane parallel to the main surface of the semiconductor substrate 101. Since the in-gate horizontal PN junction 125 is generally high resistance, there is a concern about the gate signal delay.
  • the gate sidewall metal layer 122 is formed, and thus the in-gate horizontal PN junction 125 Even when the junction 125 is present, the metal layer 111 includes the nMIS metal material 111 and the pMIS metal material 109 which are metal electrode layers on the upper surface of the gate insulating film 105, and the silicide layer 121 which is the electrode layer on the upper surface of the gate electrode. Are physically connected by a gate sidewall metal layer 122. Therefore, even when a PN junction exists between the metal layer on the upper surface of the gate electrode and the metal layer on the lower surface of the gate electrode inside the metal gate electrode, the gate insulating film does not depend on the implantation distribution or material in the gate electrode. It is possible to reduce the connection resistance to the upper metal. As a result, it is possible to realize a high-performance device having a structure with low cost without concern about characteristic deterioration such as transistor delay or transistor characteristic variation during high-speed operation.
  • the gate electrode material 112 is non-doped polysilicon or polysilicon with a dopant previously introduced, a non-doped layer or an in-gate horizontal PN that is a high resistance layer of the gate electrode material 112 in the gate. It is necessary to increase the source / drain implantation depth so as not to form the junction 125. For this reason, conventionally, transistor characteristic deterioration due to the short channel effect is inevitable.
  • the source / drain implantation depth can be set independently without depending on the formation of the non-doped layer of the gate electrode material 112 or the in-gate horizontal PN junction 125. Thus, there is no deterioration of the transistor characteristics, and high-speed operation of the transistor can be realized.
  • any silicon material can be selected as the material of the gate electrode material 112, P (phosphorus) using amorphous silicon or non-doped polysilicon by ion implantation and thermal diffusion and reaction with silicon, As (arsenic), B (boron), In (indium), C (carbon), F (fluorine), N (nitrogen), O (oxygen), or Ge (germanium), Pt (platinum), Ni (nickel) It is also possible to use an electrode material containing Si doped with Co (cobalt), Ti (titanium), Fe (iron), W (tungsten), Mo (molybdenum), or the like.
  • an electrode material containing Si such as SiGe doped with Ge (germanium) may be used, and may be determined as appropriate from the viewpoint of workability or silicide reaction.
  • a film forming method such as an LP-CVD method, a sputtering method, or an ALD method, or a coating method using a coating silicon material can be used, and a silicon material doped with carbon or metal, or porous silicon is also selected. can do.
  • the gate electrode material 127 is selected in consideration of the ease of processing of the gate electrode, such as an insulating film such as a silicon nitride film or a silicon oxynitride film, in addition to the silicon oxide film. be able to.
  • a stress film can be introduced inside the gate electrode.
  • a silicon nitride film, a silicon carbide film, a porous silicon film, a silicide film, a SiC film, or the like can be selected.
  • an yttrium oxide film, an aluminum oxide film, or an aluminum nitride film can be used as the insulating film forming the gate electrode material 127.
  • a light transmitting film such as a conductive Ir oxide film or Ru oxide film can be used instead of a film that does not transmit light such as a polysilicon film, as described above.
  • a silicon oxide film which is an insulating film
  • a silicon nitride film, a silicon oxynitride film, an iridium oxide film, or a ruthenium oxide film can be selected. It is particularly useful for application to an element that converts the energy into electricity.
  • the outer periphery of the gate electrode material 127 is entirely covered with a metal film that does not transmit light, it is also useful as an optical waveguide by opening the metal film so that light passes through a part of the gate electrode. Structure.
  • a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an yttrium oxide film, an aluminum oxide film, or an aluminum nitride film can be used as the insulating film material constituting the gate electrode material 127.
  • the gate hard mask 126 can be easily processed for a gate electrode such as an insulating film such as a silicon nitride film or a silicon oxynitride film in addition to the silicon oxide film. Can be selected in consideration of sex.
  • the application of the gate hard mask 126 is not limited to the modification (2) of the second embodiment, and the gate hard mask 126 is also applied as appropriate to the first and third embodiments described above. Can do.
  • the gate sidewall metal layer 122 is a material that can ensure conductivity, and the above-described nMIS metal material 111 and pMIS material.
  • the same metal as the material of the metal material 109 can be selected.
  • the method for forming the gate sidewall metal layer 122 is the same as the method for forming the metal material for nMIS 111 and the metal material for pMIS 109 described above, and can be easily formed on the gate sidewall by the LP-CVD method or the ALD method. You can choose the method.
  • the gate sidewall metal layer 124 is made of, for example, TiN, TaN, Pt as a material that can ensure oxidation resistance.
  • a metal film such as Ag, Au, or the like can be considered.
  • membrane consisting of an oxide or another compound may be sufficient, and Ru oxide or Ir oxide etc. can be considered as a metal oxide.
  • the gate sidewall silicide layer 123 is a low-resistance film and includes at least one selected from the group consisting of Ni, Co, Ti, W, Pt, and Mo.
  • the gate sidewall silicide layer 123 is made of Ni silicide has been described, but Co, Ti, W, Pt, Mo, Alternatively, there is no particular problem even if silicides of those metal alloys or laminated metals are used.
  • the offset sidewall 114 has been described as being made of an insulating film such as a TEOS film or a SiN film.
  • an insulating film such as a TEOS film or a SiN film.
  • NSG NSG by SA-CVD, low-temperature LP-TEOS, low-temperature ALD-SiN film, low-temperature SiC or SiON that can be formed at a low temperature.
  • the use of a film containing no oxygen is effective in suppressing oxidation of the gate electrode or the semiconductor substrate 101.
  • the silicide layer 121 is made of Ni silicide. However, Co, Ti, W, Pt, Mo, or those There is no particular problem even if a silicide of a metal alloy or a laminated metal is used. In this case, the silicide layer 121 may be made of the same material as the gate sidewall silicide layer 123.
  • the refractory metal material for forming the silicide layer 121 is made of Ni
  • the gate electrode metal layer 122 is made of TiN.
  • a chemical solution having an etching selectivity with respect to the refractory metal material and the gate sidewall silicide layer 123 is used when wet-etching the unreacted silicide region.
  • the etching amount of the gate electrode metal layer 122 is suppressed.
  • an acid solution such as hydrochloric acid can be used.
  • the present invention is useful for a semiconductor device having a logic element of a CMOS device or a memory element such as SRAM in which an n-channel transistor and a p-channel transistor exist in the same chip.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　半導体装置は、半導体基板上に、ゲート絶縁膜と、ｐＭＩＳ用金属材料又はｎＭＩＳ用金属材料と、ゲート電極材料と、ゲート側壁メタル層とを備えている。

Description

半導体装置
　本発明に開示される技術は、半導体装置及びその製造方法に関する。具体的には、電界効果トランジスタを含む半導体装置及びその製造方法に関するものである。
　近年、半導体装置の高度集積化及び微細化に伴い、トランジスタにおいても微細化が急速に進められている。トランジスタのゲート絶縁膜においては、これに伴って、薄膜化が進んでおり、現在、ＥＯＴ（等価酸化膜厚）で、約２．０nm以下にまで進められている。このように、ゲート絶縁膜が薄膜化すると、従来のＳｉＯ２膜からなるゲート絶縁膜では、リーク電流が増大して無視できない値となる。そこで、ゲート絶縁膜として、高誘電率膜（以下、High-k膜という）が用いられている。High-k膜をゲート絶縁膜として用いることにより、実際の物理的膜厚を厚く確保してトンネル電流を抑えつつ、ＥＯＴを薄くして消費電力の低下を図ることができる。
　一方、ゲート電極においては、トランジスタの微細化に伴い、電極の空乏化による容量の低下が問題となっている。従来のポリシリコンからなるゲート電極の場合、この容量の低下は、シリコン酸化膜の膜厚に換算すると、約０．５nmの膜厚増に相当するため、ゲート電極の膜厚と比較すると、無視できない値となる。そこで、ゲート電極においては、従来のポリシリコンに代えて、メタルを用いることが考えられている。メタルゲート電極を用いる場合には、上述したような空乏化の問題を抑えることができる。
　ところで、従来のように、ポリシリコン膜を用いたゲート電極の場合、フォトリソグラフィ法及びイオン注入法により、ｐチャネル領域及びｎチャネル領域、即ち、２種類の仕事関数を有する領域を、容易に作り分けることができる。そして、例えば、ゲート電極にポリシリコン膜を用いたＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）を形成する場合、ｎＭＯＳＦＥＴのゲート電極には、ｎ＋ＰｏｌｙＳｉを用いて、ｐＭＯＳＦＥＴのゲート電極には、ｐ＋ＰｏｌｙＳｉを用いることにより、低い閾値を得る方法（Dual Work Function）が、広く用いられている。
　しかしながら、一般に、メタルゲート電極に関しては、このポリシリコンゲート電極を用いる場合に相当する方法、即ち、１種類の膜を堆積した後に、それぞれの領域に、それぞれの型の不純物を注入するため、仕事関数を容易に変動させることが困難である。その結果、ｎチャネル領域及びｐチャネル領域のメタルゲート電極に単一又は異なる金属材料を用いる場合、メタルゲート電極のこれらの金属材料にフッ素又は炭素を注入するなどの方法が検討されている（例えば、特許文献１参照）。
　また、メタルゲート電極の形成方法に関しても、大きく２種類のプロセスが検討されている。即ち、フォトリソグラフィ法でゲートレジストパターンを形成し、ゲート電極を加工する段階で予めメタル電極層を形成する方法（ゲートファーストプロセス）と、フォトリソグラフィでゲートレジストパターンを形成し、ゲート電極を加工した後の工程で改めてメタル電極層を形成する方法（ゲートラストプロセス）とがある。ゲートファーストプロセスは、メタルゲート電極を採用する前のポリシリコンゲート電極の形成方法とほぼ同じプロセスフローで形成できる。このため、ゲート電極に存在する半導体基板とゲート絶縁膜と金属層とシリコン層とのそれぞれの界面形成に必要な高温のアニールなどの適用が可能である。
　一方、ゲートラストプロセスは、一旦形成したゲート電極についてゲート電極内部のシリコン層及び金属層などの除去工程、金属層の埋め込み工程、及び金属層の除去・研磨工程などの多数の工程追加が必要となるため、プロセスコストが高くなる。また、トランジスタ形成に必要なエクステンション注入及びソースドレイン注入を行った後に、上記ゲート電極に存在する界面を形成する必要がある。このため、高温の熱処理などはトランジスタの性能劣化の要因となり、十分な熱処理を入れることができない。したがって、プロセスを形成するための難易度が高く、トランジスタのばらつきに対する十分な配慮が必要となる。
　そこで、低コストであって、今後のＣＭＯＳデバイス形成に有望なゲートファーストプロセスが多く検討されており、ＣＭＯＳを形成する場合には、一般的に以下のように形成される。
　図２３（ａ）～（ｄ）、図２４（ａ）～（ｄ）、並びに図２５（ａ）及び（ｂ）は、従来の半導体装置の製造方法を工程順に示す断面図である。なお、各図における紙面に向かって左側の領域がｎチャネル型ＭＩＳトランジスタが形成される領域１００Ｎであり、紙面に向かって右側の領域がｐチャネル型ＭＩＳトランジスタが形成される領域１００Ｐである。
　まず、図２３（ａ）に示すように、半導体基板１０１に素子分離１０２を形成した後、半導体基板１０１における領域１００Ｎにｐウェル、領域１００Ｐにｎウェルを形成する。続いて、半導体基板１０１の全面に、例えばＨｆＯ２膜などからなるHigh-k膜をゲート絶縁膜１０５として形成する。続いて、ゲート絶縁膜１０５上に、メタルゲート電極用の金属膜である例えばＴｉＮなどをゲート電極材料１０７として堆積する。
　次に、図２３（ｂ）に示すように、領域１００Ｐのみを開口するレジストパターン１０８を形成した後、該レジストパターン１０８をマスクに用いてゲート電極材料１０７に炭素原子をイオン注入することにより、ｐＭＩＳ用金属材料１０９を形成する。続いて、レジストパターン１０８を除去する。
　次に、図２３（ｃ）に示すように、領域１００Ｎのみを開口するレジストパターン１１０を形成した後、該レジストパターン１１０をマスクに用いてゲート電極材料１０７にフッ素原子をイオン注入することにより、ｎＭＩＳ用金属材料１１１を形成する。続いて、レジストパターン１１０を除去する。
　次に、図２３（ｄ）に示すように、半導体基板１０１の全面に、ポリシリコン膜をゲート電極材料１１２として堆積する。
　次に、図２４（ａ）に示すように、ゲートレジストパターン１１３を形成する。
　次に、図２４（ｂ）に示すように、ゲートレジストパターン１１３をマスクに用いて、ゲート電極材料１１２をゲート電極形状に加工する。
　次に、図２４（ｃ）に示すように、ゲートレジストパターン１１３を除去する。続いて、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
　次に、図２４（ｄ）に示すように、半導体基板１０１の全面に、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を堆積した後、異方性ドライエッチによるエッチバックを行うことにより、オフセットサイドウォール１１４を形成する。続いて、領域１００Ｎにおける半導体基板１０１の表面及び領域１００Ｐにおける半導体基板１０１の表面に、それぞれイオン注入によるエクステンション注入層１１５を形成する。
　次に、図２５（ａ）に示すように、半導体基板１０１の全面に、ＴＥＯＳ膜又はＮＳＧ膜などの酸化膜をサイドウォール下層膜１１６として堆積した後、ＳｉＮ膜をサイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。
　さらに、領域１００ＮにＡｓ（砒素）及びＰ（燐）をイオン流入すると共に、領域１００ＰにＢ（ホウ素）をイオン注入することにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。
　次に、図２５（ｂ）に示すように、半導体基板１０１の全面に、スパッタ法などを用いて高融点金属であるＮｉなどを堆積し、シリサイド化熱処理を加えた後、シリサイド未反応領域をウェットエッチにより除去する。これにより、半導体基板１０１の表面におけるソース・ドレイン注入層１１９の表面、及びゲート電極材料１１２の表面に、それぞれシリサイド層１２１を形成する。
特開２００６－１５７０１５号公報
　しかし、上記従来の半導体装置におけるメタルゲート電極の積層構造では、シリサイド層１２１とゲート電極材料１１２との境界に界面が形成され、加えて、メタルゲート電極に特有であるゲート電極材料１１２とｐＭＩＳ用金属材料１０９との境界、及びゲート電極材料１１２とｎＭＩＳ用金属材料１１１との境界に界面層が新たに形成された。ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の金属表面には、該表面に酸素が存在する場合に自然酸化膜が形成されるため、界面抵抗が上昇しやすい。特に、酸素の他に、窒素又は炭素などの結合を持たない金属が表面に存在する場合には、特に顕著に自然酸化膜が形成されやすい傾向にあり、金属表面においてはダングリングボンドが多数存在することから特に酸化されやすい。
　現在では、デバイスの高速動作の必要性から、トランジスタの性能向上と、トランジスタの信号遅延に関する抵抗及び容量の低減とが必要となっている。このため、デバイスの微細化が進んだことにより、ゲート電極の面積が小さくなり、実効的な界面抵抗が無視できなくなっている。この界面抵抗の上昇により、デバイスの高速動作に対する遅延が発生し、その結果、性能劣化又はデバイスの消費電力の上昇による不具合が発生している。
　さらに、ゲート電極内のゲート電極材料１１２であるシリコンと金属との界面抵抗は、シリコンの導電性が小さいと上昇するが、シリコンの導電性を確保するためには適切なドーパントの導入が不可欠となる。そこで、ソース・ドレイン注入によりドーパントを導入する方法があるが、近年、トランジスタの性能向上を目的としてソース・ドレイン注入の深さが浅くなっているため、ドーパントが界面まで十分に行き届かない状況となってきている。これを回避するため、領域１００Ｎ及び領域１００Ｐにおけるゲート電極材料１１２に予め同一のドーパントを導入した場合には、ゲート電極内にＰＮ接合が形成されるため問題解決とはならないので、領域１００Ｎ及び領域１００Ｐにおけるゲート電極材料１１２にそれぞれドーパントを導入する必要があり、工程の追加によるコスト増加が懸念されている。
　前記に鑑み、本発明の目的は、メタルゲート電極内に基板面に対して平行な金属とシリコンなどとの境界又はシリサイドとシリコンなどとの境界を含むメタルゲート電極において、トランジスタの接続抵抗が小さく、高速動作時のトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、且つ、低コストな構造を有する半導体装置及びその製造方法を提供することである。
　前記の目的を達成するため、本発明の一側面に係る半導体装置及びその製造方法について、以下にその例示的な構成及び方法を挙げる。
　本発明の一側面の半導体装置は、半導体基板上に形成されたトランジスタを構成する半導体装置であって、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に接して形成された第１の導電膜と、第１の導電膜上に接して形成されたシリコン材料を含む中間層と、第１の導電膜上に接して形成されており、且つ、中間層の側壁に接して形成された第２の導電膜とを備えている。
　本発明の一側面の半導体装置において、中間層上に接して形成された第３の導電膜をさらに備えており、第２の導電膜は、第３の導電膜の側壁にさらに接して形成されていてもよい。
　本発明の一側面の半導体装置において、第３の導電膜は、シリサイド材料又は金属材料からなってもよい。
　この場合、第３の導電膜が、シリサイド材料からなる場合に、第３の導電膜は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでいてもよい。
　本発明の一側面の半導体装置において、中間層は、シリコンを主成分とする材料であって、ポリシリコン、アモルファスシリコン、又はポーラスシリコンからなってもよい。
　この場合、シリコンを主成分とする材料は、ノンドープシリコン膜又はシリコン以外の原子が導入されたドープトシリコン膜であり、ドープトシリコン膜は、Ｐ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）、Ｃ（炭素）、Ｆ（フッ素）、Ｎ（窒素）、Ｏ（酸素）、Ｇｅ（ゲルマニウム）、Ｐｔ（白金）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｔｉ（チタン）、Ｆｅ（鉄）、Ｗ（タングステン）、及び、Ｍｏ（モリブデン）からなる群のうちから選択される少なくとも１つをドーピングした材料からなる膜であってもよい。
　この場合、中間層は、シリコンを主成分とする材料の内部に、半導体基板の主面に垂直な面にＰＮ接合を有するように、Ｐ型キャリア及びＮ型キャリアを含んでいてもよい。
　この場合、中間層は、シリコンを主成分とする材料の内部に、半導体基板の主面に平行な面にＰＮ接合を有するように、Ｐ型キャリア及びＮ型キャリアを含んでいてもよい。
　本発明の一側面の半導体装置において、中間層は、絶縁膜材料であって、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イットリウム酸化膜、アルミ酸化膜、又は、アルミ窒化膜からなってもよい。
　本発明の一側面の半導体装置において、中間層は、シリコンを主成分とする材料と絶縁膜材料との積層膜からなり、シリコンを主成分とする材料は、ポリシリコン、アモルファスシリコン、又はポーラスシリコンからなり、絶縁膜材料は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イットリウム酸化膜、アルミ酸化膜、又は、アルミ窒化膜からなってもよい。
　本発明の一側面の半導体装置において、中間層は、トランジスタを構成するゲート電極のチャネル面に対して応力を印加又は開放する膜であって、シリコン窒化膜、ポーラスシリコン膜、シリサイド膜、ＳｉＧｅ膜、又はＳｉＣ膜からなってもよい。
　本発明の一側面の半導体装置において、中間層は、光を透過する膜であって、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イリジウム酸化膜、又はルテニウム酸化膜からなってもよい。
　本発明の一側面の半導体装置において、第１の導電膜は、トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、又は、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、若しくは炭化物からなる膜であり、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、又はＮｂからなる窒化物は、正規組成を有さないＮの量が少ない膜であってもよい。
　本発明の一側面の半導体装置において、第１の導電膜は、トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、及びＡｕからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、若しくは酸化物からなる膜、ＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、若しくはＮｂＮの正規組成を有する膜からなるＴｉ、Ｔａ、Ｚｒ、Ｈｆ、若しくはＮｂの窒化物、Ｒｕ酸化物からなる膜、又はＩｒ酸化物からなる膜であってもよい。
　本発明の一側面の半導体装置において、第１の導電膜は、トランジスタを構成するゲート電極の内部において、半導体基板の主面に垂直な面で断線していてもよい。
　本発明の一側面の半導体装置において、第２の導電膜は、金属膜からなってもよい。
　この場合、第２の導電膜は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、又は、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、若しくは炭化物からなる膜であり、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、又はＮｂからなる窒化物は、正規組成を有さないＮの量が少ない膜であってもよい。
　この場合、第２の導電膜は、トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、及びＡｕからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、若しくは酸化物からなる膜、ＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、若しくはＮｂＮの正規組成を有する膜からなるＴｉ、Ｔａ、Ｚｒ、Ｈｆ、若しくはＮｂの窒化物、Ｒｕ酸化物からなる膜、又はＩｒ酸化物からなる膜であってもい。
　この場合、第２の導電膜の材料は、第１の導電膜の材料と同じであってもよい。
　この場合、第２の導電膜は、内側導電膜及び外側導電膜の積層膜からなり、内側導電膜は、低抵抗膜であって、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、又はＡｕからなり、外側導電膜は、耐酸化膜であって、ＴｉＮ若しくはＴａＮの窒化物、Ｉｒ酸化物若しくはＲｕ酸化物、Ｐｔ、又はＡｕからなってもよい。
　本発明の一側面の半導体装置において、第２の導電膜は、シリサイド膜からなってもよい。
　この場合、第２の導電膜は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでいてもよい。
　この場合、第２の導電膜は、内側導電膜及び外側導電膜の積層膜からなり、内側導電膜は、低抵抗膜であって、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでおり、外側導電膜は、耐酸化膜であって、ＴｉＮ若しくはＴａＮの窒化物、Ｉｒ酸化物若しくはＲｕ酸化物、Ｐｔ、又はＡｕからなってもよい。
　本発明の一側面の半導体装置において、第２の導電膜は、シリサイド膜からなり、第３の導電膜が、シリサイド材料からなる場合に、第２の導電膜の材料は、第３の導電膜の材料と同じであってもよい。
　上記本発明の一側面によると、メタルゲート電極内に基板面に対して平行な金属とシリコンなどとの境界又はシリサイドとシリコンなどとの境界を含むメタルゲート電極においても、トランジスタの接続抵抗が小さく、高速動作時のトランジスタの遅延又はトランジスタ特性のばらつきなどの特性劣化の懸念がなく、且つ、低コストな構造を有する半導体装置が実現される。
図１（ａ）～（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２（ａ）～（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３（ａ）～（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４（ａ）～（ｄ）は、本発明の第１の実施形態における第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。 図５（ａ）～（ｄ）は、本発明の第１の実施形態における第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。 図６（ａ）～（ｄ）は、本発明の第１の実施形態における第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。 図７（ａ）は、本発明の第１の実施形態における第１変形例に係る半導体装置の製造方法を工程順に示す断面図であり、図７（ｂ）は、図７（ａ）の構造を鳥瞰図である。 図８（ａ）～（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図９（ａ）～（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１０（ａ）～（ｄ）は、本発明の第２の実施形態における変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。 図１１（ａ）～（ｄ）は、本発明の第２の実施形態における変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。 図１２（ａ）及び（ｂ）は、本発明の第２の実施形態における変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。 図１３（ａ）～（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１４（ａ）～（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１５は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１６（ａ）～（ｄ）は、本発明の第１の実施形態及びその変形例（１）、並びに第３の実施形態に係る本変形例（３）に係る半導体装置の製造方法を工程順に示す断面図である。 図１７（ａ）及び（ｂ）は、本発明の第１の実施形態及びその変形例（１）、並びに第３の実施形態に係る本変形例（３）に係る半導体装置の製造方法を工程順に示す断面図である。 図１８（ａ）～（ｄ）は、本発明の第２の実施形態及びその変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。 図１９（ａ）～（ｃ）は、本発明の第２の実施形態及びその変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。 図２０は、本発明のその他の実施形態に係る半導体装置の構造を示す断面図である。 図２１は、本発明のその他の実施形態に係る半導体装置の構造を示す断面図である。 図２２は、本発明のその他の実施形態に係る半導体装置の構造を示す断面図である。 図２３（ａ）～（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。 図２４（ａ）～（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。 図２５（ａ）及び（ｂ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
　以下、本発明の例示的な各実施形態について図面を参照しながら説明する。なお、以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
　（第１の実施形態）
　以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図１（ａ）～（ｄ）、図２（ａ）～（ｄ）及び図３（ａ）～（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、各図における紙面に向かって左側の領域がｎチャネル型ＭＩＳトランジスタが形成される領域１００Ｎであり、紙面に向かって右側の領域がｐチャネル型ＭＩＳトランジスタが形成される領域１００Ｐである。
　まず、図１（ａ）に示すように、半導体基板１０１に対して、ＳＴＩ（Shallow Trench Isolation）による素子分離１０２を形成する。続いて、半導体基板１０１における領域１００Ｎ及び領域１００Ｐにそれぞれ、ウェル形成用イオン注入を実施してｐウェル及びｎウェルを形成した後、トランジスタの閾値を決定するための注入を実施する。続いて、ロジックトランジスタ用、ＳＲＡＭトランジスタ用、及び入出力Ｉ／Ｏトランジスタ用などの各トランジスタ用に、膜厚及び膜質を調整したゲート絶縁膜１０５の作りこみを実施する。ここでは、例としてロジックトランジスタ用のゲート絶縁膜１０５を形成する場合を説明するが、半導体基板１０１の表面に、シリコン酸化膜に比して比誘電率の十分に高い、いわゆる高誘電率膜であるハフニウムシリコン酸化膜（ＨｆＳｉｘＯｙ膜）からなるゲート絶縁膜１０５を形成する。なお、ＨｆＳｉｘＯｙ膜は、ＥＯＴ（シリコン酸化膜換算膜厚）が約２．０nmである。また、半導体基板１０１とゲート絶縁膜１０５との界面には、半導体基板１０１を酸化して形成された１nm程度の極薄膜のシリコン酸化膜が界面層１０６として形成されている。続いて、ゲート絶縁膜１０５の直上に、トランジスタ閾値制御を行うために、例えば膜厚５～２０nm程度のＴｉＮからなる金属膜をゲート電極材料１０７として堆積する。
　次に、図１（ｂ）に示すように、ゲート電極材料１０７の上に、領域１００Ｐのみを開口するレジストパターン１０８を形成した後、該レジストパターン１０８をマスクに用いて、ゲート電極材料１０７に炭素原子をイオン注入することにより、ｐＭＩＳ用金属材料１０９（第１の導電膜）を形成する。続いて、レジストパターン１０８を除去する。
　次に、図１（ｃ）に示すように、半導体基板１０１の全面に、領域１００Ｎのみを開口するレジストパターン１１０を形成した後、該レジストパターン１１０をマスクに用いてゲート電極材料１０７にフッ素原子をイオン注入することにより、ｎＭＩＳ用金属材料１１１（第１の導電膜）を形成する。続いて、レジストパターン１１０を除去する。
　次に、図１（ｄ）に示すように、半導体基板１０１の全面に、例えばノンドープのポリシリコン膜をゲート電極材料１１２として堆積する。
　次に、図２（ａ）に示すように、ゲート電極材料１１２の上に、ゲートレジストパターン１１３を形成する。
　次に、図２（ｂ）に示すように、ゲート電極材料１１２をゲート電極形状に異方性ドライエッチングすると共に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面で当該エッチングをストップさせる。なお、図１（ａ）に示されるゲート電極材料１０７を堆積する工程から図２（ｂ）に示されるゲート電極形状を形成する工程までの間に、適宜熱処理などを加えることにより、半導体基板１０１、界面層１０６、ｐＭＩＳ用金属材料１０９、ｎＭＩＳ用金属材料１１１、ゲート電極材料１１２の膜、及びそれらの界面を安定化させる。
　次に、図２（ｃ）に示すように、ゲートレジストパターン１１３を除去した後に、ＣＶＤ法（Chemical Vapor Deposition）又はＡＬＤ法（Atomic Layer Deposition）を用いて、例えば膜厚５～１０nm程度のＴｉＮ膜をゲート側壁メタル層１２２として、ゲート電極表面（側壁及び上面）、ｐＭＩＳ用金属材料１０９、及びｎＭＩＳ用金属材料１１１の上面に堆積する。このとき、ゲート側壁メタル層１２２の堆積前には、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面の自然酸化物を除去するためにフッ酸又は塩酸などの薬液により洗浄工程が実施される。又は、上記ＴｉＮ膜の堆積前に、連続的にＮＦ３などのハロゲン元素を含むプラズマ処理などのＣＤＴ処理（Chemical Dry Treatment）により、自然酸化膜を除去することも有効である。
　次に、図２（ｄ）に示すように、ゲート側壁メタル層１２２を構成するＴｉＮ膜に対してエッチバックを行うことにより、ＴｉＮ膜をゲート側壁部のみに残存させる一方で、ＴｉＮ膜におけるゲート電極の上面、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に位置する部分を除去する。これにより、ゲート側壁メタル層１２２の底部は、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面と接続される。また、ゲート側壁メタル層１２２の側壁は、ゲート電極材料１１２の側壁と接続された状態となる。また、ゲート電極材料１０７とゲート側壁メタル層１２２とが同一材料である場合には、エッチバック時に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面がエッチングされて若干削れる可能性があるが、ゲート絶縁膜１０５には到達しないように終点検出などを用いてオーバーエッチング量を低減しておくとよい。
　次に、図３（ａ）に示すように、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
　次に、図３（ｂ）に示すように、半導体基板１０１の全面に、ＬＰ－ＣＶＤ（Low Pressure-Chemical Vapor Depositon）法により、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を５～２０nm程度堆積し、異方性ドライエッチングによるエッチバックを行うことにより、ゲート側壁メタル層１２２、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１、ゲート絶縁膜１０５、及び界面層１０６の側壁に、オフセットサイドウォール１１４を形成する。続いて、領域１００Ｎ及び領域１００Ｐのそれぞれに、所望のイオン注入を行うことにより、エクステンション注入層１１５を形成する。
　次に、図３（ｃ）に示すように、半導体基板１０１の全面に、ＬＰ－ＣＶＤ法によるＴＥＯＳ膜又はＳＡ－ＣＶＤ（Sub Atmospheric-Chemical Vapor Depositon）法によるＮＳＧ膜などの酸化膜を５～２０nm程度、サイドウォール下層膜１１６として堆積した後、ＡＬＤ－ＳｉＮ（Atomic Layer Deposition―SiN）膜などの絶縁膜を例えば２０～４０nm程度、サイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。続いて、領域１００Ｎに、注入エネルギー１０～２５ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＡｓ（砒素）のイオン注入、又は、注入エネルギー５～１５ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＰ（燐）のイオン注入を行うと共に、領域１００Ｐに、注入エネルギー１～３ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＢ（ホウ素）のイオン注入を行うことにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。なお、このとき、上記イオン注入は、ゲート電極表面に対しても同時にその注入が行われている（図示はしていない）。続いて、イオン注入で導入した不純物を活性化するため、高温短時間でのランプ加熱又はレーザー加熱により１０００℃以上の活性化熱処理を行う。
　次に、図３（ｄ）に示すように、半導体基板１０１の全面に、スパッタ法を用いて高融点金属であるＮｉ膜を５～２０nm程度堆積し、シリサイド化の熱処理を加える。続いて、シリサイド未反応領域をウェットエッチングにより除去した後、熱処理を適宜行うことにより、半導体基板１０１表面のソース・ドレイン注入層１１９における表面、及びゲート電極材料１１２における表面にそれぞれ、Ｎｉ膜からなるシリサイド層１２１を形成する。なお、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料のＮｉ膜及びゲート側壁メタル層１２２に対してエッチング選択比を有する薬液を用いて、ゲート側壁メタル層１２２のエッチング量を抑制しておく。例えば、高融点金属材料がＮｉ膜からなり、ゲート側壁メタル層１２２がＴｉＮ膜からなる場合には、塩酸などの酸溶液を用いることができる。
　以上のようにして、ゲート側壁メタル層１２２の側壁とゲート電極上のシリサイド層１２１の側壁とが接続されている。そして、領域１００Ｐでは、ゲート絶縁膜１０５上面にある金属電極層であるｐＭＩＳ用金属材料１０９とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。また、領域１００Ｎでは、ゲート絶縁膜１０５上面にある金属電極層であるｎＭＩＳ用金属材料１１１とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。このため、メタルゲート電極内部にメタル層とシリコン層との界面を含む積層構造が存在する場合においても、ゲート電極内のシリコン層の抵抗値、注入分布、又は材料に依存することなく、ゲート絶縁膜上のメタル層までの接続抵抗を小さくすることが可能となる。その結果、高速動作時におけるトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
　－第１の実施形態における変形例（１）－
　以下、本発明の第１の実施形態における変形例（１）に係る半導体装置の製造方法について、図面を参照しながら説明する。
　図４（ａ）～（ｄ）、図５（ａ）～（ｄ）、図６（ａ）～（ｄ）、及び図７（ａ）は、本発明の第１の実施形態における変形例（１）に係る半導体装置の製造方法を工程順に示す断面図である。
　まず、図４（ａ）に示す工程を行う。なお、本工程は、上述の図１（ａ）に示した工程と同様であるから、ここではその説明は繰り返さない。
　次に、図４（ｂ）に示すように、領域１００Ｎのみを開口するレジストパターン１０８を形成した後、該レジストパターン１０８をマスクに用いて、領域１００Ｎにおけるゲート電極材料１０７を塩酸などのウェットエッチングによって除去して、領域１００ＮにｐＭＩＳ用金属材料１０９を形成する。
　次に、図４（ｃ）に示すように、半導体基板１０１の全面に、Ｔｉ金属膜をｎＭＩＳ側電極用金属材料１１１として５～２０nm程度堆積した後、領域１００Ｐのみを開口するレジストパターン１１０を形成する。
　次に、図４（ｄ）に示すように、レジストパターン１１０をマスクに用いて、領域１００Ｐにおける上記Ｔｉ金属膜をゲート電極材料１０７を塩酸などによるウェットエッチングによって除去して、領域１００ＮにｎＭＩＳ用金属材料１１１を形成する。ここでは、ｐＭＩＳ用金属材料１０９がＴｉＮ膜からなり、ｎＭＩＳ用金属材料１１１がＴｉ膜からなるが、塩酸などの酸溶液のｐＨ及び濃度を考慮することにより、Ｔｉ膜のみをウェットエッチングにより除去することが可能である。なお、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１に対するエッチング選択比が低い場合には、ウェットエッチングを行う前に、ｐＭＩＳ用金属材料１０９上面にエッチングカバー膜を別途形成しておくことにより、本工程による形状と同様の形状を容易に形成することが可能となる。
　次に、図５（ａ）に示すように、半導体基板１０１の全面に、ノンドープのポリシリコン膜をゲート電極材料１１２として堆積する。
　次に、図５（ｂ）に示すように、ゲート電極材料１１２の上に、ゲートレジストパターン１１３を形成する。
　次に、図５（ｃ）に示すように、ゲート電極材料１１２をゲート電極形状に異方性ドライエッチングすると共に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面で当該エッチングをストップさせる。なお、図４（ａ）に示されるゲート電極材料１０７を堆積する工程から図５（ｃ）に示されるゲート電極形状を形成する工程までの間に、適宜熱処理などを加えることにより、半導体基板１０１、界面層１０６、ｐＭＩＳ用金属材料１０９、ｎＭＩＳ用金属材料１１１、ゲート電極材料１１２の膜、及びそれらの界面を安定化させる。
　次に、図５（ｄ）に示すように、ゲートレジストパターン１１３を除去した後に、ＣＶＤ法（Chemical Vapor Deposition）又はＡＬＤ法（Atomic Layer Deposition）を用いて、例えば膜厚５～１０nm程度のＴｉＮ膜をゲート側壁メタル層１２２として、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１のゲート電極８側面及び２上面に堆積する。このとき、ゲート側壁メタル層１２２の堆積前には、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面の自然酸化物を除去するためにフッ酸又は塩酸などの薬液により洗浄工程が実施される。又は、上記ＴｉＮ膜の堆積前に、連続的にＮＦ３などのハロゲン元素を含むプラズマ処理などのＣＤＴ処理（Chemical Dry Treatment）により、自然酸化膜を除去することも有効である。
　次に、図６（ａ）に示すように、ゲート側壁メタル層１２２を構成するＴｉＮ膜に対してエッチバックを行うことにより、ＴｉＮ膜をゲート側壁部のみに残存させる一方で、ＴｉＮ膜におけるゲート電極の上面、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に位置する部分を除去する。これにより、ゲート側壁メタル層１２２の底部は、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面と接続される。また、ゲート側壁メタル層１２２の側壁は、ゲート電極材料１１２の側壁と接続された状態となる。また、ゲート電極材料１０７とゲート側壁メタル層１２２とが同一材料である場合には、エッチバック時に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面がエッチングされて若干削れる可能性があるが、ゲート絶縁膜１０５には到達しないように終点検出などを用いてオーバーエッチング量を低減しておくとよい。
　次に、図６（ｂ）に示すように、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
　次に、図６（ｃ）に示すように、半導体基板１０１の全面に、ＬＰ－ＣＶＤ（Low Pressure-Chemical Vapor Depositon）法により、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を５～２０nm程度堆積し、異方性ドライエッチングによるエッチバックを行うことにより、ゲート側壁メタル層１２２、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１、ゲート絶縁膜１０５、及び界面層１０６の側壁に、オフセットサイドウォール１１４を形成する。続いて、領域１００Ｎ及び領域１００Ｐのそれぞれに、所望のイオン注入を行うことにより、エクステンション注入層１１５を形成する。
　次に、図６（ｄ）に示すように、半導体基板１０１の全面に、ＬＰ－ＣＶＤ法によるＴＥＯＳ膜又はＳＡ－ＣＶＤ（Sub Atmospheric-Chemical Vapor Depositon）法によるＮＳＧ膜などの酸化膜を５～２０nm程度、サイドウォール下層膜１１６として堆積した後、ＡＬＤ－ＳｉＮ（Atomic Layer Deposition―SiN）膜などの絶縁膜を例えば２０～４０nm程度、サイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。続いて、領域１００Ｎに、注入エネルギー１０～２５ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＡｓ（砒素）のイオン注入、又は、注入エネルギー５～１５ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＰ（燐）のイオン注入を行うと共に、領域１００Ｐに、注入エネルギー１～３ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＢ（ホウ素）のイオン注入を行うことにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。なお、このとき、上記イオン注入は、ゲート電極表面に対しても同時にその注入が行われている（図示はしていない）。続いて、イオン注入で導入した不純物を活性化するため、高温短時間でのランプ加熱又はレーザー加熱により１０００℃以上の活性化熱処理を行う。
　次に、図７（ａ）に示すように、半導体基板１０１の全面に、スパッタ法を用いて高融点金属であるＮｉ膜を５～２０nm程度堆積し、シリサイド化の熱処理を加える。続いて、シリサイド未反応領域をウェットエッチングにより除去した後、熱処理を適宜行うことにより、半導体基板１０１表面のソース・ドレイン注入層１１９における表面、及びゲート電極材料１１２における表面にそれぞれ、Ｎｉ膜からなるシリサイド層１２１を形成する。なお、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料のＮｉ膜及びゲート側壁メタル層１２２に対してエッチング選択比を有する薬液を用いて、ゲート側壁メタル層１２２のエッチング量を抑制しておく。例えば、高融点金属材料がＮｉ膜からなり、ゲート側壁メタル層１２２がＴｉＮ膜からなる場合には、塩酸などの酸溶液を用いることができる。
　以上のようにして、ゲート側壁メタル層１２２の側壁とゲート電極上のシリサイド層１２１の側壁とが接続されている。そして、領域１００Ｐでは、ゲート絶縁膜１０５上面にある金属電極層であるｐＭＩＳ用金属材料１０９とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。また、領域１００Ｎでは、ゲート絶縁膜１０５上面にある金属電極層であるｎＭＩＳ用金属材料１１１とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。このため、メタルゲート電極内部にメタル層とシリコン層との界面を含む積層構造が存在する場合においても、ゲート電極内のシリコン層の抵抗値、注入分布、又は材料に依存することなく、ゲート絶縁膜上のメタル層までの接続抵抗を小さくすることが可能となる。その結果、高速動作時におけるトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
　また、ここで、図７（ｂ）は、本変形例（１）に係る半導体装置の製造方法によって形成された図７（ａ）におけるゲート電極の鳥瞰図（なお、便宜上、基板及びサイドウォールの図示は省略）を示している。
　図７（ｂ）に示すように、領域１００Ｎと領域１００Ｐとを跨ぐゲート電極について、半導体基板１０１の主面に垂直な面に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の金属が断線していた場合でも、ゲート側壁メタル１２２は、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１と直接接続されている。このため、ゲート電極材料１１２内に、ゲート内垂直ＰＮ接合１３１が存在するような場合、又は、ゲート電極材料１１２が高抵抗である場合などにおいても、電流が流れにくくなったり迂回する必要がなく、特にＣＭＯＳデバイスなどで高速動作時のトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
　（第２の実施形態）
　以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図８（ａ）～（ｄ）及び図９（ａ）～（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、各図における紙面に向かって左側の領域がｎチャネル型ＭＩＳトランジスタが形成される領域１００Ｎであり、紙面に向かって右側の領域がｐチャネル型ＭＩＳトランジスタが形成される領域１００Ｐである。
　まず、上述の図１（ａ）～図２（ａ）に示した工程を行う。なお、これらの工程は、上述の第１の実施形態で説明した工程であるから、ここではその説明は繰り返さない。但し、本実施形態においては、最終的に形成されるゲート電極のゲート長が第１の実施形態におけるゲート電極のゲート長と同様となるように、図２（ａ）で示した工程で形成するレジストパターンの幅を若干大きく形成している例を示しているが、これに限定されるものではない。
　次に、図８（ａ）に示すように、ゲート電極材料１１２をゲート電極形状に異方性ドライエッチングすると共に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面で当該エッチングをストップさせる。なお、同様に、図１（ａ）に示されるゲート電極材料１０７を堆積する工程から図２（ｂ）に示されるゲート電極形状を形成する工程までの間に、適宜熱処理などを加えることにより、半導体基板１０１、界面層１０６、ｐＭＩＳ用金属材料１０９、ｎＭＩＳ用金属材料１１１、ゲート電極材料１１２の膜、及びそれらの界面を安定化させる。
　次に、図８（ｂ）に示すように、ゲートレジストパターン１１３を除去した後に、ＣＶＤ法（Chemical Vapor Deposition）又はＡＬＤ法（Atomic Layer Deposition）を用いて、例えば膜厚５～１０nm程度のＮｉ膜をゲート側壁メタル層１２２として、ゲート電極表面（側面及び上面）、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に堆積する。このとき、ゲート側壁メタル層１２２の堆積前には、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面の自然酸化物を除去するためにフッ酸又は塩酸などの薬液により洗浄工程が実施される。又は、上記Ｎｉ膜の堆積前に、連続的にＮＦ３などのハロゲン元素を含むプラズマ処理などのＣＤＴ処理（Chemical Dry Treatment）により、自然酸化膜を除去することも有効である。
　次に、図８（ｃ）に示すように、ゲート側壁メタル層１２２を構成するＮｉ膜に対してエッチバックを行うことにより、Ｎｉ膜をゲート側壁部のみに残存させる一方で、Ｎｉ膜におけるゲート電極の上面、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に位置する部分を除去する。
　次に、図８（ｄ）に示すように、ゲート側壁メタル層１２２のＮｉ膜にシリサイド化の熱処理を行うことにより、ゲート電極材料１１２であるシリコン材料の側壁に、Ｎｉシリサイド層をゲート側壁シリサイド層１２３として形成する。この際、ゲート側壁メタル層１２２の膜厚、熱処理温度、及び熱処理時間に応じて、ゲート側壁シリサイド層１２３の膜厚を変化させることができる。ここでは、シリサイド化の熱処理により、ゲート側壁メタル層１２２を全て、ゲート側壁シリサイド層１２３として反応させた場合の図面を示している。なお、シリサイド化の熱処理により、ゲート側壁メタル層１２２の一部をゲート側壁シリサイド層１２３として反応させた場合でも、余剰なゲート側壁メタル層１２２を塩酸などの酸溶液などによるウェットエッチングを行うことにより、上記の形状と同様の形状を得ることも可能である。また、シリサイド化の熱処理の温度及び時間は、ゲート側壁メタル層１２２の膜厚又は膜種によって決定されるが、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１が、ゲート電極材料１１２に対してシリサイド化するような材料からなる場合には、その条件によっても決定される。
　これにより、ゲート側壁シリサイド層１２３の底部とｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面とが接続される。また、ゲート側壁シリサイド層１２３の側壁は、ゲート電極材料１１２の側壁と接続された状態となる。
　次に、図９（ａ）に示すように、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
　次に、図９（ｂ）に示すように、半導体基板１０１の全面に、ＬＰ－ＣＶＤ（Low Pressure-Chemical Vapor Depositon）法により、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を５～２０nm程度堆積し、異方性ドライエッチングによるエッチバックを行うことにより、ゲート側壁シリサイド層１２３、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１、ゲート絶縁膜１０５、及び界面層１０６の側壁に、オフセットサイドウォール１１４を形成する。次に、領域１００Ｎ及び領域１００Ｐのそれぞれに、所望のイオン注入を行うことにより、エクステンション注入層１１５を形成する。
　次に、図９（ｃ）に示すように、半導体基板１０１の全面に、ＬＰ－ＣＶＤ法によるＴＥＯＳ膜又はＳＡ－ＣＶＤ（Sub Atmospheric-Chemical Vapor Depositon）法によるＮＳＧ膜などの酸化膜を５～１０nm程度、サイドウォール下層膜１１６として堆積した後、ＡＬＤ－ＳｉＮ（Atomic Layer Deposition―SiN）膜などの絶縁膜を例えば２０～４０nm程度、サイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。続いて、領域１００Ｎに、注入エネルギー１０～２５ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＡｓ（砒素）のイオン注入、又は、注入エネルギー５～１５ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＰ（燐）のイオン注入を行うと共に、領域１００Ｐに、注入エネルギー１～３ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＢ（ホウ素）のイオン注入を行うことにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。なお、このとき、上記イオン注入は、ゲート電極の表面に対しても同時にその注入が行われている（図示はしていない）。続いて、イオン注入で導入した不純物を活性化するため、高温短時間でのランプ加熱又はレーザー加熱により１０００℃以上の活性化熱処理を行う。
　次に、図９（ｄ）に示すように、半導体基板１０１の全面に、スパッタ法を用いて高融点金属であるＮｉ膜を５～２０nm程度堆積し、シリサイド化の熱処理を加える。続いて、シリサイド未反応領域をウェットエッチングにより除去した後、熱処理を適宜行うことにより、半導体基板１０１表面のソース・ドレイン注入層１１９における表面、及びゲート電極材料１１２における表面にそれぞれ、Ｎｉのシリサイド層１２１を形成する。なお、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料のＮｉ膜及びゲート側壁シリサイド層１２３に対してエッチング選択比を有する薬液を用いて、ゲート側壁シリサイド層１２３のエッチング量を抑制しておく。
　以上のようにして、ゲート側壁シリサイド層１２３の側壁とゲート電極上のシリサイド層１２１の側壁とが接続されている。そして、領域１００Ｐでは、ゲート絶縁膜１０５上面にある金属電極層であるｐＭＩＳ用金属材料１０９とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁シリサイド層１２３により物理的に接続されている。また、領域１００Ｎでは、ゲート絶縁膜１０５上面にある金属電極層であるｎＭＩＳ用金属材料１１１とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁シリサイド層１２３により物理的に接続されている。このため、メタルゲート電極内部にメタル層とシリコン層との界面を含む積層構造が存在する場合においても、ゲート電極内のシリコン層の抵抗値、注入分布、又は材料に依存することなく、ゲート絶縁膜上のメタル層までの接続抵抗を小さくすることが可能となる。その結果、高速動作時におけるトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
　－第２の実施形態の変形例（２）－
　以下、本発明の第２の実施形態における変形例（２）に係る半導体装置の製造方法について、図面を参照しながら説明する。
　図１０（ａ）～（ｄ）、図１１（ａ）～（ｄ）、並びに、図１２（ａ）及び（ｂ）は、本発明の第２の実施形態における変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。
　まず、上述の図１（ａ）～（ｄ）に示した工程を行う。なお、これらの工程は、上述の第１の実施形態で説明した工程であるから、ここではその説明は繰り返さない。
　次に、図１０（ａ）に示すように、ノンドープのポリシリコン膜からなるゲート電極材料１１２の上に、エッチングハードマスクとしてゲートハードマスク１２６を５～３０nm程度堆積する。ゲートハードマスク１２６は、酸化膜、窒化膜、又は酸窒化膜、及びそれらの積層膜などの絶縁膜からなり、ゲートエッチング時のハードマスクとして使用されると同時に、後工程でのシリサイド保護膜としても機能する。
　次に、図１０（ｂ）に示すように、ゲート電極材料１１２の上に、ゲートレジストパターン１１３を形成する。なお、本実施形態においては、最終的に形成されるゲート電極のゲート長が第１の実施形態におけるゲート電極のゲート長と同様となるように、図２（ａ）で示した工程で形成するレジストパターンの幅を若干大きく形成している例を示しているが、これに限られるものではない。
　次に、図１０（ｃ）に示すように、ゲートハードマスク１２６及びゲート電極材料１１２をゲート電極形状に異方性ドライエッチングすると共に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面で当該エッチングをストップさせる。なお、同様に、図１（ａ）に示されるゲート電極材料１０７を堆積する工程から図２（ｂ）に示されるゲート電極形状を形成する工程までの間に、適宜熱処理などを加えることにより、半導体基板１０１、界面層１０６、ｐＭＩＳ用金属材料１０９、ｎＭＩＳ用金属材料１１１、ゲート電極材料１１２の膜、及びそれらの界面を安定化させる。
　次に、図１０（ｄ）に示すように、ゲートレジストパターン１１３を除去した後に、ＣＶＤ法（Chemical Vapor Deposition）又はＡＬＤ法（Atomic Layer Deposition）を用いて、例えば膜厚５～１０nm程度のＮｉ膜をゲート側壁メタル層１２２として、ゲートハードマスク１２６の上面及び側壁、ゲート電極側壁、並びに、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に堆積する。このとき、ゲート側壁メタル層１２２の堆積前には、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面の自然酸化物を除去するためにフッ酸又は塩酸などの薬液により洗浄工程が実施される。又は、上記ＴｉＮ膜の堆積前に、連続的にＮＦ３などのハロゲン元素を含むプラズマ処理などのＣＤＴ処理（Chemical Dry Treatment）により、自然酸化膜を除去することも有効である。
　次に、図１１（ａ）に示すように、ゲート側壁メタル層１２２のＮｉ膜にシリサイド化の熱処理を行うことにより、ゲート電極材料１１２であるシリコン材料の側壁にゲート側壁シリサイド層１２３としてＮｉシリサイド層を形成する。この際、ゲート側壁メタル層１２２の膜厚、熱処理温度、及び熱処理時間に応じて、ゲート側壁シリサイド層１２３の膜厚を変化させることができる。ここでは、シリサイド化の熱処理により、ゲート側壁メタル層１２２を全て、ゲート側壁シリサイド層１２３として反応させた場合の図面を示している。なお、ゲート電極の上面はゲートハードマスク１２６によって保護されているため、ゲート電極の上面はシリサイド化されない。
　次に、図１１（ｂ）に示すように、余剰なゲート側壁メタル層１２２を塩酸などの酸溶液などによるウェットエッチングにより除去して、ゲート側壁シリサイド層１２３をゲート側壁のみに残存させる一方、ゲート側壁シリサイド層１２３におけるゲート電極の上面並びにｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に位置する部分は除去する。
　これにより、ゲート側壁シリサイド層１２３の底部とｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面とが接続される。また、ゲート側壁シリサイド層１２３の側壁は、ゲート電極材料１１２の側壁と接続された状態となる。
　次に、図１１（ｃ）に示すように、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
　次に、図１１（ｄ）に示すように、半導体基板１０１の全面に、ＬＰ－ＣＶＤ（Low Pressure-Chemical Vapor Depositon）法により、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を５～２０nm程度堆積し、異方性ドライエッチングによるエッチバックを行うことにより、ゲートハードマスク１２６、ゲート側壁シリサイド層１２３、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１、ゲート絶縁膜１０５、及び界面層１０６の側壁に、オフセットサイドウォール１１４を形成する。続いて、領域１００Ｎ及び領域１００Ｐのそれぞれに、所望のイオン注入を行うことにより、エクステンション注入層１１５を形成する。
　次に、図１２（ａ）に示すように、半導体基板１０１の全面に、ＬＰ－ＣＶＤ法によるＴＥＯＳ膜又はＳＡ－ＣＶＤ（Sub Atmospheric-Chemical Vapor Depositon）法によるＮＳＧ膜などの酸化膜を５～１０nm程度、サイドウォール下層膜１１６として堆積した後、ＡＬＤ－ＳｉＮ（Atomic Layer Deposition―SiN）膜などの絶縁膜を例えば２０～４０nm程度、サイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。続いて、領域１００Ｎに、注入エネルギー１０～２５ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＡｓ（砒素）のイオン注入、又は、注入エネルギー５～１５ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＰ（燐）のイオン注入を行うと共に、領域１００Ｐに、注入エネルギー１～３ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＢ（ホウ素）のイオン注入を行うことにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。なお、このとき、上記イオン注入は、ゲート電極表面に対しても同時にその注入が行われている（図示はしていない）。続いて、イオン注入で導入した不純物を活性化するため、高温短時間でのランプ加熱又はレーザー加熱により１０００℃以上の活性化熱処理を行う。
　次に、図１２（ｂ）に示すように、半導体基板１０１の全面に、スパッタ法を用いて高融点金属であるＮｉ膜を５～２０nm程度堆積し、シリサイド化の熱処理を加える。続いて、シリサイド未反応領域をウェットエッチングにより除去した後、熱処理を適宜行うことにより、半導体基板１０１表面のソース・ドレイン注入層１１９における表面、及びゲート電極材料１１２における表面にそれぞれ、Ｎｉ膜からなるシリサイド層１２１を形成する。なお、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料のＮｉ膜及びゲート側壁シリサイド層１２３に対してエッチング選択比を有する薬液を用いて、ゲート側壁シリサイド層１２３のエッチング量を抑制しておく。
　以上のようにして、ゲート側壁シリサイド層１２３の側壁とゲート電極上のシリサイド層１２１の側壁とが接続されている。そして、領域１００Ｐでは、ゲート絶縁膜１０５上面にある金属電極層であるｐＭＩＳ用金属材料１０９とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁シリサイド層１２３により物理的に接続されている。また、領域１００Ｎでは、ゲート絶縁膜１０５上面にある金属電極層であるｎＭＩＳ用金属材料１１１とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁シリサイド層１２３により物理的に接続されている。このため、メタルゲート電極内部にメタル層とシリコン層との界面を含む積層構造が存在する場合においても、ゲート電極内のシリコン層の抵抗値、注入分布、又は材料に依存することなく、ゲート絶縁膜上のメタル層までの接続抵抗を小さくすることが可能となる。その結果、高速動作時におけるトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
　（第３の実施形態）
　以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図１３（ａ）～（ｄ）、図１４（ａ）～（ｄ）及び図１５は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、各図における紙面に向かって左側の領域がｎチャネル型ＭＩＳトランジスタが形成される領域１００Ｎであり、紙面に向かって右側の領域がｐチャネル型ＭＩＳトランジスタが形成される領域１００Ｐである。
　まず、上述の図１（ａ）～（ｃ）に示した工程を行う。なお、これらの工程は、上述の第１の実施形態で説明した工程であるから、ここではその説明は繰り返さない。
　次に、図１３（ａ）に示すように、図１（ｃ）で形成したレジストパターン１１０を除去した後、半導体基板１０１の全面に、シリコン酸化膜をゲート電極材料１２７として堆積する。続いて、ゲート電極材料１２７の上に、ノンドープのポリシリコン膜を５～２０nm程度、ゲート電極材料１２８として堆積する。
　次に、図１３（ｂ）に示すように、ゲート電極材料１２８の上に、ゲートレジストパターン１１３を形成する。
　次に、図１３（ｃ）に示すように、ゲート電極材料１２８及びゲート電極材料１２７をゲート電極形状に異方性ドライエッチングすると共に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面で当該エッチングをストップさせる。なお、同様に、図１（ａ）に示されるゲート電極材料１０７を堆積する工程から図１３（ｃ）に示されるゲート電極形状を形成する工程までの間に、適宜熱処理などを加えることにより、半導体基板１０１、界面層１０６、ｐＭＩＳ用金属材料１０９、及びｎＭＩＳ用金属材料１１１の界面を安定化させる。
　次に、図１３（ｄ）に示すように、ゲートレジストパターン１１３を除去した後に、ＣＶＤ法（Chemical Vapor Deposition）又はＡＬＤ法（Atomic Layer Deposition）を用いて、例えば膜厚５～１０nm程度のＴｉＮ膜をゲート側壁メタル層１２２として、ゲート電極材料１２８の上面及び側壁、ゲート電極側壁、並びに、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に堆積する。このとき、ゲート側壁メタル層１２２の堆積前には、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面の自然酸化物を除去するためにフッ酸又は塩酸などの薬液により洗浄工程が実施される。又は、上記ＴｉＮ膜の堆積前に、連続的にＮＦ３などのハロゲン元素を含むプラズマ処理などのＣＤＴ処理（Chemical Dry Treatment）により、自然酸化膜を除去することも有効である。
　次に、図１４（ａ）に示すように、ゲート側壁メタル層１２２を構成するＴｉＮ膜に対してエッチバックを行うことにより、ＴｉＮ膜をゲート側壁部のみに残存させる一方で、ＴｉＮ膜におけるゲート電極材料１２８の上面、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に位置する部分を除去する。これにより、ゲート側壁メタル層１２２の底部は、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面と接続される。また、ゲート側壁メタル層１２２の側壁は、ゲート電極材料１１２の側壁と接続された状態となる。また、ゲート電極材料１０７とゲート側壁メタル層１２２とが同一材料である場合には、エッチバック時に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面がエッチングされて若干削れる可能性があるが、ゲート絶縁膜１０５には到達しないように終点検出などを用いてオーバーエッチング量を低減しておくとよい。
　次に、図１４（ｂ）に示すように、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
　次に、図１４（ｃ）に示すように、半導体基板１０１の全面に、ＬＰ－ＣＶＤ（Low Pressure-Chemical Vapor Depositon）法により、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を５～２０nm程度堆積し、異方性ドライエッチングによるエッチバックを行うことにより、ゲート側壁メタル層１２２、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１、ゲート絶縁膜１０５、及び界面層１０６の側壁に、オフセットサイドウォール１１４を形成する。続いて、領域１００Ｎ及び領域１００Ｐのそれぞれに、所望のイオン注入を行うことにより、エクステンション注入層１１５を形成する。
　次に、図１４（ｄ）に示すように、半導体基板１０１の全面に、ＬＰ－ＣＶＤ法によるＴＥＯＳ膜又はＳＡ－ＣＶＤ（Sub Atmospheric-Chemical Vapor Depositon）法によるＮＳＧ膜などの酸化膜を５～２０nm程度、サイドウォール下層膜１１６として堆積した後、ＡＬＤ－ＳｉＮ（Atomic Layer Deposition―SiN）膜などの絶縁膜を例えば２０～４０nm程度、サイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。続いて、領域１００Ｎに、注入エネルギー１０～２５ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＡｓ（砒素）のイオン注入、又は、注入エネルギー５～１５ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＰ（燐）のイオン注入を行うと共に、領域１００Ｐに、注入エネルギー１～３ＫｅＶで１～５×１０１５ａｔｏｍ／ｃｍ２程度にてＢ（ホウ素）のイオン注入を行うことにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。なお、このとき、上記イオン注入は、ゲート電極表面（ゲート電極材料１２８の表面）に対しても同時にその注入が行われている（図示はしていない）。続いて、イオン注入で導入した不純物を活性化するため、高温短時間でのランプ加熱又はレーザー加熱により１０００℃以上の活性化熱処理を行う。
　次に、図１５に示すように、半導体基板１０１の全面に、スパッタ法を用いて高融点金属であるＮｉ膜を５～２０nm程度堆積し、シリサイド化の熱処理を加える。続いて、シリサイド未反応領域をウェットエッチングにより除去した後、熱処理を適宜行うことにより、半導体基板１０１表面のソース・ドレイン注入層１１９における表面、及びゲート電極材料１２８における表面にそれぞれ、Ｎｉ膜からなるシリサイド層１２１を形成する。なお、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料のＮｉ膜及びゲート側壁メタル層１２２に対してエッチング選択比を有する薬液を用いて、ゲート側壁メタル層１２２のエッチング量を抑制しておく。例えば、高融点金属材料がＮｉ膜からなり、ゲート側壁メタル層１２２がＴｉＮ膜からなる場合には、塩酸などの酸溶液を用いることができる。
　以上のようにして、ゲート側壁メタル層１２２の側壁とゲート電極上のシリサイド層１２１の側壁とが接続されている。そして、領域１００Ｐでは、ゲート絶縁膜１０５上面にある金属電極層であるｐＭＩＳ用金属材料１０９とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。また、領域１００Ｎでは、ゲート絶縁膜１０５上面にある金属電極層であるｎＭＩＳ用金属材料１１１とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。このため、メタルゲート電極内部にメタル層とシリコン層との界面を含む積層構造が存在する場合においても、ゲート電極内のシリコン層の抵抗値、注入分布、又は材料に依存することなく、ゲート絶縁膜上のメタル層までの接続抵抗を小さくすることが可能となる。その結果、高速動作時におけるトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
　－第１の実施形態及びその変形例、並びに第３の実施形態に係る変形例（３）－
　本変形例（３）に係る半導体装置は、図１７（ｂ）に示す構成を有しており、具体的には、上述した図３（ｄ）、図７（ａ）及び図１５にそれぞれ示した第１の実施形態及びその変形例（１）、並びに第３の実施形態の半導体装置におけるゲート側壁メタル層１２２を、内側から順に内側ゲート側壁メタル層１２２（内側導電膜）及び外側ゲート側壁メタル層１２４（外側導電膜）からなる積層構造として設けている点に特徴を有している。
　図１６（ａ）～（ｄ）並びに図１７（ａ）及び（ｂ）は、本変形例（３）に係る半導体装置の製造方法を工程順に示しており、ここでは、上述した第１の実施形態に係る半導体装置の製造方法に本変形例（３）を適用した図を示している。
　まず、上述した図１（ａ）～図２（ａ）に示す工程を行った後に、図１６（ａ）に示すように、半導体基板１０１の全面に、ゲート電極材料１１２を覆うように、内側ゲート側壁メタル層１２２及び外側ゲート側壁メタル層１２４をこの順に形成する。なお、その後の工程は、図１６（ｂ）～（ｄ）並びに図１７（ａ）及び（ｂ）に示す通りであって、具体的な工程は、上述した図２（ｄ）～図３（ｄ）に示した工程と同様である。
　このように積層構造を設けることにより、内側ゲート側壁メタル層１２２として例えばＴａ膜からなる低抵抗膜を選択すると共に、外側ゲート側壁メタル層１２４として例えばＴｉＮ膜からなる酸化防止膜を選択することで、ゲート電極上面のメタル層とゲート電極下面のメタル層の接続を、より低抵抗で且つ安定化することが可能である。
　また、ここでは、本変形例（３）を第１の実施形態に適用した場合を例に説明したが、第１の実施形態の変形例（１）及び第３の実施形態にも適用することができる。つまり、第１の実施形態の変形例（１）の場合であれば、上述した図５（ｄ）において積層構造のメタル層を形成し、その後、図６（ａ）～図７（ａ）までの工程を同様に行えばよい。また、第３の実施形態の場合であれば、上述した図１３（ｄ）において積層構造のメタル層を形成し、その後、図１４（ａ）～図２０までの工程を同様に行えばよい。
　－第２の実施形態及びその変形例に係る変形例（４）－
　本変形例（４）に係る半導体装置は、図１９（ｃ）に示す構成を有しており、具体的には、上述した図９（ｄ）及び図１２（ｂ）にそれぞれ示した第２の実施形態及びその変形例（２）の半導体装置におけるゲート側壁シリサイド層１２３を、内側から順に内側ゲート側壁シリサイド層１２３（内側導電膜）及び外側ゲート側壁メタル層１２４（外側導電膜）からなる構造として設けている点に特徴を有している。
　図１８（ａ）～（ｄ）及び図１９（ａ）～（ｃ）は、本変形例（４）に係る半導体装置の製造方法を工程順に示しており、ここでは、上述した第２の実施形態に係る半導体装置の製造方法に本変形例（４）を適用した図を示している。
　まず、上述した図１（ａ）～図２（ａ）に示す工程及び図８（ａ）に示す工程を行った後に、図１８（ａ）に示すように、半導体基板１０１の全面に、ゲート電極材料１１２を覆うように、内側ゲート側壁メタル層１２２及び外側ゲート側壁メタル層１２４をこの順に形成する。続いて、図１８（ｂ）に示す工程を上述した図８（ｃ）に示す工程と同様に行った後、図１８（ｃ）に示すように、内側ゲート側壁メタル層１２２をシリサイド化して内側ゲート側壁シリサイド層１２３とする。なお、その後の工程は、図１８（ｄ）～図１９（ｃ）に示す通りであって、具体的な工程は、上述した図８（ｄ）～図９（ｄ）に示した工程と同様である。
　このように積層構造を設けることにより、内側ゲート側壁メタル層として例えばＮｉ膜、内側ゲート側壁シリサイド層１２３として例えばＮｉシリサイド層からなる低抵抗膜を選択すると共に、外側ゲート側壁メタル層１２４として例えばＴｉＮ膜からなる酸化防止膜を選択することで、ゲート電極上面のメタル層とゲート電極下面のメタル層の接続を、より低抵抗で且つ安定化することが可能である。
　また、ここでは、本変形例（４）を第２の実施形態に適用した場合を例に説明したが、第２の実施形態の変形例（２）にも適用することができる。つまり、第２の実施形態の変形例（２）の場合であれば、上述した図１０（ｄ）において積層構造のメタル層を形成し、その後、図１１（ａ）～図１２（ｂ）までの工程を同様に行えばよい。
　なお、以上の第１～第３の実施形態及び変形例（１）～（４）において、サイドウォール膜であるサイドウォール上層膜１１７を除去した構造であって、且つ、応力を印加又は緩和するストレッサー膜としてコンタクトライナー膜１２９を備えた構造を設けることもできる。このようにすると、トランジスタゲートのチャネルに応力を印加又は緩和することにより、トランジスタの駆動電流を向上させることができる。
　例えば、図２０は、上述した第１の実施形態に本構造を適用した場合の断面図を示している。コンタクトライナー膜１２９は、例えばシリコン窒化膜によって形成され得る。本構造によると、第１の実施形態の特徴部分によるゲート電極内部の低抵抗化に加えて、トランジスタのゲート電極のチャネル面に応力を印加することで得られるトランジスタの駆動能力の向上を得ることができるため、特に高速動作を行うデバイス構造が実現される。なお、その他の実施形態及び変形例に適用した場合であっても同様の効果を得られることは言うまでもない。また、コンタクトライナー膜１２９として、トランジスタを構成するゲート電極のチャネル面に対して応力を印加又は開放する膜であって、シリコン窒化膜を用いることができる。
　なお、以上の第１～第３の実施形態及び変形例（１）～（４）において、活性化されたソース・ドレイン注入層１１９の一部をストレス印加層１３０とした構造を設けることもできる。このようにすると、トランジスタゲートのチャネルに応力を印加することにより、トランジスタの駆動電流を向上させることができる。
　例えば、図２１は、上述した第１の実施形態に本構造を適用した場合の断面図を示している。図２１に示す例では、領域１００Ｐのｐウェル領域にストレス印加層１３０を形成しており、ストレス印加層１３０は、例えばＳｉＧｅによって形成され得る。また、図示していないが、領域１００Ｎのｎウェル領域にストレス印加層１３０を形成する場合には、ストレス印加層１３０は、例えばＳｉＣによって形成され得る。本構造によると、第１の実施形態の特徴部分によるゲート電極内部の低抵抗化に加えて、チャネルに応力を印加することで得られるトランジスタの駆動能力の向上を得ることができるため、特に高速動作を行うデバイス構造が実現される。なお、その他の実施形態及び変形例に適用した場合であっても同様の効果を得られることは言うまでもない。
　なお、以上の第１～第３の実施形態及び変形例（１）～（４）において、界面層１０６として、半導体基板１０１を酸化したシリコン酸化膜に代えて、シリコン酸化膜を窒化したＳｉＯＮ膜、半導体基板１０１を酸化したシリコン酸化膜、又は、ＳｉＯＮとＡＬＤ－ＳｉＮとの積層膜を用いることもできる。
　また、ゲート絶縁膜１０５の材料又は膜厚は、上述の例に限られるものではない。即ち、ゲート絶縁膜として、例えば、ＨｆＯ２膜、ＨｆＳｉｘＯｙ膜、若しくはＨｆＡｌｘＯｙ膜などのHigh-k膜、ＳｉＯ２膜、及び、これらに窒素を添加した膜からなる群のうちから選択されるいずれか１つの膜からなる単層膜、又は、これらの群のうちから選択される少なくとも１つの膜を含んでなる積層膜を用いることもできる。また、ゲート絶縁膜１０５の膜厚は、ゲート長、ＥＯＴの許容値、及びリーク電流の許容値などを考慮して適宜決定すればよい。
　なお、以上の第１～第３の実施形態及び変形例（１）～（４）において、ゲート絶縁膜１０５及び界面層１０６の除去工程として、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後としたが、下記オフセットサイドウォール１１４のエッチバックと同時にエッチングしてもよい。この場合には、図示しないが、ゲート絶縁膜１０５とその下層の界面層１０６はｐＭＩＳ用金属材料１０９、ｎＭＩＳ用金属材料１１１およびオフセットサイドウォール１１４の下に連続して備わっていることとなる。
　なお、以上の第１～第３の実施形態及び変形例（１）～（４）において、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を単一のゲート電極材料１０７に炭素又はフッ素をイオン注入して形成したが、それぞれ別々の金属材料をエッチング加工することで形成してもよい。また、窒素又は酸素などのその他の元素を注入してもよく、仕事関数に応じて適宜選定され得る。注入濃度及び金属種にもよるが、窒素は主にｎＭＩＳトランジスタの形成に有効であり、酸素は主にｐＭＩＳトランジスタの形成にとって有効である。
　なお、以上の第１～第３の実施形態及び変形例（１）～（４）において、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１をそれぞれ別々の金属材料をエッチング加工して形成する場合には、ｎＭＩＳ用金属材料１１１は領域１００Ｎのトランジスタの閾値電圧を低くするために、ｎ＋ＰｏｌｙＳｉの仕事関数に近いものを選択すればよい。例えば、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷからなる群のうちから選択される少なくとも１の金属よりなる金属膜が考えられる。また、仕事関数がこれに近いもので、導電性を有するものであれば、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、酸化物、又は、その他の化合物からなる膜であってもよい。但し、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、又はＮｂの窒化物は、正規の組成でなく、Ｎの量が少ない場合に、ｎＭＩＳ用金属材料１１１として好適である。
　また、ｐＭＩＳ用金属材料１０９はｐチャネル領域１０４のトランジスタの閾値電圧を低くするために、ｎ＋ＰｏｌｙＳｉの仕事関数に近いものを選択すればよい。このような膜としては、例えば、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕ、及びＡｌからなる群のうちから選択される少なくとも１つの金属よりなる金属膜が考えられる。また、仕事関数がこれに近いもので、導電性を有するものであれば、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、酸化物、又は、その他の化合物からなる膜であってもよい。また、ＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、若しくはＮｂＮの正規組成を有する膜からなるＴｉ、Ｔａ、Ｚｒ、Ｈｆ、若しくはＮｂの窒化物、Ｒｕ酸化物からなる膜、又はＩｒ酸化物からなる膜であってもよい。また、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の形成方法としては、ＬＰ－ＣＶＤ法、スパッタ法、又はＡＬＤ（Atomic Layer Deposition）などが選択できる。
　なお、以上の第１～第３の実施形態及び変形例（１）～（４）において、ゲート電極材料１１２及びゲート電極材料１２８は、ノンドープポリシリコン以外にも、Ｐ（燐）をドーピングしたポリシリコンを用いることも可能である。この場合、Ｎ型不純物のＰ（燐）をドーピングしたポリシリコン内部にソード・ドレイン注入により、領域１００Ｐのゲート電極にはＰ型不純物のＢ（ホウ素）が注入される。このため、図２２に示すように、半導体基板１０１の主面に平行な面に、ゲート内水平ＰＮ接合１２５が形成される。ゲート内水平ＰＮ接合１２５は、一般に高抵抗であるため、ゲート信号遅延が懸念されるが、上述した各実施形態及び各変形例ではゲート側壁メタル層１２２が形成されているため、ゲート内水平ＰＮ接合１２５の存在した場合でも、ゲート絶縁膜１０５の上面にある金属電極層であるｎＭＩＳ用金属材料１１１及びｐＭＩＳ用金属材料１０９とゲート電極の上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２によって物理的に接続されいる。このため、メタルゲート電極内部にゲート電極上面のメタル層とゲート電極下面のメタル層との間にＰＮ接合が存在した場合でも、ゲート電極内の注入分布又は材料に依存することなく、ゲート絶縁膜上のメタルまでの接続抵抗を小さくすることが可能である。その結果、高速動作時のトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造の高性能デバイスが実現可能となる。
　従来では、ゲート電極材料１１２が、ノンドープポリシリコンである場合、又は、予めドーパントを導入したポリシリコンである場合に、ゲート内にゲート電極材料１１２の高抵抗層であるノンドープ層又はゲート内水平ＰＮ接合１２５を形成しないようにソース・ドレイン注入深さを深くする必要がある。このため、従来ではショートチャネル効果によるトランジスタの特性劣化が避けられない。しかし、上述した各実施形態及び各変形例では、ゲート電極材料１１２のノンドープ層又はゲート内水平ＰＮ接合１２５の形成に依存することなく、ソース・ドレイン注入深さを独立に設定することができるため、トランジスタの特性劣化がなく、トランジスタの高速動作が実現可能である。
　したがって、ゲート電極材料１１２の材料として、あらゆるシリコン材料を選択することが可能となるため、アモルファスＳｉ、又は、ノンドープポリシリコンにイオン注入及び熱拡散及びシリコンとの反応を用いてＰ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）、Ｃ（炭素）、Ｆ（フッ素）、Ｎ（窒素）、Ｏ（酸素）、若しくはＧｅ（ゲルマニウム）、Ｐｔ（白金）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｔｉ（チタン）、Ｆｅ（鉄）、Ｗ（タングステン）、又は、Ｍｏ（モリブデン）などをドーピングしたＳｉを含有する電極材料を用いることもできる。又は、Ｇｅ（ゲルマニウム）をドーピングしたＳｉＧｅなどのＳｉを含有した電極材料を用いることもでき、加工性又はシリサイド反応などの観点で適宜決定すればよい。形成方法として、ＬＰ－ＣＶＤ法、スパッタ法、若しくはＡＬＤ法などの成膜方法、又は塗布系シリコン材料による塗布法を用いることもでき、カーボン若しくは金属をドーピングしたシリコン材料、又はポーラスシリコンなども選択することができる。
　なお、上述した第３の実施形態において、ゲート電極材料１２７として、シリコン酸化膜以外にも、シリコン窒化膜又はシリコン酸窒化膜などの絶縁膜など、ゲート電極の加工の容易性を考慮し選択することができる。また、ゲート電極内部にストレス膜を導入することもできる。ストレス膜として、シリコン窒化膜、炭化シリコン膜、ポーラスシリコン膜、シリサイド膜、又はＳｉＣ膜などを選択することができる。その他、ゲート電極材料１２７を構成する絶縁膜として、イットリウム酸化膜、アルミ酸化膜、又はアルミ窒化膜を用いることができる。
　また、ゲート電極材料１２７として、ポリシリコン膜のような光を透過しない膜ではなく、導電性のあるＩｒ酸化膜又はＲｕ酸化膜などの光を透過する膜を用いることができ、上述のように、絶縁膜である上記のシリコン酸化膜以外にも、シリコン窒化膜、シリコン酸窒化膜、イリジウム酸化膜、又はルテニウム酸化膜も選択することができるため、上述した第３の実施形態は、特に光を電気に変換する素子などへの適用に特に有用である。また、ゲート電極材料１２７の外周は全て、光を透過しない金属膜によって覆われているため、ゲート電極の一部に光を通すように、金属膜を開口をすることにより、光導波路としても有用な構造となり得る。
　このように、ゲート電極材料１２７を構成する絶縁膜材料として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イットリウム酸化膜、アルミ酸化膜、又は、アルミ窒化膜を用いることができる。
　なお、上述した第２の実施形態の変形例（２）において、ゲートハードマスク１２６は、シリコン酸化膜以外にも、シリコン窒化膜又はシリコン酸窒化膜などの絶縁膜など、ゲート電極の加工の容易性を考慮して選択することができる。また、ゲートハードマスク１２６の適用は、第２の実施形態の変形例（２）の場合に限定されるものではなく、上述した第１の実施形態及び第３の実施形態においても適宜適用することができる。
　なお、上述した第１の実施形態、その変形例（１）、及び第３の実施形態において、ゲート側壁メタル層１２２は、導電性を確保できる材料として、上述したｎＭＩＳ用金属材料１１１及びｐＭＩＳ用金属材料１０９の材料と同じ金属を選択することができる。また、ゲート側壁メタル層１２２の形成方法も、上述したｎＭＩＳ用金属材料１１１及びｐＭＩＳ用金属材料１０９の形成方法と同様であって、ＬＰ－ＣＶＤ法又はＡＬＤ法などによってゲート側壁に成膜し易い方法を選択できる。
　なお、上述した変形例（３）及び（４）における図１７（ｂ）及び図１９（ｃ）において、ゲート側壁メタル層１２４は、耐酸化性が確保できる材料として、例えば、ＴｉＮ、ＴａＮ、Ｐｔ、Ａｇ、又はＡｕなどの金属膜が考えられる。また、酸化物又はその他の化合物からなる膜であってもよく、金属酸化物としては、Ｒｕ酸化物又はＩｒ酸化物などが考えられる。この場合のゲート側壁シリサイド層１２３は、低抵抗膜であって、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでいる。
　なお、上述した第２の実施形態及び第２の実施形態の変形例（２）において、ゲート側壁シリサイド層１２３は、Ｎｉシリサイドからなる場合について説明したが、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、Ｍｏ、若しくはそれらの金属合金又は積層金属によるシリサイドを用いても特に問題はない。
　なお、以上の第１～第３の実施形態及び変形例（１）～（４）において、オフセットサイドウォール１１４はＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜からなる場合について説明したが、ゲート電極又は半導体基板１０１の酸化などを抑制するために、低温で成膜可能なＳＡ－ＣＶＤによるＮＳＧ、低温ＬＰ－ＴＥＯＳ、低温ＡＬＤ－ＳｉＮ膜、又は、低温ＳｉＣ若しくはＳｉＯＮなどを用いることが可能である。特に酸素を含有しない膜を用いることにより、ゲート電極又は半導体基板１０１の酸化抑制に効果的である。
　なお、以上の第１～第３の実施形態及び変形例（１）～（４）において、シリサイド層１２１はＮｉシリサイドからなる場合について説明したが、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、Ｍｏ若しくはそれらの金属合金又は積層金属によるシリサイドを用いても特に問題はない。また、この場合、シリサイド層１２１は、ゲート側壁シリサイド層１２３と同じ材料とすることもできる。
　なお、第１の実施形態、その変形例（１）及び第３の実施形態において、シリサイド層１２１を形成するための高融点金属材料はＮｉからなり、ゲート電極メタル層１２２はＴｉＮからなる組み合わせの場合について説明したが、その他の組み合わせを用いる場合であっても、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料及びゲート側壁シリサイド層１２３に対してエッチング選択比を有する薬液を用いて、ゲート電極メタル層１２２のエッチング量を抑制しておく。例えば、高融点金属材料がＣｏ、Ｔｉ、又はＷなどからなり、ゲート側壁シリサイド層１２３がＴｉＮ膜からなる組み合わせの場合には、塩酸などの酸溶液を用いることができる。
　以上説明したように、本発明は、ｎチャネルトランジスタ及びｐチャネルトランジスタが同一チップ内に存在するＣＭＯＳデバイスのロジック素子又はＳＲＡＭなどのメモリ素子を有する半導体装置にとって有用である。
１００Ｎ　ｎチャネル型ＭＩＳトランジスタが形成される領域
１００Ｐ　ｐチャネル型ＭＩＳトランジスタが形成される領域
１０１　半導体基板
１０２　素子分離
１０３　ｎチャネル領域
１０４　ｐチャネル領域
１０５　ゲート絶縁膜
１０６　界面層
１０７　第１ゲート電極材料
１０８　レジスト
１０９　ｐＭＩＳ用金属材料
１１０　レジスト
１１１　ｎＭＩＳ用金属材料
１１２　第２ゲート電極材料
１１３　ゲートレジストパターン
１１４　オフセットサイドウォール
１１５　エクステンション注入層
１１６　サイドウォール下層膜
１１７　サイドウォール上層膜
１１８　サイドウォール
１１９　ソース・ドレイン注入層
１２１　シリサイド層
１２２　第１ゲート側壁メタル層
１２３　第１ゲート側壁シリサイド層
１２４　第２ゲート側壁メタル層
１２５　ゲート内水平ＰＮ接合
１２６　ゲートハードマスク
１２７　第３ゲート電極材料
１２８　第４ゲート電極材料
１２９　コンタクトライナー膜
１３０　ストレス印加層
１３１　ゲート内垂直ＰＮ接合

Claims (24)

  1. 　半導体基板上に形成されたトランジスタを構成する半導体装置であって、
    　前記半導体基板上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に接して形成された第１の導電膜と、
    　前記第１の導電膜上に接して形成されたシリコン材料を含む中間層と、
    　前記第１の導電膜上に接して形成されており、且つ、前記中間層の側壁に接して形成された第２の導電膜とを備えている、ことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記中間層上に接して形成された第３の導電膜をさらに備えており、
    　前記第２の導電膜は、前記第３の導電膜の側壁にさらに接して形成されている、ことを特徴とする半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記第３の導電膜は、シリサイド材料又は金属材料からなる、ことを特徴とする半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記第３の導電膜が、前記シリサイド材料からなる場合に、
    　前記第３の導電膜は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでいる、ことを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記中間層は、シリコンを主成分とする材料であって、ポリシリコン、アモルファスシリコン、又はポーラスシリコンからなる、ことを特徴とする半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記シリコンを主成分とする材料は、ノンドープシリコン膜又はシリコン以外の原子が導入されたドープトシリコン膜であり、
    　前記ドープトシリコン膜は、Ｐ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）、Ｃ（炭素）、Ｆ（フッ素）、Ｎ（窒素）、Ｏ（酸素）、Ｇｅ（ゲルマニウム）、Ｐｔ（白金）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｔｉ（チタン）、Ｆｅ（鉄）、Ｗ（タングステン）、及び、Ｍｏ（モリブデン）からなる群のうちから選択される少なくとも１つをドーピングした材料からなる膜である、ことを特徴とする半導体装置。
  7. 　請求項５に記載の半導体装置において、
    　前記中間層は、前記シリコンを主成分とする材料の内部に、前記半導体基板の主面に垂直な面にＰＮ接合を有するように、Ｐ型キャリア及びＮ型キャリアを含んでいる、ことを特徴とする半導体装置。
  8. 　請求項５に記載の半導体装置において、
    　前記中間層は、前記シリコンを主成分とする材料の内部に、前記半導体基板の主面に平行な面にＰＮ接合を有するように、Ｐ型キャリア及びＮ型キャリアを含んでいる、ことを特徴とする半導体装置。
  9. 　請求項１に記載の半導体装置において、
    　前記中間層は、絶縁膜材料であって、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イットリウム酸化膜、アルミ酸化膜、又は、アルミ窒化膜からなる、ことを特徴とする半導体装置。
  10. 　請求項１に記載の半導体装置において、
    　前記中間層は、シリコンを主成分とする材料と絶縁膜材料との積層膜からなり、
    　前記シリコンを主成分とする材料は、ポリシリコン、アモルファスシリコン、又はポーラスシリコンからなり、
    　前記絶縁膜材料は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イットリウム酸化膜、アルミ酸化膜、又は、アルミ窒化膜からなる、ことを特徴とする半導体装置。
  11. 　請求項１に記載の半導体装置において、
    　前記中間層は、前記トランジスタを構成するゲート電極のチャネル面に対して応力を印加又は開放する膜であって、シリコン窒化膜、ポーラスシリコン膜、シリサイド膜、ＳｉＧｅ膜、又はＳｉＣ膜からなる、ことを特徴とする半導体装置。
  12. 　請求項１に記載の半導体装置において、
    　前記中間層は、光を透過する膜であって、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イリジウム酸化膜、又はルテニウム酸化膜からなる、ことを特徴とする半導体装置。
  13. 　請求項１に記載の半導体装置において、
    　前記第１の導電膜は、前記トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、又は、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、若しくは炭化物からなる膜であり、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、又はＮｂからなる前記窒化物は、正規組成を有さないＮの量が少ない膜である、ことを特徴とする半導体装置。
  14. 　請求項１に記載の半導体装置において、
    　前記第１の導電膜は、前記トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、及びＡｕからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、若しくは酸化物からなる膜、ＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、若しくはＮｂＮの正規組成を有する膜からなるＴｉ、Ｔａ、Ｚｒ、Ｈｆ、若しくはＮｂの窒化物、Ｒｕ酸化物からなる膜、又はＩｒ酸化物からなる膜である、ことを特徴とする半導体装置。
  15. 　請求項１に記載の半導体装置において、
    　前記第１の導電膜は、前記トランジスタを構成するゲート電極の内部において、前記半導体基板の主面に垂直な面で断線している、ことを特徴とする半導体装置。
  16. 　請求項１に記載の半導体装置において、
    　前記第２の導電膜は、金属膜からなる、ことを特徴とする半導体装置。
  17. 　請求項１６に記載の半導体装置において、
    　前記第２の導電膜は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、又は、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、若しくは炭化物からなる膜であり、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、又はＮｂからなる前記窒化物は、正規組成を有さないＮの量が少ない膜である、ことを特徴とする半導体装置。
  18. 　請求項１６に記載の半導体装置において、
    　前記第２の導電膜は、前記トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、及びＡｕからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、若しくは酸化物からなる膜、ＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、若しくはＮｂＮの正規組成を有する膜からなるＴｉ、Ｔａ、Ｚｒ、Ｈｆ、若しくはＮｂの窒化物、Ｒｕ酸化物からなる膜、又はＩｒ酸化物からなる膜である、ことを特徴とする半導体装置。
  19. 　請求項１６に記載の半導体装置において、
    　前記第２の導電膜の材料は、前記第１の導電膜の材料と同じである、ことを特徴とする半導体装置。
  20. 　請求項１６に記載の半導体装置において、
    　前記第２の導電膜は、内側導電膜及び外側導電膜の積層膜からなり、
    　前記内側導電膜は、低抵抗膜であって、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、又はＡｕからなり、
    　前記外側導電膜は、耐酸化膜であって、ＴｉＮ若しくはＴａＮの窒化物、Ｉｒ酸化物若しくはＲｕ酸化物、Ｐｔ、又はＡｕからなる、ことを特徴とする半導体装置。
  21. 　請求項１に記載の半導体装置において、
    　前記第２の導電膜は、シリサイド膜からなる、ことを特徴とする半導体装置。
  22. 　請求項２１に記載の半導体装置において、
    　前記第２の導電膜は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでいる、ことを特徴とする半導体装置。
  23. 　請求項２１に記載の半導体装置において、
    　前記第２の導電膜は、内側導電膜及び外側導電膜の積層膜からなり、
    　前記内側導電膜は、低抵抗膜であって、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでおり、
    　前記外側導電膜は、耐酸化膜であって、ＴｉＮ若しくはＴａＮの窒化物、Ｉｒ酸化物若しくはＲｕ酸化物、Ｐｔ、又はＡｕからなる、ことを特徴とする半導体装置。
  24. 　請求項３に記載の半導体装置において、
    　前記第２の導電膜は、シリサイド膜からなり、
    　前記第３の導電膜が、前記シリサイド材料からなる場合に、
    　前記第２の導電膜の材料は、前記第３の導電膜の材料と同じである、ことを特徴とする半導体装置。
PCT/JP2010/005438 2010-02-24 2010-09-03 半導体装置 WO2011104782A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/589,762 US8994125B2 (en) 2010-02-24 2012-08-20 Semiconductor device including a field effect transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-038843 2010-02-24
JP2010038843A JP5559567B2 (ja) 2010-02-24 2010-02-24 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/589,762 Continuation US8994125B2 (en) 2010-02-24 2012-08-20 Semiconductor device including a field effect transistor

Publications (1)

Publication Number Publication Date
WO2011104782A1 true WO2011104782A1 (ja) 2011-09-01

Family

ID=44506231

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/005438 WO2011104782A1 (ja) 2010-02-24 2010-09-03 半導体装置

Country Status (3)

Country Link
US (1) US8994125B2 (ja)
JP (1) JP5559567B2 (ja)
WO (1) WO2011104782A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8847302B2 (en) * 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US10256247B1 (en) 2018-02-08 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478685B2 (en) * 2014-06-23 2016-10-25 Zena Technologies, Inc. Vertical pillar structured infrared detector and fabrication method for the same
US8962386B2 (en) 2011-11-25 2015-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102072244B1 (ko) 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9786597B2 (en) * 2013-03-11 2017-10-10 International Business Machines Corporation Self-aligned pitch split for unidirectional metal wiring
JP2015041674A (ja) 2013-08-21 2015-03-02 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
EP3832710B1 (en) * 2013-09-27 2024-01-10 INTEL Corporation Non-planar i/o and logic semiconductor devices having different workfunction on common substrate
US10833175B2 (en) 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9671557B1 (en) * 2016-03-04 2017-06-06 Inphi Corporation Vertical integration of hybrid waveguide with controlled interlayer thickness

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60115265A (ja) * 1983-11-28 1985-06-21 Nec Corp 半導体装置及びその製造方法
JPH02304979A (ja) * 1989-05-19 1990-12-18 Fujitsu Ltd 半導体装置及びその製造方法
JPH05243564A (ja) * 1992-02-28 1993-09-21 Sharp Corp Ｍｏｓトランジスタ及びその製造方法
JPH0837239A (ja) * 1994-07-25 1996-02-06 Ricoh Co Ltd 半導体装置および半導体装置の製造方法
JPH08508851A (ja) * 1992-12-11 1996-09-17 インテル・コーポレーション 複合ゲート電極を有するｍｏｓトランジスタ及びその製造方法
JPH08340104A (ja) * 1995-06-12 1996-12-24 Sony Corp Ｍｉｓ型トランジスタおよびその製造方法
JP2003179056A (ja) * 2001-12-11 2003-06-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2008288465A (ja) * 2007-05-18 2008-11-27 Panasonic Corp 半導体装置及びその製造方法
JP2010021363A (ja) * 2008-07-10 2010-01-28 Fujitsu Microelectronics Ltd 半導体装置、及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4716131A (en) * 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
JPH10173179A (ja) * 1996-12-11 1998-06-26 Toshiba Corp 半導体装置及び半導体装置の製造方法
US5962904A (en) * 1997-09-16 1999-10-05 Micron Technology, Inc. Gate electrode stack with diffusion barrier
US5966597A (en) * 1998-01-06 1999-10-12 Altera Corporation Method of forming low resistance gate electrodes
US6187657B1 (en) * 1999-03-24 2001-02-13 Advanced Micro Devices, Inc. Dual material gate MOSFET technique
US6630721B1 (en) * 2000-05-16 2003-10-07 Advanced Micro Devices, Inc. Polysilicon sidewall with silicide formation to produce high performance MOSFETS
US6909145B2 (en) * 2002-09-23 2005-06-21 International Business Machines Corporation Metal spacer gate for CMOS FET
US6841826B2 (en) * 2003-01-15 2005-01-11 International Business Machines Corporation Low-GIDL MOSFET structure and method for fabrication
US7056794B2 (en) * 2004-01-09 2006-06-06 International Business Machines Corporation FET gate structure with metal gate electrode and silicide contact
US7514310B2 (en) 2004-12-01 2009-04-07 Samsung Electronics Co., Ltd. Dual work function metal gate structure and related method of manufacture
US7745887B2 (en) 2005-02-22 2010-06-29 Samsung Electronics Co., Ltd. Dual work function metal gate structure and related method of manufacture
JP2008016538A (ja) 2006-07-04 2008-01-24 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
JP2008177316A (ja) * 2007-01-18 2008-07-31 Toshiba Corp 半導体装置およびその製造方法
US8536660B2 (en) * 2008-03-12 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates of MOS devices
DE102008053955B4 (de) * 2008-10-31 2010-10-21 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements als Transistor mit Verbesserung der Verspannungsübertragung durch eine späte Gaterekristallisierung und Transistor
KR20100087256A (ko) * 2009-01-26 2010-08-04 인터내셔널 비지네스 머신즈 코포레이션 개선된 트랜지스터 소자 및 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60115265A (ja) * 1983-11-28 1985-06-21 Nec Corp 半導体装置及びその製造方法
JPH02304979A (ja) * 1989-05-19 1990-12-18 Fujitsu Ltd 半導体装置及びその製造方法
JPH05243564A (ja) * 1992-02-28 1993-09-21 Sharp Corp Ｍｏｓトランジスタ及びその製造方法
JPH08508851A (ja) * 1992-12-11 1996-09-17 インテル・コーポレーション 複合ゲート電極を有するｍｏｓトランジスタ及びその製造方法
JPH0837239A (ja) * 1994-07-25 1996-02-06 Ricoh Co Ltd 半導体装置および半導体装置の製造方法
JPH08340104A (ja) * 1995-06-12 1996-12-24 Sony Corp Ｍｉｓ型トランジスタおよびその製造方法
JP2003179056A (ja) * 2001-12-11 2003-06-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2008288465A (ja) * 2007-05-18 2008-11-27 Panasonic Corp 半導体装置及びその製造方法
JP2010021363A (ja) * 2008-07-10 2010-01-28 Fujitsu Microelectronics Ltd 半導体装置、及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8847302B2 (en) * 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US9449984B2 (en) 2012-04-10 2016-09-20 Sandisk Technologies Llc Vertical NAND device with low capacitance and silicided word lines
US10256247B1 (en) 2018-02-08 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof

Also Published As

Publication number Publication date
JP5559567B2 (ja) 2014-07-23
JP2011176104A (ja) 2011-09-08
US8994125B2 (en) 2015-03-31
US20120313188A1 (en) 2012-12-13

Similar Documents

Publication Publication Date Title
JP5559567B2 (ja) 半導体装置
US7964918B2 (en) Semiconductor device and method for manufacturing the same
CN108666273B (zh) 半导体装置
US7067379B2 (en) Silicide gate transistors and method of manufacture
KR101027107B1 (ko) 완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ
US8836038B2 (en) CMOS dual metal gate semiconductor device
US20070228480A1 (en) CMOS device having PMOS and NMOS transistors with different gate structures
US20070296052A1 (en) Methods of forming silicide regions and resulting MOS devices
JP4220509B2 (ja) 半導体装置の製造方法
JP5569173B2 (ja) 半導体装置の製造方法及び半導体装置
JP2008193060A (ja) 半導体装置および半導体装置の製造方法
TW201250858A (en) Fabrication methods of integrated semiconductor structure
TWI449132B (zh) Manufacturing method of semiconductor device
JP2007288096A (ja) 半導体装置及びその製造方法
JP2012044013A (ja) 半導体装置の製造方法
US20150255564A1 (en) Method for manufacturing a semiconductor device
JP2009267180A (ja) 半導体装置
JP2009181978A (ja) 半導体装置およびその製造方法
JP3998665B2 (ja) 半導体装置およびその製造方法
US20100181626A1 (en) Methods for Forming NMOS and PMOS Devices on Germanium-Based Substrates
JP2006156807A (ja) 半導体装置およびその製造方法
US20090039440A1 (en) Semiconductor device and method of fabricating the same
US20080206973A1 (en) Process method to optimize fully silicided gate (FUSI) thru PAI implant
JP2006196646A (ja) 半導体装置及びその製造方法
JP4163164B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10846450

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10846450

Country of ref document: EP

Kind code of ref document: A1