JPH05243564A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｍｏｓトランジスタ及びその製造方法Info
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- JPH05243564A JPH05243564A JP4041811A JP4181192A JPH05243564A JP H05243564 A JPH05243564 A JP H05243564A JP 4041811 A JP4041811 A JP 4041811A JP 4181192 A JP4181192 A JP 4181192A JP H05243564 A JPH05243564 A JP H05243564A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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Abstract
(57)【要約】
【構成】 シリコン基板１上にシリコン酸化膜２を膜厚
２０００〜４０００Å堆積し、次にゲート電極６領域の
シリコン酸化膜２をエッチングで除去し、ゲート酸化膜
３を膜厚１００〜２００Å堆積する。その後、タングス
テンシリサイド膜４を膜厚１０００〜２０００Å堆積
し、エッチバックを行いサイドウォール部を形成する。
次に、リンドープポリシリコン５を４０００〜８０００
Å堆積し、エッチバックを行いゲート電極領域を埋め込
み、シリコン酸化膜２を除去し、ゲート電極６を形成す
る。その後、ソース／ドレイン領域７を形成する。 【効果】 イオン注入により、しきい値電圧を調整しな
いため、基板表面濃度を変化させることなく、すなわ
ち、電流特性に影響を与えることなく、容易にしきい値
電圧を変化させることができる。
２０００〜４０００Å堆積し、次にゲート電極６領域の
シリコン酸化膜２をエッチングで除去し、ゲート酸化膜
３を膜厚１００〜２００Å堆積する。その後、タングス
テンシリサイド膜４を膜厚１０００〜２０００Å堆積
し、エッチバックを行いサイドウォール部を形成する。
次に、リンドープポリシリコン５を４０００〜８０００
Å堆積し、エッチバックを行いゲート電極領域を埋め込
み、シリコン酸化膜２を除去し、ゲート電極６を形成す
る。その後、ソース／ドレイン領域７を形成する。 【効果】 イオン注入により、しきい値電圧を調整しな
いため、基板表面濃度を変化させることなく、すなわ
ち、電流特性に影響を与えることなく、容易にしきい値
電圧を変化させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタ及
びその製造方法に関するものであり、特にしきい値電圧
の調整技術に関するものである。
びその製造方法に関するものであり、特にしきい値電圧
の調整技術に関するものである。
【０００２】
【従来の技術】従来、チャネル形成時の電圧であるしき
い値電圧の調整は、イオン注入により行われている。図
３は、従来のＭＯＳトランジスタの製造工程を示す。
い値電圧の調整は、イオン注入により行われている。図
３は、従来のＭＯＳトランジスタの製造工程を示す。
【０００３】次に、図３に基づいて、従来のＮチャネル
ＭＯＳトランジスタの製造工程について説明する。ま
ず、Ｐ型シリコン基板又はＰウェル１上にチャネル部１
０形成のためのイオン注入用マスクとして、熱酸化法に
よりシリコン酸化膜８を形成し、その後、ボロンをイオ
ン注入する。９はボロンのイオン注入層を示す（図３
（ａ））。次に、シリコン酸化膜８を除去した後、再び
熱酸化法によりゲート酸化膜３を形成し、該ゲート酸化
膜３上にリンドープポリシリコン膜５を堆積する（図３
（ｂ））。
ＭＯＳトランジスタの製造工程について説明する。ま
ず、Ｐ型シリコン基板又はＰウェル１上にチャネル部１
０形成のためのイオン注入用マスクとして、熱酸化法に
よりシリコン酸化膜８を形成し、その後、ボロンをイオ
ン注入する。９はボロンのイオン注入層を示す（図３
（ａ））。次に、シリコン酸化膜８を除去した後、再び
熱酸化法によりゲート酸化膜３を形成し、該ゲート酸化
膜３上にリンドープポリシリコン膜５を堆積する（図３
（ｂ））。
【０００４】次に、ゲート電極６のパターニングを行っ
た後、ソース／ドレイン領域７形成のために、ヒ素をイ
オン注入する（図３（ｃ））。その後、熱処理によりソ
ース／ドレイン領域７及びチャネル部１０を形成し、Ｍ
ＯＳトランジスタを完成させる（図３（ｄ））。
た後、ソース／ドレイン領域７形成のために、ヒ素をイ
オン注入する（図３（ｃ））。その後、熱処理によりソ
ース／ドレイン領域７及びチャネル部１０を形成し、Ｍ
ＯＳトランジスタを完成させる（図３（ｄ））。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術を用いると、しきい値電圧の調整をイオン注入に
より行うため、３次元的に広がりをもってチャネル部１
０となるイオン注入層３が存在し、さらに、熱処理を加
えることにより、さらにチャネル部１０が拡がることに
なる。このことは、イオン注入によりシリコン基板１表
面の濃度分布が変わることを意味し、トランジスタの電
流特性にも影響を与えることになる。特に、微細化が進
んで行った場合イオン注入により、パンチスルー耐圧、
ホットキャリア耐圧等が敏感に変化し、これらの設定が
困難になりつつある。また、イオン注入による浅い注入
と深い注入の打ち合け技術も考え出されているが、根本
的な解決にはならない。
来技術を用いると、しきい値電圧の調整をイオン注入に
より行うため、３次元的に広がりをもってチャネル部１
０となるイオン注入層３が存在し、さらに、熱処理を加
えることにより、さらにチャネル部１０が拡がることに
なる。このことは、イオン注入によりシリコン基板１表
面の濃度分布が変わることを意味し、トランジスタの電
流特性にも影響を与えることになる。特に、微細化が進
んで行った場合イオン注入により、パンチスルー耐圧、
ホットキャリア耐圧等が敏感に変化し、これらの設定が
困難になりつつある。また、イオン注入による浅い注入
と深い注入の打ち合け技術も考え出されているが、根本
的な解決にはならない。
【０００６】本発明は、イオン注入を用いずしきい値の
調整を行う手段を提供することを目的とする。
調整を行う手段を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の本発明の
ＭＯＳトランジスタはゲート電極のゲート酸化膜に接す
る部分が仕事関数の異なる材料によって形成されること
を特徴とするものである。また、請求項２記載のＭＯＳ
トランジスタの製造方法は、半導体基板上に所定の膜厚
の第１のシリコン酸化膜を形成する工程と、パターニン
グ後、前記第１のシリコン酸化膜をエッチングして、前
記半導体基板表面を露出させる工程と、前記露出した半
導体基板表面上にゲート酸化膜となる第２のシリコン酸
化膜を形成した後、第１のゲート電極材料を前記第１及
び第２のシリコン酸化膜上に堆積させる工程と、前記第
１のゲート電極材料をエッチバックし、サイドウォール
を形成する工程と、前記第１及び第２のシリコン酸化膜
及び第１のゲート電極材料上に該第１のゲート電極材料
と仕事関数の異なる第２のゲート電極材料を堆積し、パ
ターニング後、ゲート電極を形成する工程とを有するこ
とを特徴とするものである。
ＭＯＳトランジスタはゲート電極のゲート酸化膜に接す
る部分が仕事関数の異なる材料によって形成されること
を特徴とするものである。また、請求項２記載のＭＯＳ
トランジスタの製造方法は、半導体基板上に所定の膜厚
の第１のシリコン酸化膜を形成する工程と、パターニン
グ後、前記第１のシリコン酸化膜をエッチングして、前
記半導体基板表面を露出させる工程と、前記露出した半
導体基板表面上にゲート酸化膜となる第２のシリコン酸
化膜を形成した後、第１のゲート電極材料を前記第１及
び第２のシリコン酸化膜上に堆積させる工程と、前記第
１のゲート電極材料をエッチバックし、サイドウォール
を形成する工程と、前記第１及び第２のシリコン酸化膜
及び第１のゲート電極材料上に該第１のゲート電極材料
と仕事関数の異なる第２のゲート電極材料を堆積し、パ
ターニング後、ゲート電極を形成する工程とを有するこ
とを特徴とするものである。
【０００８】
【作用】上記手段を用いることにより、しきい値は例え
ばゲート電極材料に、タングステンシリサイドとリンド
ープポリシリコンとを用いて、ゲート酸化膜に接するゲ
ート電極をタングステンシリサイドーリンド−プポリシ
リコン−タングステンシリサイドの組合わせにした場
合、しきい値電圧はポリシリコンのみのゲート電極の場
合とタングステンのみのゲート電極の場合との間の値を
持つことになる。またしきい値電圧のＣＨＦ3＋ＣＦ4Ａ
ｒ５０n調整は、タングステンシリサイドとポリシリコ
ンとの幅を変えることにより可能となる。
ばゲート電極材料に、タングステンシリサイドとリンド
ープポリシリコンとを用いて、ゲート酸化膜に接するゲ
ート電極をタングステンシリサイドーリンド−プポリシ
リコン−タングステンシリサイドの組合わせにした場
合、しきい値電圧はポリシリコンのみのゲート電極の場
合とタングステンのみのゲート電極の場合との間の値を
持つことになる。またしきい値電圧のＣＨＦ3＋ＣＦ4Ａ
ｒ５０n調整は、タングステンシリサイドとポリシリコ
ンとの幅を変えることにより可能となる。
【０００９】
【実施例】以下、一実施例に基づいて、本発明について
詳細に説明する。
詳細に説明する。
【００１０】図１は、本発明の一実施例のＮチャネルＭ
ＯＳトランジスタの断面を示し、図２は、同Ｎチャネル
ＭＯＳトランジスタの製造工程を示す。図１において、
ゲート電極６は両端部と中央部とでは仕事関数の異なる
材料により形成されている。すなわち、ゲート電極は、
両端部がタングステンシリサイド４，中央部がポリシリ
コン５から形成されている。１はシリコン基板、３はゲ
ート酸化膜、７はソース／ドレイン領域を示す。
ＯＳトランジスタの断面を示し、図２は、同Ｎチャネル
ＭＯＳトランジスタの製造工程を示す。図１において、
ゲート電極６は両端部と中央部とでは仕事関数の異なる
材料により形成されている。すなわち、ゲート電極は、
両端部がタングステンシリサイド４，中央部がポリシリ
コン５から形成されている。１はシリコン基板、３はゲ
ート酸化膜、７はソース／ドレイン領域を示す。
【００１１】次に、図２に基づいて、本発明の一実施例
のＭＯＳトランジスタの製造工程を説明する。
のＭＯＳトランジスタの製造工程を説明する。
【００１２】まず、Ｐ型シリコン基板又はＰウェル１上
に、ＣＶＤ法を用いて、シリコン酸化膜２を膜厚２００
０〜４０００Å堆積させる（図２（ａ））。次に、ゲー
ト電極６形成領域のシリコン酸化膜２を既知の技術を用
いてドライエッチングにより、エッチングした後、熱酸
化法を用いてゲート酸化膜３を８５０℃〜９５０℃で膜
厚１００〜２００Å堆積させる。その後、ＣＶＤ法又は
スパッタ法によりタングステンシリサイド膜４を膜厚１
０００〜２０００Å堆積させる（図２（ｂ））。
に、ＣＶＤ法を用いて、シリコン酸化膜２を膜厚２００
０〜４０００Å堆積させる（図２（ａ））。次に、ゲー
ト電極６形成領域のシリコン酸化膜２を既知の技術を用
いてドライエッチングにより、エッチングした後、熱酸
化法を用いてゲート酸化膜３を８５０℃〜９５０℃で膜
厚１００〜２００Å堆積させる。その後、ＣＶＤ法又は
スパッタ法によりタングステンシリサイド膜４を膜厚１
０００〜２０００Å堆積させる（図２（ｂ））。
【００１３】次に、既知の技術を用いてドライエッチン
グによりタングステンシリサイド膜４をエッチバック
し、サイドウォール部を形成する。このサイドウォール
部の幅は、堆積するタングステンシリサイド膜４の厚さ
により変えることが可能である。その後、リンドープポ
リシリコン膜５を膜厚４０００〜８０００Å堆積する
（図２（ｃ））。
グによりタングステンシリサイド膜４をエッチバック
し、サイドウォール部を形成する。このサイドウォール
部の幅は、堆積するタングステンシリサイド膜４の厚さ
により変えることが可能である。その後、リンドープポ
リシリコン膜５を膜厚４０００〜８０００Å堆積する
（図２（ｃ））。
【００１４】次に、平坦化膜（図示せず）を形成後、該
平坦化膜及びリンドープポリシリコン膜５のエッチバッ
クを行い、ゲート電極６領域を埋め込んだ後、ゲート電
極６領域以外のシリコン酸化膜２を既知のエッチング法
により除去する（図２（ｄ））。その後、ソース／ドレ
イン領域７形成のためにヒ素を加速エネルギーを４０〜
６０ＫｅＶ，ドーズ量を１〜５×１０15／ｃｍ2でイオ
ン注入を行い、熱処理により、ソース／ドレイン領域７
を形成する（図２（ｅ））。
平坦化膜及びリンドープポリシリコン膜５のエッチバッ
クを行い、ゲート電極６領域を埋め込んだ後、ゲート電
極６領域以外のシリコン酸化膜２を既知のエッチング法
により除去する（図２（ｄ））。その後、ソース／ドレ
イン領域７形成のためにヒ素を加速エネルギーを４０〜
６０ＫｅＶ，ドーズ量を１〜５×１０15／ｃｍ2でイオ
ン注入を行い、熱処理により、ソース／ドレイン領域７
を形成する（図２（ｅ））。
【００１５】上記実施例においては、ゲート電極６の構
造はタングステンシリサイド膜４−リンドープポリシリ
コン膜５−タングステンシリサイド膜４の横方向に３層
構造を有しているが、タングステンシリサイド膜４とリ
ンドープポリシリコン膜５の２層構造としても仕事関数
が異なれば実施可能である。
造はタングステンシリサイド膜４−リンドープポリシリ
コン膜５−タングステンシリサイド膜４の横方向に３層
構造を有しているが、タングステンシリサイド膜４とリ
ンドープポリシリコン膜５の２層構造としても仕事関数
が異なれば実施可能である。
【００１６】また、実施例においては、ゲート電極６
に、リンドープポリシリコン膜５とタングステンシリサ
イド膜４を用いたが、仕事関数が異なれば、別の材料を
用いても実施可能であり、またＰチャネルＭＯＳトラン
ジスタにも適用可能である。
に、リンドープポリシリコン膜５とタングステンシリサ
イド膜４を用いたが、仕事関数が異なれば、別の材料を
用いても実施可能であり、またＰチャネルＭＯＳトラン
ジスタにも適用可能である。
【００１７】
【発明の効果】以上、詳細に説明した様に、ゲート電極
のゲート酸化膜に接する部分が仕事関数の異なる材料に
よって形成されていることによって、基板表面の濃度を
変化させることなく、すなわち電流特性に影響を与える
ことなく、しきい値電圧のみを変えることができる。ま
た、仕事関数の異なる材料の組み合わせにより、しきい
値電圧を容易に変化させることが可能となる。実施例で
は、タングステンシリサイド膜厚を変化させることで、
しきい値電圧を調整することができる。
のゲート酸化膜に接する部分が仕事関数の異なる材料に
よって形成されていることによって、基板表面の濃度を
変化させることなく、すなわち電流特性に影響を与える
ことなく、しきい値電圧のみを変えることができる。ま
た、仕事関数の異なる材料の組み合わせにより、しきい
値電圧を容易に変化させることが可能となる。実施例で
は、タングステンシリサイド膜厚を変化させることで、
しきい値電圧を調整することができる。
【図１】本発明の一実施例のＭＯＳトランジスタの構造
断面図である。
断面図である。
【図２】同ＭＯＳトランジスタの製造工程図である。
【図３】従来のＭＯＳトランジスタの製造工程図であ
る。
る。
１ シリコン基板 ２ シリコン酸化膜 ３ ゲート酸化膜 ４ タングステンシリサイド ５ リンドープポリシリコン ６ ゲート電極 ７ ソース／ドレイン領域 ８ シリコン酸化膜 ９ ボロン注入領域 １０ チャネル部
Claims (2)
- 【請求項１】 ゲート電極のゲート酸化膜に接する部分
が仕事関数の異なる材料によって形成されていることを
特徴とするＭＯＳトランジスタ。 - 【請求項２】 半導体基板上に所定の膜厚の第１のシリ
コン酸化膜を形成する工程と、 パターニング後、前記第１のシリコン酸化膜をエッチン
グして、前記半導体基板表面を露出させる工程と、 前記露出した半導体基板表面上にゲート酸化膜となる第
２のシリコン酸化膜を形成した後、第１のゲート電極材
料を前記第１及び第２のシリコン酸化膜上に堆積させる
工程と、 前記第１のゲート電極材料をエッチバックし、サイドウ
ォールを形成する工程と、 前記第１及び第２のシリコン酸化膜及び第１のゲート電
極材料上に該第１のゲート電極材料とは仕事関数の異な
る第２のゲート電極材料を堆積し、パターニング後ゲー
ト電極を形成する工程とを有することを特徴とする、請
求項１記載のＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041811A JPH05243564A (ja) | 1992-02-28 | 1992-02-28 | Ｍｏｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041811A JPH05243564A (ja) | 1992-02-28 | 1992-02-28 | Ｍｏｓトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243564A true JPH05243564A (ja) | 1993-09-21 |
Family
ID=12618699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041811A Pending JPH05243564A (ja) | 1992-02-28 | 1992-02-28 | Ｍｏｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243564A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1227521A2 (en) * | 2001-01-25 | 2002-07-31 | Chartered Semiconductor Manufacturing, Inc. | A method to form a transistor with multiple threshold voltages using a combination of different work function gate materials |
| WO2005096387A3 (en) * | 2004-03-31 | 2006-02-02 | Intel Corp | Semiconductor device having a laterally modulated gate workfunction and method of fabrication |
| WO2011104782A1 (ja) * | 2010-02-24 | 2011-09-01 | パナソニック株式会社 | 半導体装置 |
-
1992
- 1992-02-28 JP JP4041811A patent/JPH05243564A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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