JP2002289700A - 半導体素子のデュアルゲート製造方法 - Google Patents
半導体素子のデュアルゲート製造方法Info
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 単一の金属ゲートの製造工程にダマシーン工
程を追加、行うことによって、優れた素子特性を備えた
デュアル金属ゲートを形成する。 【解決手段】 ＰＭＯＳ、ＮＭＯＳ領域を備える半導体
基板１１提供段階、基板全面に、第１ゲート絶縁膜１
５、第１金属膜１６を順次蒸着する段階、該両膜を順次
パターニング、両領域の一領域に第１ゲート５０を形
成、他領域にダミーゲート４０を形成する段階、両ゲー
トの両側壁にスペーサ１８を形成、両ゲートの両側の基
板にソース／ドレイン領域を形成する段階、前記結果物
上に層間絶縁膜２０を蒸着する段階、層間絶縁膜を研
磨、第１金属膜を露出させる段階、ダミーゲートを除
去、基板の所定部分を露出させる段階、露出した基板、
層間絶縁膜上に、第２ゲート絶縁膜２２、第２金属膜２
３を順次蒸着する段階、層間絶縁膜が露出するよう、前
記両膜を研磨、第２ゲート７０を形成する段階とを含
む。
程を追加、行うことによって、優れた素子特性を備えた
デュアル金属ゲートを形成する。 【解決手段】 ＰＭＯＳ、ＮＭＯＳ領域を備える半導体
基板１１提供段階、基板全面に、第１ゲート絶縁膜１
５、第１金属膜１６を順次蒸着する段階、該両膜を順次
パターニング、両領域の一領域に第１ゲート５０を形
成、他領域にダミーゲート４０を形成する段階、両ゲー
トの両側壁にスペーサ１８を形成、両ゲートの両側の基
板にソース／ドレイン領域を形成する段階、前記結果物
上に層間絶縁膜２０を蒸着する段階、層間絶縁膜を研
磨、第１金属膜を露出させる段階、ダミーゲートを除
去、基板の所定部分を露出させる段階、露出した基板、
層間絶縁膜上に、第２ゲート絶縁膜２２、第２金属膜２
３を順次蒸着する段階、層間絶縁膜が露出するよう、前
記両膜を研磨、第２ゲート７０を形成する段階とを含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のデュ
アルゲート製造方法に関し、より詳しくは、ダマシーン
（ｄａｍａｓｃｅｎｅ）工程を適用したデュアル金属ゲ
ートの製造方法に関する。
アルゲート製造方法に関し、より詳しくは、ダマシーン
（ｄａｍａｓｃｅｎｅ）工程を適用したデュアル金属ゲ
ートの製造方法に関する。
【０００２】
【従来の技術】近年、サブ−０．１０ミクロン（ｓｕｂ
−０．１０ｍｉｃｒｏｎ）素子の開発が本格化しつつ、
従来のゲート電極として使用されたポリシリコンゲート
電極やポリサイドゲート電極等が次のような限界に直面
することになった。すなわち、ポリシリコンゲートは、
ゲート空乏化現象によるゲート絶縁膜の有効厚みの増
加、ｐ＋又はｎ＋ポリシリコンゲートから基板へのドー
パント浸透現象及びドーパント分布変動によるスレッシ
ョルド電圧の変化などのような問題を生ずる。また、従
来のポリシリコンを用いたゲートでは、微細線幅で要求
される低抵抗値を実現できないという問題がある。従っ
て、従来のポリシリコンを用いたゲートを代替できる新
物質及び新たな構造のゲート電極の開発が要請されてい
る。
−０．１０ｍｉｃｒｏｎ）素子の開発が本格化しつつ、
従来のゲート電極として使用されたポリシリコンゲート
電極やポリサイドゲート電極等が次のような限界に直面
することになった。すなわち、ポリシリコンゲートは、
ゲート空乏化現象によるゲート絶縁膜の有効厚みの増
加、ｐ＋又はｎ＋ポリシリコンゲートから基板へのドー
パント浸透現象及びドーパント分布変動によるスレッシ
ョルド電圧の変化などのような問題を生ずる。また、従
来のポリシリコンを用いたゲートでは、微細線幅で要求
される低抵抗値を実現できないという問題がある。従っ
て、従来のポリシリコンを用いたゲートを代替できる新
物質及び新たな構造のゲート電極の開発が要請されてい
る。
【０００３】このような要請に応ずるため、金属ゲート
電極の開発が積極的に進行されているが、金属ゲート電
極の場合、根本的にドーパントを使用しないので、従来
のポリシリコンゲートで発生した問題点が存在しないだ
けでなく、金属ゲート電極として、仕事関数がシリコン
の中間バンドギャップに位置する金属を使用することに
よって、ＮＭＯＳトランジスタ及びＰＭＯＳトランジス
タ領域において対称的にスレッショルド電圧を形成でき
る単一の金属ゲートを形成することができる。ここで、
金属ゲート電極物質としては、Ｗ、ＷＮ、Ｔｉ、Ｔｉ
Ｎ、Ｍｏ、ＭｏＮ、Ｔａ、ＴａＮ、Ｔｉ３Ａｌ、Ｔｉ３
ＡｌＮ等が使用されている。
電極の開発が積極的に進行されているが、金属ゲート電
極の場合、根本的にドーパントを使用しないので、従来
のポリシリコンゲートで発生した問題点が存在しないだ
けでなく、金属ゲート電極として、仕事関数がシリコン
の中間バンドギャップに位置する金属を使用することに
よって、ＮＭＯＳトランジスタ及びＰＭＯＳトランジス
タ領域において対称的にスレッショルド電圧を形成でき
る単一の金属ゲートを形成することができる。ここで、
金属ゲート電極物質としては、Ｗ、ＷＮ、Ｔｉ、Ｔｉ
Ｎ、Ｍｏ、ＭｏＮ、Ｔａ、ＴａＮ、Ｔｉ３Ａｌ、Ｔｉ３
ＡｌＮ等が使用されている。
【０００４】しかしながら、単一の金属ゲートで形成さ
れたＣＭＯＳＦＥＴ素子を製造する場合、ＮＭＯＳ及び
ＰＭＯＳ領域においてフラットバンド電圧が減少し、そ
の結果、スレッショルド電圧が増加する。従って、前記
スレッショルド電圧を低くするため、カウンタドーピン
グによる埋没チャンネルを形成するが、これは、ＭＯＳ
ＦＥＴ素子のショットチャンネルエフェクトの増加や漏
洩電流の増加などの問題を招く。これにより、従来のデ
ュアルポリシリコンゲートの作動原理を基本にして、互
いに異なる仕事関数値を有する異種の金属ゲートを各々
ＮＭＯＳ領域及びＰＭＯＳ領域に分離して使用すること
によって、最終的にデュアル金属ゲートを形成しようと
する試みが活発になされている。
れたＣＭＯＳＦＥＴ素子を製造する場合、ＮＭＯＳ及び
ＰＭＯＳ領域においてフラットバンド電圧が減少し、そ
の結果、スレッショルド電圧が増加する。従って、前記
スレッショルド電圧を低くするため、カウンタドーピン
グによる埋没チャンネルを形成するが、これは、ＭＯＳ
ＦＥＴ素子のショットチャンネルエフェクトの増加や漏
洩電流の増加などの問題を招く。これにより、従来のデ
ュアルポリシリコンゲートの作動原理を基本にして、互
いに異なる仕事関数値を有する異種の金属ゲートを各々
ＮＭＯＳ領域及びＰＭＯＳ領域に分離して使用すること
によって、最終的にデュアル金属ゲートを形成しようと
する試みが活発になされている。
【０００５】図１乃至図５を参照して従来技術による半
導体素子のデュアルゲート製造方法を説明する。図１乃
至図５は、従来のデュアル金属ゲートの形成方法を説明
するための断面図である。従来のデュアル金属ゲートの
形成方法は、まず図１を参照すると、半導体基板１上に
フィールド酸化膜２を形成した後、公知の技術であるマ
スク及びイオン注入工程によりＮＭＯＳ領域及びＰＭＯ
Ｓ領域３ａ、３ｂを各々形成する。その後、半導体基板
１上に薄膜のスクリーン酸化膜（図示せず）を形成した
後、フォトマスク工程を用いてＮＭＯＳ領域及びＰＭＯ
Ｓ領域３ａ、３ｂにそれぞれスレッショルド電圧調整の
ためのイオン注入工程を分離して行う。
導体素子のデュアルゲート製造方法を説明する。図１乃
至図５は、従来のデュアル金属ゲートの形成方法を説明
するための断面図である。従来のデュアル金属ゲートの
形成方法は、まず図１を参照すると、半導体基板１上に
フィールド酸化膜２を形成した後、公知の技術であるマ
スク及びイオン注入工程によりＮＭＯＳ領域及びＰＭＯ
Ｓ領域３ａ、３ｂを各々形成する。その後、半導体基板
１上に薄膜のスクリーン酸化膜（図示せず）を形成した
後、フォトマスク工程を用いてＮＭＯＳ領域及びＰＭＯ
Ｓ領域３ａ、３ｂにそれぞれスレッショルド電圧調整の
ためのイオン注入工程を分離して行う。
【０００６】次に、図２に示すように、スクリーン酸化
膜を除去した後、半導体基板１の全面にゲート絶縁膜
４、ＮＭＯＳ用金属膜５及びバリアメタル６を順次形成
する。この際、ＮＭＯＳ用金属膜５は、そのフェルミエ
ネルギーがシリコンの伝導バンドの近くに存在する金属
物質を意味する。その後、図３に示すように、図示して
はいないが、ＮＭＯＳ領域３ａ上にエッチングマスク
（図示せず）を形成し、これをマスクとして用いてフォ
ト／エッチング工程によりＰＭＯＳ領域３ｂ上のバリア
メタル６とＮＭＯＳ用金属膜５を順次除去する。次に、
図４に示すように、前記結果物を含む半導体基板１の全
面にＰＭＯＳ用金属膜７を蒸着する。
膜を除去した後、半導体基板１の全面にゲート絶縁膜
４、ＮＭＯＳ用金属膜５及びバリアメタル６を順次形成
する。この際、ＮＭＯＳ用金属膜５は、そのフェルミエ
ネルギーがシリコンの伝導バンドの近くに存在する金属
物質を意味する。その後、図３に示すように、図示して
はいないが、ＮＭＯＳ領域３ａ上にエッチングマスク
（図示せず）を形成し、これをマスクとして用いてフォ
ト／エッチング工程によりＰＭＯＳ領域３ｂ上のバリア
メタル６とＮＭＯＳ用金属膜５を順次除去する。次に、
図４に示すように、前記結果物を含む半導体基板１の全
面にＰＭＯＳ用金属膜７を蒸着する。
【０００７】その後、図５に示すように、図示してはい
ないが、ＰＭＯＳ用金属膜７上にエッチングマスク（図
示せず）を形成し、これをマスクとして用いてフォト／
エッチング工程によりＮＭＯＳ領域及びＰＭＯＳ領域３
ａ、３ｂ上にデュアル金属ゲート８ａ、８ｂを各々形成
する。その後、半導体基板１の全面にスペーサ窒化膜を
蒸着及び全面エッチング（ｂｌａｎｋｅｔ ｅｔｃｈ）
工程を実施して、デュアル金属ゲート８ａ、８ｂの両側
壁にスペーサ９を形成する。そして、ＮＭＯＳ領域及び
ＰＭＯＳ領域３ａ、３ｂ上にソース／ドレインイオン注
入を実施して、ソース／ドレイン領域１０ａ、１０ｂを
形成することによって、デュアル金属ゲートから構成さ
れたＣＭＯＳＦＥＴ素子を完成する。
ないが、ＰＭＯＳ用金属膜７上にエッチングマスク（図
示せず）を形成し、これをマスクとして用いてフォト／
エッチング工程によりＮＭＯＳ領域及びＰＭＯＳ領域３
ａ、３ｂ上にデュアル金属ゲート８ａ、８ｂを各々形成
する。その後、半導体基板１の全面にスペーサ窒化膜を
蒸着及び全面エッチング（ｂｌａｎｋｅｔ ｅｔｃｈ）
工程を実施して、デュアル金属ゲート８ａ、８ｂの両側
壁にスペーサ９を形成する。そして、ＮＭＯＳ領域及び
ＰＭＯＳ領域３ａ、３ｂ上にソース／ドレインイオン注
入を実施して、ソース／ドレイン領域１０ａ、１０ｂを
形成することによって、デュアル金属ゲートから構成さ
れたＣＭＯＳＦＥＴ素子を完成する。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
デュアル金属ゲートから構成されたＣＭＯＳＦＥＴ素子
は、次のような問題が発生する。ＮＭＯＳ領域及びＰＭ
ＯＳ用金属膜をパターニングして金属ゲートを形成する
際、金属ゲートエッチングのレシピを設定することが困
難であり、エッチング及びイオン注入工程でのプラズマ
損傷や、ゲート形成後に進行する後続の熱工程での熱損
傷などの問題が発生するという問題がある。また、ＮＭ
ＯＳ領域及びＰＭＯＳ領域に金属ゲート８ａ、８ｂを形
成する際、その高さ及び構成物質が互い異なるため、図
３に示すようなフォト／エッチング工程の進行時、半導
体基板１の損失が発生しないようにエッチング工程を設
定することが非常に難しいという問題がある。
デュアル金属ゲートから構成されたＣＭＯＳＦＥＴ素子
は、次のような問題が発生する。ＮＭＯＳ領域及びＰＭ
ＯＳ用金属膜をパターニングして金属ゲートを形成する
際、金属ゲートエッチングのレシピを設定することが困
難であり、エッチング及びイオン注入工程でのプラズマ
損傷や、ゲート形成後に進行する後続の熱工程での熱損
傷などの問題が発生するという問題がある。また、ＮＭ
ＯＳ領域及びＰＭＯＳ領域に金属ゲート８ａ、８ｂを形
成する際、その高さ及び構成物質が互い異なるため、図
３に示すようなフォト／エッチング工程の進行時、半導
体基板１の損失が発生しないようにエッチング工程を設
定することが非常に難しいという問題がある。
【０００９】本発明は、上述したような従来の半導体素
子のデュアルゲート製造方法の問題点を解決するために
なされたもので、その目的は、単一の金属ゲートの製造
工程にダマシーン工程を追加、行うことによって、優れ
た素子特性を備えたデュアル金属ゲートを形成できる半
導体素子のデュアルゲート製造方法を提供することにあ
る。
子のデュアルゲート製造方法の問題点を解決するために
なされたもので、その目的は、単一の金属ゲートの製造
工程にダマシーン工程を追加、行うことによって、優れ
た素子特性を備えたデュアル金属ゲートを形成できる半
導体素子のデュアルゲート製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明による半導体素子のデュアルゲート
製造方法は、ＰＭＯＳ領域及びＮＭＯＳ領域を備える半
導体基板を用意する段階と、前記半導体基板の全面に、
第１ゲート絶縁膜及び第１金属膜を順次蒸着する段階
と、前記第１金属膜及び前記第１ゲート絶縁膜を順次パ
ターニングして、前記ＰＭＯＳ領域及び前記ＮＭＯＳ領
域の一方の領域に第１ゲートを形成し、他方の領域にダ
ミーゲートを形成する段階と、前記第１ゲート及び前記
ダミーゲートの両側壁にスペーサを形成し、前記第１ゲ
ート及び前記ダミゲートの両側方の半導体基板にソース
／ドレイン領域を形成する段階と、前記ソース／ドレイ
ン領域が形成された全体結果物上に層間絶縁膜を蒸着す
る段階と、前記層間絶縁膜を研磨して、前記第１金属膜
を露出させる段階と、前記ダミーゲートを除去して、前
記半導体基板の所定部分を露出させる段階と、前記露出
した半導体基板及び前記層間絶縁膜上に、第２ゲート絶
縁膜及び第２金属膜を順次蒸着する段階と、前記層間絶
縁膜が露出するように、前記第２金属膜及び前記第２ゲ
ート絶縁膜を研磨して、第２ゲートを形成する段階とを
含むことを特徴とする。
になされた、本発明による半導体素子のデュアルゲート
製造方法は、ＰＭＯＳ領域及びＮＭＯＳ領域を備える半
導体基板を用意する段階と、前記半導体基板の全面に、
第１ゲート絶縁膜及び第１金属膜を順次蒸着する段階
と、前記第１金属膜及び前記第１ゲート絶縁膜を順次パ
ターニングして、前記ＰＭＯＳ領域及び前記ＮＭＯＳ領
域の一方の領域に第１ゲートを形成し、他方の領域にダ
ミーゲートを形成する段階と、前記第１ゲート及び前記
ダミーゲートの両側壁にスペーサを形成し、前記第１ゲ
ート及び前記ダミゲートの両側方の半導体基板にソース
／ドレイン領域を形成する段階と、前記ソース／ドレイ
ン領域が形成された全体結果物上に層間絶縁膜を蒸着す
る段階と、前記層間絶縁膜を研磨して、前記第１金属膜
を露出させる段階と、前記ダミーゲートを除去して、前
記半導体基板の所定部分を露出させる段階と、前記露出
した半導体基板及び前記層間絶縁膜上に、第２ゲート絶
縁膜及び第２金属膜を順次蒸着する段階と、前記層間絶
縁膜が露出するように、前記第２金属膜及び前記第２ゲ
ート絶縁膜を研磨して、第２ゲートを形成する段階とを
含むことを特徴とする。
【００１１】また、上記目的を達成するためになされ
た、本発明による半導体素子のデュアルゲート製造方法
は、ＰＭＯＳ領域及びＮＭＯＳ領域を備える半導体基板
を用意する段階と、前記半導体基板の全面に、第１ゲー
ト絶縁膜、第１金属膜及び第１マスク膜を順次蒸着する
段階と、前記第１マスク膜をパターニングする段階と、
前記第１マスク膜をエッチング障壁として用いて前記第
１金属膜及び前記第１ゲート絶縁膜を順次エッチングし
て、前記ＰＭＯＳ領域及び前記ＮＭＯＳ領域にそれぞれ
ゲート構造を形成する段階と、前記ゲート構造の両側壁
にスペーサを形成し、前記ゲート構造の両側方の半導体
基板にソース／ドレイン領域を形成する段階と、前記ソ
ース／ドレイン領域が形成された全体結果物上に層間絶
縁膜を蒸着する段階と、前記層間絶縁膜及び前記第１マ
スク膜を研磨して、前記第１金属膜を露出させる段階
と、前記露出した第１金属膜を含む全体結果物の上部
に、前記ＰＭＯＳ領域及び前記ＮＭＯＳ領域のいずれか
一方の領域を選択して第２マスク膜を蒸着する段階と、
前記第２マスク膜をエッチング障壁として用いて前記第
１金属膜及び前記第１ゲート絶縁膜を順次エッチングし
て、前記半導体基板の所定部分を露出させる段階と、前
記露出した半導体基板、前記層間絶縁膜及び前記第２マ
スク膜上に、第２ゲート絶縁膜及び第２金属膜を順次蒸
着する段階と、前記層間絶縁膜が露出するように、前記
第２金属膜及び前記第２ゲート絶縁膜を研磨して、ゲー
ト構造を完成する段階とを含むことを特徴とする。
た、本発明による半導体素子のデュアルゲート製造方法
は、ＰＭＯＳ領域及びＮＭＯＳ領域を備える半導体基板
を用意する段階と、前記半導体基板の全面に、第１ゲー
ト絶縁膜、第１金属膜及び第１マスク膜を順次蒸着する
段階と、前記第１マスク膜をパターニングする段階と、
前記第１マスク膜をエッチング障壁として用いて前記第
１金属膜及び前記第１ゲート絶縁膜を順次エッチングし
て、前記ＰＭＯＳ領域及び前記ＮＭＯＳ領域にそれぞれ
ゲート構造を形成する段階と、前記ゲート構造の両側壁
にスペーサを形成し、前記ゲート構造の両側方の半導体
基板にソース／ドレイン領域を形成する段階と、前記ソ
ース／ドレイン領域が形成された全体結果物上に層間絶
縁膜を蒸着する段階と、前記層間絶縁膜及び前記第１マ
スク膜を研磨して、前記第１金属膜を露出させる段階
と、前記露出した第１金属膜を含む全体結果物の上部
に、前記ＰＭＯＳ領域及び前記ＮＭＯＳ領域のいずれか
一方の領域を選択して第２マスク膜を蒸着する段階と、
前記第２マスク膜をエッチング障壁として用いて前記第
１金属膜及び前記第１ゲート絶縁膜を順次エッチングし
て、前記半導体基板の所定部分を露出させる段階と、前
記露出した半導体基板、前記層間絶縁膜及び前記第２マ
スク膜上に、第２ゲート絶縁膜及び第２金属膜を順次蒸
着する段階と、前記層間絶縁膜が露出するように、前記
第２金属膜及び前記第２ゲート絶縁膜を研磨して、ゲー
ト構造を完成する段階とを含むことを特徴とする。
【００１２】
【発明の実施の形態】次に、本発明にかかる半導体素子
のデュアルゲート製造方法の実施の形態の具体例を図面
を参照しながら説明する。図６乃至図１４は、本発明の
デュアルゲートの製造方法で、ダマシーン工程を用いた
デュアル金属ゲートの製造方法を説明するための断面図
である。
のデュアルゲート製造方法の実施の形態の具体例を図面
を参照しながら説明する。図６乃至図１４は、本発明の
デュアルゲートの製造方法で、ダマシーン工程を用いた
デュアル金属ゲートの製造方法を説明するための断面図
である。
【００１３】まず、図６に示すように、半導体基板１１
に活性領域と素子分離領域とを規定した後、素子分離領
域にフィールド酸化膜１２を形成する。その後、公知の
技術であるマスク及びイオン注入工程を実施して、半導
体基板１１内にＮ−ウェル１３ａ（以下、ＰＭＯＳ領
域）及びＰ−ウェル１３ｂ（以下、ＮＭＯＳ領域）を形
成する。次に、図７に示すように、ＰＭＯＳ領域及びＮ
ＭＯＳ領域１３ａ、１３ｂを含む半導体基板１１の全面
にスクリーン酸化膜１４を形成する。この際、スクリー
ン酸化膜１４は、好ましくは５０〜１００Åの厚みで形
成する。その後、フォト／マスク工程を用いてＰＭＯＳ
領域及びＮＭＯＳ領域１３ａ、１３ｂ上にそれぞれスレ
ッショルド電圧イオン注入工程を行った後、スクリーン
酸化膜１４を除去する。この際、イオン注入のドーパン
トは、ＮＭＯＳ領域１３ｂに対しては、ホウ素や二フッ
化ホウ素（ＢＦ２）を使用し、ＰＭＯＳ領域１３ａに対
しては、砒素やリンを用いてイオン注入を行う。
に活性領域と素子分離領域とを規定した後、素子分離領
域にフィールド酸化膜１２を形成する。その後、公知の
技術であるマスク及びイオン注入工程を実施して、半導
体基板１１内にＮ−ウェル１３ａ（以下、ＰＭＯＳ領
域）及びＰ−ウェル１３ｂ（以下、ＮＭＯＳ領域）を形
成する。次に、図７に示すように、ＰＭＯＳ領域及びＮ
ＭＯＳ領域１３ａ、１３ｂを含む半導体基板１１の全面
にスクリーン酸化膜１４を形成する。この際、スクリー
ン酸化膜１４は、好ましくは５０〜１００Åの厚みで形
成する。その後、フォト／マスク工程を用いてＰＭＯＳ
領域及びＮＭＯＳ領域１３ａ、１３ｂ上にそれぞれスレ
ッショルド電圧イオン注入工程を行った後、スクリーン
酸化膜１４を除去する。この際、イオン注入のドーパン
トは、ＮＭＯＳ領域１３ｂに対しては、ホウ素や二フッ
化ホウ素（ＢＦ２）を使用し、ＰＭＯＳ領域１３ａに対
しては、砒素やリンを用いてイオン注入を行う。
【００１４】次に、図８に示すように、ＰＭＯＳ領域及
びＮＭＯＳ領域１３ａ、１３ｂを含む半導体基板１１上
に、第１ゲート絶縁膜１５及び第１金属膜１６を順次蒸
着する。この際、第１ゲート絶縁膜１５は、好ましく
は、酸化膜、オキシナイトライド膜及び高誘電率膜のう
ちのいずれか１つを選択して蒸着する。また、第１金属
膜１６は、ＰＭＯＳ用金属膜又はＮＭＯＳ用金属膜で形
成できるが、本実施例では、ＮＭＯＳ用金属膜を例にし
て説明する。ここで、ＮＭＯＳ用金属膜は、フェルミエ
ネルギーがシリコンの伝導バンドの近くに存在するもの
で、すなわち仕事関数値が４．２ｅＶ以下の金属膜であ
ることを特徴とする。
びＮＭＯＳ領域１３ａ、１３ｂを含む半導体基板１１上
に、第１ゲート絶縁膜１５及び第１金属膜１６を順次蒸
着する。この際、第１ゲート絶縁膜１５は、好ましく
は、酸化膜、オキシナイトライド膜及び高誘電率膜のう
ちのいずれか１つを選択して蒸着する。また、第１金属
膜１６は、ＰＭＯＳ用金属膜又はＮＭＯＳ用金属膜で形
成できるが、本実施例では、ＮＭＯＳ用金属膜を例にし
て説明する。ここで、ＮＭＯＳ用金属膜は、フェルミエ
ネルギーがシリコンの伝導バンドの近くに存在するもの
で、すなわち仕事関数値が４．２ｅＶ以下の金属膜であ
ることを特徴とする。
【００１５】その後、図９に示すように、ＰＭＯＳ領域
及びＮＭＯＳ領域１３ａ、１３ｂ上の第１金属膜１６上
部にマスク膜１７を形成する。この際、マスク膜１７
は、好ましくは８００〜１０００Åの厚みで形成する。
次に、マスク膜１７上部にエッチングマスク（図示せ
ず）を形成し、エッチングマスクを用いてマスク膜１７
をパターニングする。次に、エッチングマスクを除去し
た後、マスク膜１７をマスクとして用いて第１金属膜１
６及び第１ゲート絶縁膜１５を順次パターニングして、
ＰＭＯＳ領域１３ａ上にダミーゲート４０構造を形成す
ると同時に、ＮＭＯＳ領域１３ｂ上に第１金属ゲート５
０構造を各々形成する。
及びＮＭＯＳ領域１３ａ、１３ｂ上の第１金属膜１６上
部にマスク膜１７を形成する。この際、マスク膜１７
は、好ましくは８００〜１０００Åの厚みで形成する。
次に、マスク膜１７上部にエッチングマスク（図示せ
ず）を形成し、エッチングマスクを用いてマスク膜１７
をパターニングする。次に、エッチングマスクを除去し
た後、マスク膜１７をマスクとして用いて第１金属膜１
６及び第１ゲート絶縁膜１５を順次パターニングして、
ＰＭＯＳ領域１３ａ上にダミーゲート４０構造を形成す
ると同時に、ＮＭＯＳ領域１３ｂ上に第１金属ゲート５
０構造を各々形成する。
【００１６】その後、図１０に示すように、ＰＭＯＳ領
域及びＮＭＯＳ領域１３ａ、１３ｂ上に形成された各々
のゲート構造４０、５０を含む全体構造の表面上に、公
知の後続工程、例えばダミーゲート４０と第１金属ゲー
ト５０両側の半導体基板１１に低濃度不純物イオン注入
を実施した後、ダミーゲート４０と第１金属ゲート５０
の両側壁にスペーサ１８を形成する。そして、スペーサ
１８両側の半導体基板１１に高濃度不純物イオン注入を
実施して、ＰＭＯＳ領域及びＮＭＯＳ領域１３ａ、１３
ｂ上にＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造を有するソース／ドレイン１９ａ、１９ｂ領域
を各々形成する。この際、スペーサ１８は、低濃度不純
物イオン注入を行った後の全体構造上にスペーサ窒化膜
（図示せず）を蒸着し、これを全面エッチングすること
によって形成される。
域及びＮＭＯＳ領域１３ａ、１３ｂ上に形成された各々
のゲート構造４０、５０を含む全体構造の表面上に、公
知の後続工程、例えばダミーゲート４０と第１金属ゲー
ト５０両側の半導体基板１１に低濃度不純物イオン注入
を実施した後、ダミーゲート４０と第１金属ゲート５０
の両側壁にスペーサ１８を形成する。そして、スペーサ
１８両側の半導体基板１１に高濃度不純物イオン注入を
実施して、ＰＭＯＳ領域及びＮＭＯＳ領域１３ａ、１３
ｂ上にＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造を有するソース／ドレイン１９ａ、１９ｂ領域
を各々形成する。この際、スペーサ１８は、低濃度不純
物イオン注入を行った後の全体構造上にスペーサ窒化膜
（図示せず）を蒸着し、これを全面エッチングすること
によって形成される。
【００１７】次に、図１１に示すように、ダミーゲート
４０構造及び第１金属ゲート５０構造が形成された半導
体基板１１の全面に層間絶縁膜２０を蒸着し、ダミーゲ
ート４０構造及び第１金属ゲート５０構造がそれぞれ露
出するように層間絶縁膜２０を研磨する。この際、層間
絶縁膜２０は、好ましくは４０００〜６０００Åの厚み
で蒸着する。その後、図１２に示すように、ＰＭＯＳ領
域及びＮＭＯＳ領域１３ａ、１３ｂのいずれか一方、例
えばＮＭＯＳ領域１３ｂ上の第１金属ゲート５０構造を
被覆するマスク膜２１を形成する。この際、マスク膜２
１は、好ましくは８００〜１０００Åの厚みで蒸着され
る。次に、マスク膜２１をエッチング障壁として用い
て、ＰＭＯＳ領域１３ａ上の第１金属膜１６及び第１ゲ
ート絶縁膜１５を、乾式又は湿式エッチング方法のいず
れかを選択してＰＭＯＳ領域１３ａの半導体基板１１を
露出させるエッチング工程を実施することによって、ダ
マシーン構造６０を形成する。
４０構造及び第１金属ゲート５０構造が形成された半導
体基板１１の全面に層間絶縁膜２０を蒸着し、ダミーゲ
ート４０構造及び第１金属ゲート５０構造がそれぞれ露
出するように層間絶縁膜２０を研磨する。この際、層間
絶縁膜２０は、好ましくは４０００〜６０００Åの厚み
で蒸着する。その後、図１２に示すように、ＰＭＯＳ領
域及びＮＭＯＳ領域１３ａ、１３ｂのいずれか一方、例
えばＮＭＯＳ領域１３ｂ上の第１金属ゲート５０構造を
被覆するマスク膜２１を形成する。この際、マスク膜２
１は、好ましくは８００〜１０００Åの厚みで蒸着され
る。次に、マスク膜２１をエッチング障壁として用い
て、ＰＭＯＳ領域１３ａ上の第１金属膜１６及び第１ゲ
ート絶縁膜１５を、乾式又は湿式エッチング方法のいず
れかを選択してＰＭＯＳ領域１３ａの半導体基板１１を
露出させるエッチング工程を実施することによって、ダ
マシーン構造６０を形成する。
【００１８】その後、図１３に示すように、層間絶縁膜
２０と、ダマシーン構造６０及びマスク膜２１を含む全
体構造上に、第２ゲート絶縁膜２２及び第２金属膜２３
を順次形成する。この際、第２ゲート絶縁膜２２は、酸
化膜、オキシナイトライド膜及び高誘電率膜のうちのい
ずれか１つを選択して蒸着する。また、第２金属膜２３
は、好ましくはＰＭＯＳ用金属膜で蒸着する。ＰＭＯＳ
用金属膜は、フェルミエネルギーがシリコンの価電子帯
の近くに存在するもので、すなわち仕事関数値が４．８
ｅＶ以上の金属膜てあることを特徴とする。
２０と、ダマシーン構造６０及びマスク膜２１を含む全
体構造上に、第２ゲート絶縁膜２２及び第２金属膜２３
を順次形成する。この際、第２ゲート絶縁膜２２は、酸
化膜、オキシナイトライド膜及び高誘電率膜のうちのい
ずれか１つを選択して蒸着する。また、第２金属膜２３
は、好ましくはＰＭＯＳ用金属膜で蒸着する。ＰＭＯＳ
用金属膜は、フェルミエネルギーがシリコンの価電子帯
の近くに存在するもので、すなわち仕事関数値が４．８
ｅＶ以上の金属膜てあることを特徴とする。
【００１９】次に、図１４に示すように、層間絶縁膜２
０が露出するまで第２金属膜２３、第２ゲート絶縁膜２
２及びマスク膜２１を順次除去して第２金属ゲート７０
を形成することによって、半導体素子のデュアル金属ゲ
ートを完成する。上述した実施例では、第１金属膜１６
をＮＭＯＳ用金属膜で蒸着し、第２金属膜２３をＰＭＯ
Ｓ用金属膜で蒸着したが、第１金属膜１６をＰＭＯＳ用
金属膜で蒸着し、第２金属膜２３をＮＭＯＳ用金属膜で
蒸着して、半導体素子のデュアル金属ゲートを形成して
もよい。
０が露出するまで第２金属膜２３、第２ゲート絶縁膜２
２及びマスク膜２１を順次除去して第２金属ゲート７０
を形成することによって、半導体素子のデュアル金属ゲ
ートを完成する。上述した実施例では、第１金属膜１６
をＮＭＯＳ用金属膜で蒸着し、第２金属膜２３をＰＭＯ
Ｓ用金属膜で蒸着したが、第１金属膜１６をＰＭＯＳ用
金属膜で蒸着し、第２金属膜２３をＮＭＯＳ用金属膜で
蒸着して、半導体素子のデュアル金属ゲートを形成して
もよい。
【００２０】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２１】
【発明の効果】以上説明したように、本発明による半導
体素子のデュアルゲート製造方法は、通常の単位金属ゲ
ートの製造工程にダマシーン工程を追加、実施すること
によって、デュアル金属ゲートから構成されたＭＯＳＦ
ＥＴ素子を製造する。その結果、全体製造工程を単純化
且つ安定化させることができる。
体素子のデュアルゲート製造方法は、通常の単位金属ゲ
ートの製造工程にダマシーン工程を追加、実施すること
によって、デュアル金属ゲートから構成されたＭＯＳＦ
ＥＴ素子を製造する。その結果、全体製造工程を単純化
且つ安定化させることができる。
【００２２】また、金属ゲートに加えられるプラズマ損
傷及び熱損傷を最小化するダマシーン工程を適用するこ
とによって、優れたプロファイル及び素子特性を有する
デュアル金属ゲートを製造することができる。
傷及び熱損傷を最小化するダマシーン工程を適用するこ
とによって、優れたプロファイル及び素子特性を有する
デュアル金属ゲートを製造することができる。
【００２３】さらに、従来のエッチング方法を用いて金
属ゲートをパターニングするデュアル金属ゲートの製造
工程で発生する工程及び素子特性上の問題点を効率的に
解決できる技術的基盤を提供することによって、高集積
半導体素子を安定に製造することができる。
属ゲートをパターニングするデュアル金属ゲートの製造
工程で発生する工程及び素子特性上の問題点を効率的に
解決できる技術的基盤を提供することによって、高集積
半導体素子を安定に製造することができる。
【図１】従来技術による半導体素子のデュアルゲート製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図２】従来技術による半導体素子のデュアルゲート製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図３】従来技術による半導体素子のデュアルゲート製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図４】従来技術による半導体素子のデュアルゲート製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図５】従来技術による半導体素子のデュアルゲート製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図６】本発明による半導体素子のデュアルゲート製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図７】本発明による半導体素子のデュアルゲート製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図８】本発明による半導体素子のデュアルゲート製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図９】本発明による半導体素子のデュアルゲート製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１０】本発明による半導体素子のデュアルゲート製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１１】本発明による半導体素子のデュアルゲート製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１２】本発明による半導体素子のデュアルゲート製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１３】本発明による半導体素子のデュアルゲート製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１４】本発明による半導体素子のデュアルゲート製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
１１ 半導体基板 １２ フィールド酸化膜 １３ａ ＰＭＯＳ領域 １３ｂ ＮＭＯＳ領域 １４ スクリン酸化膜 １５ 第１ゲート絶縁膜 １６ 第１金属膜 １７ マスク膜 １８ スペーサ １９ａ、１９ｂ ソース／ドレイン領域 ２０ 層間絶縁膜 ２１ マスク膜 ２２ 第２ゲート絶縁膜 ２３ 第２金属膜 ４０ ダミーゲート ５０ 第１金属ゲート ６０ ダマシーン構造 ７０ 第２金属ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 張 世 億 大韓民国 京畿道 利川市 夫鉢邑 新河 里 481−１ サムイクアパート 104− 1201 (72)発明者 車 泰 昊 大韓民国 京畿道 利川市 夫鉢邑 牙美 里 山 136−１ 現代電子高潭寄宿舎 102−602 (72)発明者 呂 寅 碩 大韓民国 ソウル 鍾路區 母岳洞 現代 アパート 106−404 Ｆターム(参考） 4M104 AA01 BB04 CC05 DD04 DD34 DD71 EE09 EE17 GG09 GG10 GG14 HH14 HH20 5F048 AA07 AC03 BB01 BB04 BB09 BB10 BB11 BB13 BC06 BD04 BE03 BG12 DA18 DA25
Claims (12)
- 【請求項１】 ＰＭＯＳ領域及びＮＭＯＳ領域を備える
半導体基板を用意する段階と、 前記半導体基板の全面に、第１ゲート絶縁膜及び第１金
属膜を順次蒸着する段階と、 前記第１金属膜及び前記第１ゲート絶縁膜を順次パター
ニングして、前記ＰＭＯＳ領域及び前記ＮＭＯＳ領域の
一方の領域に第１ゲートを形成し、他方の領域にダミー
ゲートを形成する段階と、 前記第１ゲート及び前記ダミーゲートの両側壁にスペー
サを形成し、前記第１ゲート及び前記ダミゲートの両側
方の半導体基板にソース／ドレイン領域を形成する段階
と、 前記ソース／ドレイン領域が形成された全体結果物上に
層間絶縁膜を蒸着する段階と、 前記層間絶縁膜を研磨して、前記第１金属膜を露出させ
る段階と、 前記ダミーゲートを除去して、前記半導体基板の所定部
分を露出させる段階と、 前記露出した半導体基板及び前記層間絶縁膜上に、第２
ゲート絶縁膜及び第２金属膜を順次蒸着する段階と、 前記層間絶縁膜が露出するように、前記第２金属膜及び
前記第２ゲート絶縁膜を研磨して、第２ゲートを形成す
る段階とを含むことを特徴とする半導体素子のデュアル
ゲート製造方法。 - 【請求項２】 ＰＭＯＳ領域及びＮＭＯＳ領域を備える
半導体基板を用意する段階と、 前記半導体基板の全面に、第１ゲート絶縁膜、第１金属
膜及び第１マスク膜を順次蒸着する段階と、 前記第１マスク膜をパターニングする段階と、 前記第１マスク膜をエッチング障壁として用いて前記第
１金属膜及び前記第１ゲート絶縁膜を順次エッチングし
て、前記ＰＭＯＳ領域及び前記ＮＭＯＳ領域にそれぞれ
ゲート構造を形成する段階と、 前記ゲート構造の両側壁にスペーサを形成し、前記ゲー
ト構造の両側方の半導体基板にソース／ドレイン領域を
形成する段階と、 前記ソース／ドレイン領域が形成された全体結果物上に
層間絶縁膜を蒸着する段階と、 前記層間絶縁膜及び前記第１マスク膜を研磨して、前記
第１金属膜を露出させる段階と、 前記露出した第１金属膜を含む全体結果物の上部に、前
記ＰＭＯＳ領域及び前記ＮＭＯＳ領域のいずれか一方の
領域を選択して第２マスク膜を蒸着する段階と、 前記第２マスク膜をエッチング障壁として用いて前記第
１金属膜及び前記第１ゲート絶縁膜を順次エッチングし
て、前記半導体基板の所定部分を露出させる段階と、 前記露出した半導体基板、前記層間絶縁膜及び前記第２
マスク膜上に、第２ゲート絶縁膜及び第２金属膜を順次
蒸着する段階と、 前記層間絶縁膜が露出するように、前記第２金属膜及び
前記第２ゲート絶縁膜を研磨して、ゲート構造を完成す
る段階とを含むことを特徴とする半導体素子のデュアル
ゲート製造方法。 - 【請求項３】 前記第１金属膜は、ＮＭＯＳ用金属膜で
あり、前記第２金属膜は、ＰＭＯＳ用金属膜であること
を特徴とする請求項１又は２に記載の半導体素子のデュ
アルゲート製造方法。 - 【請求項４】 前記ＮＭＯＳ用金属膜は、仕事関数値が
４．２ｅＶ以下の金属から形成されることを特徴とする
請求項３に記載の半導体素子のデュアルゲート製造方
法。 - 【請求項５】 前記ＰＭＯＳ用金属膜は、仕事関数値が
４．８ｅＶ以上の金属から形成されることを特徴とする
請求項３に記載の半導体素子のデュアルゲート製造方
法。 - 【請求項６】 前記第１金属膜は、ＰＭＯＳ用金属膜で
あり、前記第２金属膜は、ＮＭＯＳ用金属膜であること
を特徴とする請求項１又は２に記載の半導体素子のデュ
アルゲート製造方法。 - 【請求項７】 前記ＮＭＯＳ用金属膜は、仕事関数値が
４．２ｅＶ以下の金属から形成されることを特徴とする
請求項６に記載の半導体素子のデュアルゲート製造方
法。 - 【請求項８】 前記第１金属膜は、１０００〜３０００
Åの厚みで蒸着されることを特徴とする請求項１又は２
に記載の半導体素子のデュアルゲート製造方法。 - 【請求項９】 前記第１及び第２ゲート絶縁膜の各々
は、酸化膜、オキシナイトライド膜及び高誘電率膜の内
のいずれか１つであることを特徴とする請求項１又は２
に記載の半導体素子のデュアルゲート製造方法。 - 【請求項１０】 前記第１及び第２マスク膜の各々は、
８００〜１０００Åの厚みで蒸着されることを特徴とす
る請求項２に記載の半導体素子のデュアルゲート製造方
法。 - 【請求項１１】 前記層間絶縁膜は、４０００〜６００
０Åの厚みで蒸着されることを特徴とする請求項１又は
２に記載の半導体素子のデュアルゲート製造方法。 - 【請求項１２】 前記第１金属膜及び前記第１ゲート絶
縁膜のエッチングは、乾式又は湿式エッチングにより行
われることを特徴とする請求項１又は２に記載の半導体
素子のデュアルゲート製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-085605 | 2000-12-29 | ||
| KR10-2000-0085605A KR100422342B1 (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 게이트 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289700A true JP2002289700A (ja) | 2002-10-04 |
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ID=19703942
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001386717A Pending JP2002289700A (ja) | 2000-12-29 | 2001-12-19 | 半導体素子のデュアルゲート製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6514827B2 (ja) |
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