JPS63308382A - Ｌｄｄ構造を有するトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＬＤＤ構造のトランジスタにおいて、ゲート電極のチャ
ネル長方向における両端縁に接して、ソース／ドレイン
領域の一部をマスクする所定幅の側壁を設け、ゲート電
極と該側壁をマスクとしてソース／ドレイン領域に高濃
度のイオン注入を行ったのちに、側壁を除去してソース
／ドレイン領域の一部に低濃度のイオン注入を行う。少
なくとも側壁およびゲート電極の下に、あらかじめゲー
ト電極とは別の比較的薄い導体層を設けておき、この導
体層をマスクとして用いることにより、−回のイオン注
入でＬＤＤ構造を形成する方法も開示されている。

〔産業上の利用分野〕

本発明はＭＯＳ　　）ランジスタに係り、とくに短チヤ
ネル効果を抑制するための構造として提案されたＬＬＤ
構造を有するトランジスタの製造方法に関する。

〔従来の技術〕

ＭＯＳトランジスタにおいて、チャネル長が１ミクロン
（μｍ）程度と短くなると１例えば、Ｎチャネル型のＭ
ＯＳ　　ｆ−ランジスタの場合には、ドレイン近傍の高
電界によって加速されたホットエレクトロンがゲート絶
縁層に注入される。このようにして注入された電荷が蓄
積される結果、闇値電圧（Ｖｔｈ　）が次第に高くなる
現象がある。

これに対して、チャネル近傍のソース／ドレイン領域に
１幅が０．５μｍ程度以下の低濃度領域を設けることに
より高電界を緩和し、ゲート絶縁層に対する電荷の注入
を抑制する。　ＬＤＤ　　（ＬｉｇｈｔｌｙＤｏｐｅｄ
　Ｄｒａｉｎ　　：低不純物濃度ドレイン）構造が提案
されている。第２図はＰ、Ｊ、Ｔｓａｎｇ他によって開
示されｋＬＤＤ構造ＣＩＥＥＥ、　ＨＤ−２９，５９０
（１９８２）　）　。

また、第３図は渡辺他によって開示されたＬＤＤ構造〔
応用物理学会予稿集（４５回）　１２Ｐ−Ａ−１（１９
８４）〕を示す断面図である。

まず、第２図の構造について説明する。最初に。

シリコンウェハ等の半導体基板２０の上にゲート絶縁Ｎ
２１およびゲート電極２２を形成し、ゲート電極２２を
マスクとして、半導体基板２０に低濃度の不純物（図で
はｎ型）を注入する。次に、半導体基板２０の全面に９
例えば５ｉ０２等から成る厚さ０．５　μｍ程度の絶縁
層を生成し、この絶縁層を、異方性エツチング技術を用
いて、ゲート電極２２の側面部分の絶縁Ｎ２３のみが残
るように選択的に除去する。

次いで、ゲート電極２２と絶縁層２３をマスクとして。

半導体基板２０に高濃度の不純物（図ではｎ型）を注入
する。このようにして、半導体基板２０におけるゲート
電極２２に対向するチャネル領域の両側に。

低濃度不純物領域（ｎ−）２４および高濃度不純物領域
（ｎ＋）２５から構成されるソース／ドレイン領域が形
成される。

第３図の構造は、第２図における絶縁層を薄く（例えば
２０ｎｍ）形成し、この絶縁層に対する異方性エツチン
グを行わずに、半導体基板２０の全面に。

例えば、厚さが０．５μ−程度の多結晶シリコン層を生
成し、この多結晶シリコン層を異方性エツチング技術を
用いて選択的に除去し、ゲート電極２２の側面にのみ多
結晶シリコンＩＪ２６を残し、ゲート電極２２と多結晶
シリコン層２６をマスクとして、半導体基板２０に高濃
度の不純物を注入する。このようにして、第２図と同様
に、低濃度不純物領域（ｎ−）２４および高濃度不純物
領域（ｒｉ”）２５から構成されるソース／ドレイン領
域が形成される。

〔発明が解決じようとする問題点〕

上記従来のＬＤＤ構造では、低濃度不純物のイオン注入
用のマスクは、先にゲート電極が形成されている半導体
基板の全面に、　５ｉ０２あるいは多結晶シリコン層を
形成し、この層を異方性の反応性イオンエツチング（Ｒ
ＩＥ　）を用いてエツチングを行い、ゲート電極の側面
にのみ選択的に残すことによって形成される。しかしな
がら、ゲート電極の側面に形成されるマスク（側壁）の
形状および寸法の再現性が十分でなく、その結果、低濃
度不純物注入層における濃度および分布プロフィルの制
御が困難であり、特性の揃った素子の歩留りが低いとい
う問題があった。また、上記のような不安定性があるた
めに、　ＬＬＤ　　Ｉ−ランジスタにおける低濃度不純
物注入層の幅をソース側では薄くシ、ドレイン側では厚
くして、相互コンダクタンス（Ｇｍ）を低下させること
なくホットエレクトロン効果を抑制することが実現でき
なかった。

〔問題点を解決するための手段〕

上記従来の問題点は、半導体基板の表面に生成された分
離用絶縁膜によって分離されている素子領域内に形成さ
れ、かつ、所定の幅を以て該素子領域を横断するように
延伸するゲート電極と該ゲート電極と半導体基板との間
に設けられたゲート絶縁膜とを備えたトランジスタの製
造において。

ゲート電極およびゲート絶縁膜の双方に比してエツチン
グされ難い材料から成り、所定の幅（ｔおよびｔ’）を
有し、かつ、ゲート電極の幅（Ｗ）に等しい間隔を以て
互いに平行に対峙するとともに素子領域を横断するよう
に延伸する一対の側壁を素子領域に形成し、素子領域に
おける少なくとも側壁に挟まれた領域にゲート電極を構
成する導体層を生成し、前記一対の側壁とこれらに挟ま
れた領域とによって占められた領域の外側の素子領域に
対して高濃度の不純物を注入し、この高濃度不純物の注
入と同時もしくはその後に、側壁によって占められて、
いた素子領域に対して低濃度の不純物を注入する工程を
含むことを特徴とする本発明に係るＬＤＤ構造のトラン
ジスタの製造方法により解決される。

〔作用〕

半導体基板におけるチャネル領域の両側の表面に所定の
形状および寸法を有する一対の側壁を形成したのち、こ
の側壁対に挟まれた領域にゲート電極を形成し、このゲ
ート電極と側壁対をマスクとして高濃度不純物の注入を
行い、側壁対を除去した領域に低濃度不純物の注入を行
う、これにより、チャネル長が１μｍもしくはそれ以下
のＭＯ５トランジスタに有効な０．５μｍもしくはそれ
以下の幅を有する低濃度不純物領域の形成において。

不純物濃度およびその分布プロフィルを再現性よく制御
できる。また、チャネル長は側壁対によってセルファラ
インで決定されるので高寸法精度が保証される。その結
果、特性および製造歩留りのすぐれたＭＯＳ　　）ラン
ジスタを提供できる。また。

ソース側およびドレイン側における低濃度不純物層を、
それぞれの幅が異なるように作製できるので、オフセッ
トゲート型トランジスタの製造が可能である。

〔実施例〕

以下に本発明の詳細な説明する。以下の図面を通じて同
一もしくは相当部分には同一符号を付しである。

第１図（ａ）ないしくｆ）は第一の実施例の工程を示す
断面図である。同図（ａ）に示すように。

シリコンウェハ等の半導体基板１には、公知の方法によ
り、素子領域１００に対応する開口を有する分離用絶縁
膜２とゲート絶縁膜を構成する絶縁層３を形成する。こ
の半導体基板１の全面に、後述する側壁を構成するため
の側壁材層４を形成する。

側壁材層４は１例えば窒化シリコン（Ｓｉ３Ｎ４　）か
ら成り、厚さ０．２〜１．０μｍである。側壁材層４の
厚さは、後述するゲート電極の厚さと同程度とし、また
１通常の化学気相成長（ＣＶＤ　）法を用いて形成すれ
ばよい。また、後の工程によっては。

側壁材層４としてレジスト膜を用いることもできる。

次いで、側壁材層４の上に、所定の幅（１）を有し、所
定の間隔（Ｗ）を以て互いに平行に対峙するとともに、
素子領域１００を横断して延伸するように、レジストマ
スク５が形成される。レジストマスク５の幅（１）およ
び間隔（Ｗ）は、それぞれ、０．５μｍおよび１．０μ
ｍ程度もしくはそれ以下であり９通常の電子ビームリソ
グラフィ、エックス線露光、　Ｄｅｅｐ　ＵＶ露光等に
よりパターンニングされる。

このレジストマスク５をマスクとして側壁材層４をエツ
チングする。絶縁層３が酸化シリコン（Ｓｉ０２）から
成り、かつ、側壁材層４がＳｉ３Ｎ４から成る場合には
１例えば四弗化炭素（ＣＦ４　）と酸素（０２）との混
合ガスをエツチング剤として用い。

下地の５ｉ０２絶縁層３の露出を終点として検出するＲ
ＩＢを適用すればよい、このようにして、第１図（ｂ）
に示すように、素子領域１００における絶縁層３の上に
９幅（１）を有し１間隔（Ｗ）を以て互いに平行に対峙
するとともに、素子領域１００を横断するように延伸す
る一対の側壁６が形成される。

次いで、第１図（ｃ）に示すように、半導体基板１の全
面に、ゲート電極を構成する導体層７を形成する。導体
層７は９例えば、厚さが２０００人ないし６０００人の
多結晶シリコン（Ｐｏｌｙ−Ｓｔ　）から成り５通常の
ＣＶＤ法を用いて生成すればよい。この導体Ｎ７の上に
、側壁６の対の間の領域を覆うレジストマスク８を形成
し、導体層７に等方性のエツチングを施す。導体層７が
Ｐｏ１ｙ−Ｓｉの場合には。

圧力が約０．Ｉ　Ｔｏｒｒの四塩化炭素中で、入力高周
波電力が約１５００Ｗでエツチングを行う。これにより
。

サイドエツチングが生じ易くなり、第１図（ｄ）に示す
ように、側壁６の対の外側のＰｏ１ｙ−５ｉ　ｉ体層７
は、下地の絶縁Ｎ３が露出するまで除去され。

また、レジストマスク８の下の導体層の大部分は。

側壁６の高さ程度の厚さにエツチングされる。このよう
にして、側壁６の間に幅（Ｗ）のゲート電極９が形成さ
れる。

次いで、第１図（ｅ）に示すように、半導体基板１の全
面に高濃度の不純物をイオン注入する。

この場合の注入条件は１例えば、砒素（Ａｓ）イオンの
場合、加速電圧６０ＫＶ、　　ドーズ量３ｘｌＯ１５イ
オン／ｃｌＡである。この条件によれば、不純物イオン
は９分離用絶縁膜２．側壁６およびゲート電極９によっ
て阻止されるが、これらから露出している領域では、絶
縁層３を透過し、半導体基板１に注入される。このよう
にして、側壁６の対の両側の素子領域内の半導体基板１
に、高濃度不純物領域１０が形成される。

上記において、レジストマスク８は高濃度不純物のイオ
ン注入に先立って除去してもよく、またこのイオン注入
が終了した直後に除去してもよい。

こののら、側壁６を除去し１分離用絶縁膜２およびゲー
ト電極９をマスクとして、半導体基板１の全面に低濃度
不純物をイオン注入する。この場合の注入条件は１例え
ば、ｇ　（Ｐ）イオンの場合。

加速電圧６０ＫＶ、　　ドーズ量１ｘｌＯ１３イオン／
ｄである。このようにして、第１図（ｆ）に示すように
。

ゲート電極９に対向する領域（チャネル領域）に接して
、その両側に低濃度不純物領域１１が形成される。

以後１通常のＭＯＳトランジスタの製造と同様に。

半導体基板１の全面に保護絶縁層を形成し、ゲート電極
９および高濃度不純物領域１０のそれぞれに対するコン
タクト孔を設け、これらを通じてそれぞれに接続された
配線層を形成してＭｏＳトランジスタが完成される。

本実施例においては、レジストマスク８の位置に対し、
側壁６の幅（ｔ≦０．５μｍ）の１／２のずれが許容さ
れるので１位置合わせ操作が楽になる利点がある。

第４図（ａ）ないしくｅ）は本発明の第二の実施例の工
程を示す断面図である。本実施例においては、同図（ａ
）に示すように、第１図（Ｃ）までの工程と同様にして
半４体基板１の上に形成された１例えばＰｏ１ｙ−Ｓｔ
から成る導体層７を、側壁６が露出するまで平坦に研磨
し、第４図（ｂ）に示す構造を得る。この平坦化研磨は
９例えば０．５重量％アルミナ（Ａ１２０３　）と１０
〜２０重ｉｔ％水酸化カリウム（ＫＯＨ）水溶液の混合
物から成る研磨剤を用いて行う。側壁６の対の間には前
記導体層から構成されるゲート電極９が形成される。

次いで平坦化された導体層７の上に、第４図（Ｃ）に示
すように、側壁６とその間を覆うレジストマスク１２を
形成したのち、レジストマスク１２から露出している導
体層７を選択的に除去する。この除去においても、前記
と同様に等方性のＲＩＥを用いればよい。

レジストマスク１２を除去したのち、第４図（ｄ）に示
すように１分離用絶縁膜２．側壁６およびゲート電極９
をマスクとして半導体基板１にイオン注入を行い、高濃
度不純物領域１０を形成する。

さらに、側壁６を選択的に除去したのち、第４図（ｅ）
に示すように１分離用絶縁膜２とゲート電極９をマスク
として半導体基板１にイオン注入を行い、低濃度不純物
領域１１を形成する。

以後、第一の実施例で説明したと同様の処理を施し、　
Ｍｏ５　　トランジスタを形成する。

第５図（ａ）ないしくｆ）は本発明の第三の実施例の工
程を示す断面図である。本実施例においては、同図（ａ
）に示すように１分離用絶縁膜２と絶縁層３が形成され
た半導体基板１の全面に。

後に形成されるゲート電極を構成するための導体層とは
別の、第二の導体層１３を形成したのち、前記実施例と
同様にｌ　Ｓｉ３Ｎ４等から成る側壁材層４を形成する
。第二の導体層１３は２例えば導電性のＰｏ１ｙ−５ｉ
　から成る。

側壁材層４をレジストマスク５を用いてエツチングし、
第５図（ｂ）に示すように、一対の側壁６を形成する。

側壁６はそれぞれが厚さｔを有し。

間隔Ｗを以て互いに平行に対峙しするとともに。

素子領域を横断するように延伸していることは。

前述の実施例と同様である。次いで、第５図（Ｃ）に示
すように、側壁６の対の間の領域に対応した開口を有す
るレジストマスク１４を形成し、第二の導体層１３を電
極とするメッキ法を用いて、前記開口部に露出している
第二の導体層１３の上に、第一の導体層、すなわちゲー
ト電極９を生成する。

メッキ法により形成される第一の導体層の例としては、
白金（Ｐｔ）　、　　ロジウム（Ｒｈ）あるいはモリブ
デン（Ｍｏ）である。

こののち、レジストマスク１４を除去し、さらに側壁６
およびゲート電極９が占める領域以外の領域に存在する
第二の導体層１３を除去し、第５図（ｄ）に示すような
構造を得る。なお、上記において第二の導体層１３がＰ
ｏ１ｙ−５ｉから成る場合には。

その除去は、第一の実施例におけるＰｏ１ｙ−５ｉ　導
体層７の工°ツチングと同様に行えばよい。

以後、第５図（ｅ）に示すように９分離用絶縁膜２．側
壁６およびゲート電極９をマスクとして。

半導体基板ｌに対して高濃度不純物をイオン注入し、同
図（ｆ）に示すように、側壁６とその下に存在する第二
の導体層１３を除去したのち９分離用絶縁膜２とゲート
電極９をマスクとして、半導体基板１に対して低濃度不
純物をイオン注入する。

その後は、前記の実施例で説明したと同様の処理を施し
、　ＭＯＳ　　）ランジスタを形成する。

第６図は本発明の第四の実施例を示す断面図である。す
なわち、第５図（ｄ）の工程終了後、側壁６を選択的に
除去することにより、第６図の構造を得たのち１分離用
絶縁膜２．ゲート電極９および第二の導体層１３をマス
クとして、高濃度の不純物のイオン注入を行う。これに
より、第二の導体Ｎ１３から露出している領域の半導体
基板１には高濃度不純物領域１０が形成され、同時に、
ゲート電極９から露出している第二の導体層１３の下の
半導体基板１には低濃度不純物領域１１が形成される。

このように２本第四の実施例によれば、一度のイオン注
入により、高濃度不純物領域と低濃度不純物領域とが形
成できる。

第７図は本発明の第五の実施例の工程を示す断面図であ
る。本実施例においては、第５図（ｂ）の工程終了後の
半導体基板１の全面に、第二の導体層１３を電極とする
メッキ法を用いて、第７図（ａ）に示すように、ゲート
電極を構成する導体層１５形成する。メッキ法で形成さ
れる導体層１５０例は、前記実施例におけると同様に、
　Ｐｔ、　ＲｈあるいはＭｏである。

次いで、第７図（ｂ）に示すように、側壁６の対および
その間の領域を覆うレジストマスク１６を形成し、レジ
ストマスク１６から露出している前記導体層１５を除去
する。この除去は、導体層１５に適した公知の湿式また
は乾式のエツチング法を用いればよい。このようにして
、側壁６の対の間に導体層１５から構成されるゲート電
極９が形成される。

以後レジストマスク１６を除去するか、あるいはそのま
ま残した状態で、第５図（ｅ）と同様にして、半導体基
板１に対して高濃度不純物のイオン注入を行い、高濃度
不純物領域１０を形成する。さらに、側壁６およびその
下に存在する第二の導体Ｎ１３を除去したのち、第５図
（ｆ）と同様にして。

半導体基板１に対して低濃度不純物のイオン注入を行い
低濃度不純物領域１１を形成する。

その後、前記の実施例で説明したと同様の処理を施し、
　ＭＯＳ　　）ランジスタを形成する。

上記第三ないし第五の実施例においてメッキ法によりゲ
ート電極９を構成する導体層を形成する場合のように、
低温で導体層が形成できるので。

側壁６を構成する材料としては、　Ｓｉ３Ｎ４のような
耐熱性の材料である必要はなく、ポリイミドあるいはレ
ジストを用いることができる。側壁材としてレジストを
用いた場合には、第５図（ａ）におけるレジストマスク
５を用いず、側壁材層４に直接パターンニングすること
が可能である。

また、側壁の幅ｔおよびｔ′が異なるように設計してお
くことより、低濃度不純物領域１１がソース側とドレイ
ン側で異なる所定の幅を有するように制御することがで
きる。

〔発明の効果〕

本発明によれば、　ＬＤＤ構造を有するトランジスタの
製造において、低濃度不純物領域における濃度および分
布プロフィルが高精度かつ再現性よく制御でき、また、
高寸法精度のチャネルがセルファラインで形成できるの
で、特性の優れたトランジスタを歩留りよく製造できる
効果がある。さらに、低濃度不純物領域の幅の制御が確
実となり。

ソース側とドレイン側で異なる幅の低濃度不純物領域を
有するオフセットゲート構造を容易に実現できる効果が
ある。

【図面の簡単な説明】

第１図（ａ）ないしくｆ）は本発明の第一の実施例の工
程を示す断面図。 第２図および第３図は従来のＬＤＤ構造を形成する工程
を説明するための断面図。 第４図は（ａ）ないしくｅ）は本発明の第二の実施例の
°工程を示す断面図。 第５図（ａ）ないしくｆ）は本発明の第三の実施例の工
程を示す断面図。 第６図は本発明の第四の実施例を示す断面図。 第７図（ａ）および（ｂ）は本発明の第五の実施例の工
程を示す断面図 である。 図において。 １は半導体基板。 ２は分離用絶縁膜。 ３は系色縁層。 ４は側壁材層。 ５と８と１２と１４と１６はレジストマスク。 ６は側壁。 ７と１５は導体層。 ９はゲート電極１ １０は高濃度不純物領域。 １１は低濃度不純物領域。 １３は第二の導体層。 である。 Ａ＼吊ト１月のフミに例 茅　１　阻 従来のＬＤＤ庸面 々末のＬＤＤ賭立 茅　３２ 本俺朗Ｏ寮庚列 ）　４　暖 η＼屓さ」月２−更しポε例 ＄６ｒ２ ’ｌＩＥ季熱Ｕ月０ブ壬にイ列 鴻ミ　　６　０〕 燭芝　　７７

Claims (10)

【特許請求の範囲】
1. （１）分離用絶縁膜によって分離された半導体基板上の
   素子領域を横断するように延伸する所定の幅のゲート電
   極および該ゲート電極に対応するゲート絶縁膜とから成
   るトランジスタの製造において、該ゲート電極およびゲ
   ート絶縁膜の双方に比してエッチングされ難い材料から
   成り、該ゲート電極の幅（Ｗ）に等しい間隔を以て互い
   に平行に対峙するとともに該素子領域を横断するように
   延伸する一対の側壁を形成する工程と、 少なくとも該側壁に挟まれた該素子領域の部分に該ゲー
   ト電極を構成するための導体層を生成する工程と、 該側壁によって占められた領域および該側壁に挟まれた
   領域の両領域の外側の該素子領域に高濃度の不純物を注
   入する工程と、 該側壁によって占められていた該素子領域の部分に低濃
   度の不純物を注入する工程 とを含むことを特徴とするＬＤＤ構造を有するトランジ
   スタの製造方法。
2. （２）該側壁および導体層をマスクとして該高濃度不純
   物をイオン注入し、かつ、該側壁を除去したのち、該導
   体層をマスクとして該低濃度不純物をイオン注入するこ
   とを特徴とする特許請求の範囲第１項記載のトランジス
   タの製造方法。
3. （３）該側壁が形成されている該半導体基板の全面にゲ
   ート電極用の該導体層を形成する工程と、該側壁上と該
   側壁に挟まれた領域上における該導体層を選択的にマス
   クし、露出している該導体層を等方性のエッチング方法
   を用いて除去する工程とを含むことを特徴とする特許請
   求の範囲第１項記載のトランジスタの製造方法。
4. （４）該側壁が形成されている該半導体基板の全面にゲ
   ート電極用の該導体層を形成する工程と、該導体層の表
   面を平坦に研磨する工程と、 該側壁上と該側壁に挟まれた領域上における該導体層を
   選択的にマスクし、露出している該導体層をエッチング
   により除去する工程 とを含むことを特徴とする特許請求の範囲第１項記載の
   トランジスタの製造方法。
5. （５）該側壁の形成に先立って、該分離用絶縁層が形成
   されている該半導体基板の全面に第二の導体層を形成す
   る工程と、 該第二の導体層上の少なくとも該側壁に挟まれた領域に
   第一の前記導体層を形成する工程とを含むことを特徴と
   する特許請求の範囲第１項記載のトランジスタの製造方
   法。
6. （６）該第二の導体層を電極としてメッキ法により第一
   の導体層を形成することを特徴とする特許請求の範囲第
   ５項記載のトランジスタの製造方法。
7. （７）該一対の側壁とこれらに挟まれた領域とによって
   占められた領域の外側における該第一および第二の導体
   層を除去する工程と。 該側壁および第一の前記導体層をマスクとして、該素子
   領域に該高濃度不純物をイオン注入する工程と。 該側壁および該側壁と該半導体基板との間に存在する該
   第二の導体層とを除去する工程と、該第一の導体層をマ
   スクとして、該素子領域に該低濃度不純物をイオン注入
   する工程 とを含むことを特徴とする特許請求の範囲第５項記載の
   トランジスタの製造方法。
8. （８）該側壁を選択的に除去する工程と、 該側壁を除去することによって露出された該第二の導体
   層とをマスクしてイオン注入を行う工程とを含み、該素
   子領域において、露出された該第二の導体層の下の領域
   に低濃度不純物層を、かつ、該第二の導体層から露出し
   ている領域に高濃度不純物層を、それぞれ形成すること
   を特徴とする特許請求の範囲第５項記載のトランジスタ
   の製造方法。
9. （９）該側壁はレジストから成ることを特徴とする特許
   請求の範囲第１項記載のトランジスタの製造方法。
10. （１０）該側壁は互いに異なる幅（ｔおよびｔ’）を有
    することを特徴とする特許請求の範囲第１項記載のトラ
    ンジスタの製造方法。