JPH0323673A - 非対称構造の電界効果トランジスタおよびその製造方法 - Google Patents

非対称構造の電界効果トランジスタおよびその製造方法

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JPH0323673A
JPH0323673A JP2147547A JP14754790A JPH0323673A JP H0323673 A JPH0323673 A JP H0323673A JP 2147547 A JP2147547 A JP 2147547A JP 14754790 A JP14754790 A JP 14754790A JP H0323673 A JPH0323673 A JP H0323673A
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gate electrode
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Christopher F Codella
クリストフアー・フランク・コーデラ
Nivo Rovedo
ニボ・ロヴエド
Seiki Ogura
セイキ・オグラ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は一般的には半導体デバイスに関するものであ
り、より詳細には、非対称のソース・ドレイン領域を有
する電界効果トランジスタ（ＦＥ′ｒ）およびその製造
方法に関するものである。
［従来技術］ トランジスタ・デバイスを小型化させようとする現状で
の努力の結果として、そのチャンネルの長さが著しく短
いＦＥＴの製造が試みられている。
しかしながら、ＦＥＴのチャンネルがミクロンおよびサ
ブミクロンの範囲に近ｊ寸いてくると、その結果として
のデバイスは不所望の動作特性を呈することになる。こ
れらの不所望の特性に含まれる事項（ＩＩＩ定的なもの
ではないが）は次の通りである。
ｌ）ブレークダウン電圧の減少； ２）パンチ・スノＩ／７ｉｉ圧の減少；３）スレブシ冒
ルド電圧制御の悪化；そして、４）熱電子による劣化。
上述された問題点に応答して、ＦＥＴの構成について、
特にデバイスのチャンネルに隣接したンースおよびドレ
イン領域の構成について、様々な手直しがなされてきた
。オグラ他（Ｏｇｕｒａ　ｅｔ　ａｌ．）に対する米国
特許第４．３６６．６１３号であって、この発明の譲受
人に譲渡されたものによれば、短いチャンネルのデバイ
スにおいて、ブレークダウン電圧の増大と熱電子による
劣化の抑止とのために、僅かにドープされたドレイン（
ＬＤＤ）を用いることが示されている。このＬＤＤの構
成は、延長部内での、ソースおよびドレイン領域の僅か
にドープされた伸長部からなるものであって、その導電
性のタイプはソースおよびドレイン領域のそれと同じも
のである。
１　９　８　２年、　アイ・イー・ディー・工▲・　テ
クニカル・ダイジェスト（ＩＥＤＭ　Ｔｅｃｈｎｉｃａ
ｌ　Ｄｉｇｅｓｔ）、第７１８頁の、オグラ他（Ｏｇｕ
ｒａ　ｅｔ　ａｌ．）による「ダブル注入式のＬＤＤを
用いた半ミクロンのＭＯ　Ｓ　Ｆ　Ｅ　Ｔ　（Ａ　Ｈａ
Ｉｒ−旧ｃｒｏｎ　ＭＯＳＦＥＴ　ｔｌｓｉｎｇ　Ｄｏ
ｕｂｌｅ　Ｉｍｐｌａｎｔｅｄ　ＬＤＤ）Ｊに示されて
いるｒ？ＥＴには、デバイスのチャンネルの近傍におけ
るＬＤＤドレインおよびソースの伸長部を包囲するポケ
ット（または“ハロー（ｈａｌｏ）”″）が含まれてお
り、これらのポケットの導電性はＬＤＤ拡散部における
導電性のタイプとは反対にされている。コデラ他（Ｃｏ
ｄｅｌｌａ　ｅｔ　ａｌ．）に対する米国特許第４．６
３６．８２２号であってこの発明の譲受人に譲渡された
もの、そして、シナダ他（Ｓｈｊｎａｄｓ　ｅｔ　ａｌ
．）に対する米国特許第４．５９７，８２４号には、同
様なハロー（ｈａｌｏ）が示されている。その動作にお
いては、これらのハローによれば、スレフシ璽ルド電圧
の減少およびパンチ・スルー電圧の減少を含む、短いチ
ャンネルによる不所望の効果が減少するように機能する
。
特開昭５８−１９４３６７号には、ＬＤＤンースおよび
ドレインの伸長部、そして、該ＬＤＤソースの伸長部を
包囲する単一のポケットの双方を含むＦＥＴが示されて
いる。このデバイスを形成させるためのブロシ．スが示
されているが、このプロセスによれば、少なくとも１個
の極めて正確なフォトリングラフィ・ノク・マスキング
・ステ，プが必要とされる。
特開昭５８−１　１５８６３号に示されているＦＥＴは
、ソースおよびドレイン領域の下にドーパントの濃度が
高い領域が埋め込まれていて、少なくとも１個のポケッ
トでドレイン領域を包囲するか、または、襟数個のポケ
ットでソースおよびドレイン領域の双方を包囲するよう
にされている。
上述されたように、ＦＥＴのチャンネルを短くすること
、そして、より小形でより高密度なデバイスを設けるこ
とは、この分野での優先的解決課題である。このことは
、このような目的に向けられた上述の公報類によって明
らかである。このようなことの達成は、特に付随して予
想される動作能力の低下をともなうことなく達成される
ときには、当該分野における有意な寄与をすることにな
る。
［発明が解決しようとする課Ｂ］ この発明の目的は、新規かつ改善されたＦＥＴおよびそ
の製造方法を提供することにある。
この発明の別の目的は、サブミクロンの長さのゲートを
備えており、従来技術のものに比べて改善された動作特
性を有するＦＥＴを提供することにある。
この発明の更に別の目的は、サブミクロンの長さのゲー
トを備えており、ＦＥＴの延長部において非対称の構成
にされている上述のＦＥＴを製造するための方法を提供
することにある。
［課題を解決するための手段１ この発明の一つの局面によれば、非対称の構成にされた
電界効果トランジスタが次のようにして提供される。即
ち、第１の導電性タイプの半導体基板；この基板上に配
置されており、延長部によって間隔がとらりている、第
２の導ｉ性タイプのソース領域およびドレイン領域；そ
して、第２の導電性タイプであり、かつ、ドレイン領域
に比べてドーパントのｌＷ度が低い、延長部へ延びたド
レイン延長部；からなる電界効果トランジスタが．提供
される。
この発明の別の局面によれば、非対称の構戊にされた電
界効果トランジスタが次のようにして提供される。即ち
、第１の導電性タイプの半導体基板：この基板上に配置
されており、延長部によって間隔がとられている、第２
の導電性タイプのンース領域およびドレイン領域；第１
の導電性タイプであり、わっ、基板に比べてドーパント
の濃度が高い、ソース領域を包囲するハロー領域；そし
て、第２の導電性タイプであり、かつ、ドレイン領域ニ
比べてドーパントの！ｆｌｌ低い、延長部へ延びたドレ
イン延長部；からなる電界効果トランジスタが提供され
る．こ．の発明の別の局面によれば、電界効果トランジ
スタの製造方法が次のようにして提供される。
即ち、第１の導電性タイプの半，導体基板を用意するこ
と；この基板上に、延長部によって間隔がとられる、第
２の導電性タイプのソース領域およびドレイン領域を形
成すること；そして、 第２の導電性タイプであり、かつ、ドレイン領域に比べ
てドーパントーの濃度が低い、延長部へ延びたドレイン
延長部を形或すること；のマスク材料層を含んでなる電
界効果トランジスタの製造方法が提供される。
この発明の更に別の局面によれば、電界効果トランジス
タの製造方法が次のようにして提供される。即ち、第１
の導電性タイプの半導体基板を用意すること：基板上に
ゲート電極材科層を形成すること；ゲート電極材料層の
上に、諸ステップを有するマスクを形或すること；この
マスクに対して自己整列された基板の一部に第１のデバ
イス領域を形成すること；ゲート１１極材料層からゲー
ト電極を一部に第１のデバイス領域を形成すること；第
２のマスクに隣接している基板部分を露出させること；
そして、サイドウォールを残すために基板の新しく露出
された部分に第２のデバイス領域を形戊すること；のマ
スク材料層を含んでなる電界効果トランジスタの製造方
法が提供される。
［実施例］ ここで図面を参照すると、第！図に示されているＩＧＦ
ＥＴＩＯは、Ｐ−フォトレジスト材料の基板１２の上に
構成されている。ここで用いられている′Ｐ“および“
Ｎ”は半導体のドーピングのタイプの参照符号であり、
また、“＋”および”はドーピングの相対的な！Ｉ＆を
記述するために用いられる。
（μム下冷白） １（；ＦＥＴＩＯに含まれている、大量にドープされた
Ｎ＋ソース領域ｌ４およびＮ＋ドレイン領域１６は、そ
れぞれに、基板ｌ２の表面に配置されており、また、基
板のチャンネル部分１８によって間隔をおかれている。
ゲート構或体２０は基板ｌ２の表面に配置されていて、
ソースおよびドレイン領域１４、ｌ６に延びており、ま
た、延長部１８の上にある。ゲート構成体２０に含まれ
ている導電性材料の電極２２は、好適には、ドープされ
たポリシリコン、または、アルミー銅・合金のような金
属からなるものである。そして、この電極は二酸化シリ
コン（Ｓｉｎ，）の薄層２４によって基板ｌ２の表面か
ら間隔をおかれている。ゲート電極２２の長さはＬであ
って、更に詳細に後述されるように、１ミクロンより短
いことが有益である。延長部１８には、当該分野ではよ
く理解されている態様をもって、スレγシ曹ルド調節注
入物（図示されない）を含ませることができる。
る。
ここで示されている実施例において、ゲート構成体２０
には、好適には窒化シリコン（Ｓｉｓｌｌ４）のような
絶縁材料からなるサイドウオール（ｓｉｄｅｗａｌｌ）
２　６　Ａ，　２　６　Ｂが含まれている。サイドウオ
ール２６Ａ，２６Ｂの双方は、後述される態様をもって
デバイスのソースおよびドレイン領域の形成くこ用いら
れ、また、ＩＣＦＥＴＩＯの後続のメタライゼイシ詳ノ
（図示されない）における絶縁体として用いられる。
この発明の一つの局面によれば、ＩＧＦＥＴＩＯは更に
構造的な特徴を含んでおり、ゲート構成体２０の下側の
延長部ｌ８に隣接した部分においてデバイスを非対称に
している。より詳細にいえば、（Ｎ−の）僅かにドープ
された延長部（または先端）領域２８が、サイドウオー
ル２６Ｂの下側においてＮ＋ドレイン領域ｌ６から延び
、ゲート電極２２の右端を通った所で終端している。
ドレイン領域ｌ６に比べて、延部２８のドーパントの濃
度は低く、また、基板ｌ２内への深さが小さい。この発
明のｉｌ要な特徴は、延長部２８がドレイン領域ｌ６に
おいてだけ形成されており、当該分野で普通に教示され
ているように、ンース領域ｌ４において対称にはされて
いない。
この発明の更に重要な特徴ダ、単一のＰ＋／＼ローまた
はポケット領域３０を含ませることにある。
この領域３０はゲート電極２２の下部においてチナンネ
ル１８から延び、また、ソース領域ｌ４を包囲するよう
にされている。再び、ｉ要なこととして注意すべきこと
Ｃメ−、ＩＧＦＥＴＩＯにはソース領域１４を包囲する
単一のハロー領域３０だけが含まれており、当該分野で
従来から教示されているように、ドレイン領域ｌ６を包
囲する対称的なハロー領域は存在しないということであ
る。
その動作において、ドレイン領域ｌ６の延長部２８は、
デバイスのブレークダウン電圧を増大させ、また、ホッ
ト・キャリア（ｈｏｔ　ｃａｒｒｉｅｒ）効果を減少さ
せる機能を果たしながら、対称的な延長部をソース領域
から排除することにより、高い直列抵抗とこれに付随す
る欠点を回避するようにされる。これに加えて見出され
たことは、ソース領域ｌ４の周辺にハロー領域３０を含
ませることにより、短いチャンネルにおけるスレッシ９
ルド電圧の落ち込みが減少し、デバイスのパンチ・スル
ーをも抑止するように機能するということである．ドレ
イン領域１６の周辺にはハロー領域が形成されていない
ことから、この発明によれば、ブレークダウン電圧の減
少と、これに関連するデバイスの容量の増大という不利
益を回避するようにされる。
上述されたようなＩＣＦＥＴＩＯの解析で示されること
は、このデバイスが０．１０−０．２０ミクロンの範囲
の長さしのチャンネルで動作することが可能であり、ま
た、これと同じ寸法を達成する従来技術によるデバイス
に比べて遥かに改善された動作特性を呈するということ
である。
この点で注意されるべきことは、ＩＣＦＥＴＩＯは２個
の非対称の特徴を含むものとして説明されたが、即ち、
ソース領域１４周辺のハロー領域３０およびドレイン領
域ｌ６についての延長部２８を含むものとして説明され
たけれども、これらの特徴のいずれも、デバイスの動作
特性を改善するために、別々に使用することができる。
更に、この発明の説明はＮ−チャンネル、エンハンスメ
ント・モードのデバイスについてだけなされたが、導電
性のタイプや濃度についての適切な調節をすることによ
り、Ｐ−チャンネル、エンハンスメント・モードのデバ
イスに適用可能であり、また、Ｎ−チャンネル、Ｐ−チ
ャンネル、デブレション・モードのデバイスの双方に適
用可能である。
ここで、一連の第２八図ないし第２Ｆ図を参照すると、
第１図に示されているタイプの非対称のＦＥＴデバイス
を製造するための方法が例示・説明されている。この点
で注意されるべきことは、サブミクロンの長さしのチャ
ンネルを備えたＩＧＦＥＴＩＯを製造するために、種々
のデバイスの領域および構成体についての極めて正確な
整列を必要とすることである。この正確度は、一般に、
従来のフォトリングラフィ技術を用いて利用可能なもの
ではない。
ここで第２ＡｌｉＵを参照すると、Ｐ−フォトレジスト
基板の一部４０が、Ｆ　Ｅ　’ｒデバイスの製造を支持
するために用意されている。酸化物（Ｓｈｏｗ）の層４
２が基板４０の上部表面に形或されており、この層４２
に含まれている比較的薄いゲート酸化物領域４２Ａは、
比較的厚いフィールド酸化物絶縁領域４２Ｂ，４２Ｃに
よって境界が付されている。酸化物層４２は既知の従来
の技術によって形成される。ゲート酸化物領域４２Ａの
厚みは、例えば、およそｌＯΩ〜２００オングストロー
ムの範囲にされる。
ポリシリコンの層４４は酸化物層４２の上に形成されて
おり、その厚みは例えばおよそ３，０００オングストロ
ームである。ポリシリコンの層４４は通常の化学的蒸着
（ＣＶＤ）プロセスによって形成させることが可能であ
って、付着時に同時にドープされるか、または、イオン
注入（１　／１　”）により後続してドープされて、お
よそＩＸＩＯ”●原子数／ｃｍ’の範囲の濃度になるよ
うにされる。例えば、４００オングストロームの範囲に
あるＳｉｎｓの薄いＮＩ４６は、ポリシリコン層４４の
上部表面に形成されている。酸化物層４６は、例えば、
熱的な酸化や化学的蒸着の通常のプロセスによって形成
することができる。
第２Ａ図の説明を続けると、フォトレジスト材料による
マスク４８が形成される。マスク４８はゲート酸化物領
域４２Ａの表面上のほぼ中央に位置する、実質的に諸ス
テップ４８Ａを含むよウに形成される。マスク４８の形
成は、フォトレジスト材料の全面付着〈単一層または多
層のフォトレジスト構成体を用いることができる〉、そ
して、レジストの露光および現像により通常の写真平版
技術を用いて形成される。エッジ部４８Ａの位置決めは
、ＦＥＴデバイスの後続の形成に対するｆ［Ｗなステッ
プではないが、別のデバイス要素に対して自己整列され
ないデバイス形成ステップである。
マスク４８の形成に続けて、好適にはプラズマで付着さ
れたＳｉｓＬである絶縁材料の垂直なサイドウオール５
０がエッジ部４８Ａの上に形成される。サイドウオール
５０は、例えば、次のようなステップを含む通常のプロ
セスによって形或される。即ち、ｌ〉デバイスの表面の
上にＳｉｓｌｌ＊の層を全体として共形的に形成するこ
と、そして、２）サイドウオール５０を残すために異方
性のエッチング・プロセスによりＳｉＪｉの層をエッチ
ング処理すること、というプロセスによって形成される
。適当なエッチング・プロセスは、例えばＣＨＰｓまた
はＣＰｄＨａのような、ＳｉＪａに対して選択的なプラ
ズマを用いる反応性イオン・エッチング（ＲＩＥ）であ
る。サイドウオール５０の厚みは、Ｓｉ．Ｎ．の共形層
の厚みを制御することにより、極めて正確な制御をする
ことができる。
第２Ｂ図に示されている構成を得るためには、酸化物層
４６の露出された部分、そして、その下側のポリシリコ
ン層４４の露出された部分が続けて取り除かれる。これ
らの層の除去によって諸ステップを形成することが望ま
しいから、異方性のＲＩＥプロセスを用いることが好適
である。
例えば、ＣＦ．プラズマによるＲＩＥプロセスを用いて
、酸化物１ｉ！ｌ４６の露出された部分が取り除かれる
。これに続けて、ポリシリコンの層４４の露出ξれた部
分が、例えば、ＣｈプラズマによるＲＩＥプロセスを用
いて取り除かれる。このＣＩ，プラズマは酸化物層４２
によって有効に停止される。
Ｐ＋イオン（図示されない）が、フィールド酸化物、サ
イ．ドウオール、そして、マスク４８を１／Ｉマスクと
して用いて、フィールド酸化物領域４２Ｂとサイドウオ
ール５０との間の基板４０の部分に注入される。このＩ
／Ｉの実行は、例えば、ホウ素イオンを用いて、また、
続けて形成されるソース領域よりも深いＰ＋ハロー領域
５２を形成させるのに十分なパワーおよびドーパント濃
度でなされる。第２の１／［の実行は、例えば、リンま
たはヒ素のＮ＋イオンを用いて、ハロー領域５２内にＮ
＋ソース領域５４を形成するためになされる。この第２
の！／１では、ハロー領域５２を形成するために用いら
れたマスクと同じマスクが用いられる。ここで理解され
ることは、これらのハロー領域およびソース領域を形成
するための相対的な順序は逆にできるということである
，Ｓｉｎｇの保護ｊ！！６０は、およそ８００オングス
トロームの厚さにデバイスの上に共形的に付着される。
第２Ｃ図の構成を形成させるために、レジスト材料から
なる平面化層６ｌが、マスク４８によっては覆われてい
ない部分の上に形成される。レジストの層６１の形成は
、レジストをスピン操作することにより、マスク４８の
厚みより大きくなるまでなされる。この分野では知られ
ているように、このスピン操作のプロセスによれば、比
較的平面状の上部表面を有するレジスト層が得られる。
次いで、この比較的平面状のレジスト層は、例えば、酸
素プラズマによるＲＩＥプロセスを用いて、マスク４８
の厚みよりも僅かに小さくなるように薄くされる。この
薄くするプロセスの結果として、酸化物層６０のより高
い領域（即ち、マスク４８およびサイドウオール５０の
上部表面を覆う領域）が露出される。
第２Ｄ図の構成を得るために、適当な工，チング材が用
いられて、第１に酸化物層６０の露出された領域の除去
がなされ、これに次いでＪ１６１およびマスク４８を含
むレジスト材料を除去する。
例えば、酸化物層６０の露出された部分を除去するため
にＨＦ溶液を用いることが可能であり、また、レジスト
材料を除去するために酸素プラズマを用いる．ことが可
能である。結果としてのデバイスに含まれるものは、サ
イドウオール５０、そして、酸化物層６０の残りである
隣接した垂直な酸化物層部分６５によって形成される狭
くて垂直な構造体６４である。
第２Ｅ図の構成を形成させるために、窒化物のサイドウ
オール５０がマスクとして用いられて、始めに酸化物層
４６の露出された領域の方向性のエ，チング処理がなさ
れ、これに次いでポリシリコン層４４の露出された領域
を除去する。酸化物７１！ｊ４６のエフチング処理は、
例えば、ＣＰ．プラズマによるＲＩＥプロセスを用いて
なされるが、酸化物層６０の厚みも減少する。ポリシリ
コン層４４のエッチング処理は、例えば、Ｃｈプラズマ
によるＲＩＥプロセスを用いてなされる。次いで、サイ
ドウオール５０の除去が、Ｈ＊ＰＯ４のような適当なエ
ッチング手段を用いてなされる。残りの単独で立ってい
る垂直な酸化物層部分６５は、穏やかな５０：１のＨＦ
溶液を用いて除去される。酸化物層部分６５は単独で垂
直に立っているから、ＨＦ溶液により両側からエッチン
グ処理を受け、従って、垂直部分は除去されるが、層６
０の残りの部分は残る。これらのエッチング・ステップ
の結果として、ポリシリコン・ゲート電極６２の限定が
なされる。
１／Ｉ処理の実行が基板１２の表面＋とおいてなされて
、ゲート電極６２とフィールド酸化物領域４２Ｃとの間
に延びた、比較的浅くて比較的僅かにドープされたＮ一
領域６４が形成される。この１／Ｉの実行は、フィール
ド酸化物領域４２８１４２Ｃおよびゲート電極６２を！
／１マスクとして用いてなされる。ここで認められるこ
とは、この比較的僅かで浅い■／Ｉは、大量にドープさ
れたソース領域５４、または、大量にドープされ、より
深いハロー領域５２に対して評価できるような影響はな
いということである。
ここで第２Ｆ図を参照すると、好適にはＳｉｎ．からな
る絶縁材料のサイドゥオール６６Ａ、６６Ｂは、ゲート
電極６２の垂直なエッジに形成される。サイドウオール
６６Ａ，６６Ｂは、デバイスの上に酸化物の厚い層（図
示されない）を共形的に全面付着し、次いで、この厚い
層を、例えばＣＨｈを用いた適当なＲＩＥプロセスによ
り、異方性のエッチングすることにより通常のプロセス
で形成される。サイドウオール６６Ａ，６６Ｂの厚みＴ
２は、酸化物の共形層の厚みを制御することにより、極
めて正確に制御することができる。
サイドウオール６６Ａ，６６Ｂの形成に続いて、サイド
ウオール６６Ｂとフィールド酸化物４２Ｃとの間の基板
ｌ２におけるドレイン領域６８を形成させるために、例
えば、ヒ素を用いることによるＮ＋イオンの１／．１が
実行される。僅かにドープされた延長部６４に比べて深
く、また、より大重にドープされるドレイン領域６８を
生成させるために、Ｉ／Ｉのパワーおよびドーパント濃
度が遺択される。サイドウオール６６Ａ．６６Ｂおよび
フィールド酸化物領域４２Ｂ，４２Ｃは、この１／Ｉに
対するマスクとしての機能を果たす。ここで認められる
ことは、ソース領域５４の上のデバイスの領域がマスク
されずに残っており、この最後のＩ／Ｉによりソース領
域における濃度を増大させるための有利な機能を果たす
ことである。
酸化物層４６、６０の残りの露出された部分は、これに
続けて、例えば４０：ｌのＨＦ溶液のような適当なエッ
チング材により除去されて、第２Ｆ図に示されている構
成体を残すようにされる。
その結果として形成されたエンハンスメント・モードの
ＮチャンネルＩＣＦＥＴ６８は、先の第１図におけるデ
バイスｌＯと同等のものである。
上述されたプロセスのステップについての考察を通して
認められることは、ハロー領域５２およびソース領域５
４（第２Ａ図）を形成させるときにマスクとしてサイド
ウオール５０を用いることにより、これら２個の領域は
互いに自己配列し、また、これに続けて画定されるゲー
ト電極６２と自己配列することである。同様な態様をも
って、僅かにドープされた延長領域６４（第２Ｅ図）を
形成するときにマスクとしてゲート電極６２を用いるこ
とにより、延長領域はゲート電極に対して自己配列する
。ドレイン領域６８（第２Ｆ図）を形成させるためのマ
スクとしてサイドウオール６６Ｂを使用することにより
、ドレイン領域がゲート電極６２および伸長領域６４の
双方に対して自己配列する。
これらの自己配列のプロセスにおけるステップがこの発
明の主要な特徴であって、上述されたようなサブミクロ
ンの寸法の長さＬのチャンネルを有するＦＥＴを確実に
かつ反復して形成できるという重要な利点が与えられる
。これらの正確な寸法の達成を可能とするとともに、先
の第１図に関して説明されたような、改善された動作特
性を有する非対称のデバイスが得られる。
ここで一連の第３八図ないし第３Ｆ図を参照すると、前
記の第２Ａ図ないし第２Ｆ図でのプロセスについての修
正された実施例が示され゜Ｃおり、ここでは、ソース領
域５４の周囲での非対称のハロー領域５２を形成させる
ことが所望されている。
その同様な特徴は同様な参照牡字で指示されている。
ここで第３Ａ図を参照すると、先の第２Ａ図のそれと実
質的に同等なデバイスの構成が示されている。その一つ
の違いは、サイドウオール５０に対する自己配列がなさ
れるように、層４４または４６のエッチング処理に先立
って、Ｐ＋ハロー領域５２の注入がなされ゛ることであ
る。その他の違いは、酸化物層４６の上に、ＣｖＤで沈
積される遺択的なポリシリコン層４７を含むことだけで
ある。
第３Ｂ図にはレジストのマスク４８が除去されているこ
とが示されている。これに対して、第３Ｃ図で達成され
ることは、サイドウオール５０をマスクとして用いるこ
とにより、層４７、４６の露出された部分を順次にエッ
チング処理を施し、これに次いでサイドウオールそれ自
体を除去することである。これらの要素は、と述された
ような適当なプロセスを用いてエッチングされる。ここ
で認められることは、上述された第２八図ないし第２Ｆ
図のプロセスにおいて，も用いることができるポリシリ
コン１ｉ４７が、レジストのマスク４８の除去の間にエ
ッチング処理を停止する機能を果たすということである
。
（以下冷白） 第３Ｄ図で示されている構成を達成するために、層４６
、４７の残りの整合した部分が異方性のＲＩＥプロセス
におけるマスクとして用いられて、ポリシリコン層４４
の露出された部分を取り除くようにされる。ここで理解
されることは、ポリシリコンの最後の層の部分４７も、
この最後のエッチングのステップにおいて除去される・
ということである。このエッチングのステップは上述さ
れた適当なエッチングのプロセスを用いて実行されるも
のであり、その結果としてゲート電極６２の限定がなさ
れる。酸化物層４６の部分はこのゲート電極の上部表面
に残っている。
第３Ｅ図における構成を達成するために、フィールド酸
化物領域４２Ｂ，４２Ｃ，そして、酸化物カバー４６を
有するゲート電極６２がｌ／ｌのためのマスクとして用
いられる。このＩ／ＩはＮ＋イオンとともに実行されて
、それぞれに、大量にドープされたＮ＋ソースおよびド
レイン領域５４、６８を形成するようにされる。このＩ
／Ｉはソース領域５４がハロー領域５２に比べて浅くな
るように実行される。ここで認められることは、ハロー
領域５２はンース領域５４に対して自己配列がなされ、
また、ハロー、ンースおよびドレイン領域の全てがゲー
ト電極６２に対して自己配列がなされる。
所望の．Ｆ　Ｅ　Ｔ構成を完成させるために，ｌｉ６６
（第３Ｅ図参照）がデバイスの上に共形的に形成され、
これに続けて昇ツチング処理がなされて、第３Ｆ図に示
されているＦＥＴ構成７０が残るようにされる。第３Ｆ
図におけるＦＥ７７０は、第２Ｆ図において含まれてい
るＬＤＤ延長ＩＥ６４が除去されることを除けば、この
第２Ｆ図におけるＦＥＴ７０と実質的に同等である。勿
論、第３Ｄ図の状態でンース領域およびドレイン領域に
Ｎ一をドープしてドレイン延長部（第２Ｅ図の６４）を
形成し、次仁、第３Ｆ図のようにサイドウオール６６Ａ
，６６Ｂを形成した後にＮ＋をドープすることによって
、ソース領域およびドレイン領域を形成することもでき
る。
上述されたプロセスのステップについての考察から認め
られることは、それぞれに一連の第２図および第３図に
おいてＦＥＴデバイスを組み立てることが説明されてお
り、こζにンースおよびドレイン領域はゲート構成体に
対して自己配列されている。このプロセスによれば、ゲ
ートの長さがサブミクｐ冫のＦＥＴを形成させることが
、確実にかつ反復して実行することが可能であり、また
、非対称の構成体によ．るデバイスを形成するために有
利に用いることが可能である。
かくして、チャンネルの長さがサブミクロンの新規かつ
改善されたＦＥＴであって、従来のデバイスに比べて有
意に改善された動作特性を呈，するものが提供される。
この動作の達成は、デバイスのチャンネルの領域におけ
る非対称のンースおよび／またはドレイン構成体の使用
を通してなされる。更に提供されるものは、デバイスの
ゲートに対して自己配列されるデバイスのソースおよび
ドレイン領域を有するＦＥＴを製造するための新規かつ
改暮された方法である。このプロセスは、非対称のＦＥ
Ｔを製造するときに使用するために、特に適合性がある
ものである。
この発明は半導体デバイスの製造に適用されるが、特に
、ＩＧＦＥＴデバイスを含む超大規模集［９（ＶＬＳＩ
）ロジックおよびメモリ回路の製造に適用されるもので
ある。
【図面の簡単な説明】
第１図は、この発明に従って構成される絶縁ゲート（Ｉ
ｃ；）ＦＥＴの断面図である。 第２Ａ図ないし第２Ｆ図は、前記第１図におけるＩＧＦ
ＥＴを構成する方法を連続的なステップで示す断面図で
ある。 第３Ａ図ないし第３Ｆ図は、この発明によってｆＧＦＥ
Ｔを構成する第２の方法を連続的なステップで示す断面
図である。 図中で、 ｌＯ・・ＩＧＦＥＴ％　ｌ２・・基板、ｌ４・・ソース
領域，１６・・ドレイン領域、１８・・チャンネル、２
０・・ゲート構成体、２２・・電極、２４・・（Ｓｉｎ
，）薄層、２６Ａ，２６Ｂ・・サイドウオール、 ２８　・ ・延長部、 ３０　・ ・ハロー領域。

Claims (25)

    【特許請求の範囲】
  1. （１）第１の導電性タイプの半導体基板； 前記基板の表面に配置されており、チャ ンネル領域によって間隔がとられている、第２の導電性
    タイプのソース領域およびドレイン領域；および、 前記第２の導電性タイプであり、かつ、 前記ドレイン領域に比べてドーパントの濃度が低い、前
    記チャンネル領域へ延びたドレイン延長部を含んでなる
    、非対称構造の電界効果ト ランジスタ。
  2. （２）前記延長部は前記基板の前記表面に隣接している
    、請求項１に記載の電界効果トランジスタ。
  3. （３）前記チャンネル領域の上にあり、前記チンネル領
    域の表面から絶縁されたゲート電極を更に含んでいる、
    請求項２に記載の電界効果トランジスタ。
  4. （４）第１の導電性タイプの半導体基板： 前記基板の表面に配置されており、チャ ンネル領域によって間隔がとられている、第２の導電性
    タイプのソース領域およびドレイン領域；前記第１の導
    電性タイプであり、かつ、 前記基板に比べて、ドーパントの濃度が高い、前記ソー
    ス領域を包囲するハロー領域；および、前記第２の導電
    性タイプであり、かつ、 前記ドレイン領域に比べてドーパントの濃度が低い、前
    記チャンネル領域へ延びたドレイン延長部を含んでなる
    、非対称構造の電界効果ト ランジスタ。
  5. （５）前記延長部は前記基板の前記表面に隣接している
    、請求項４に記載の電界効果トランジスタ。
  6. （６）前記延長部の前記基板内の深さは、前記ドレイン
    領域に比べて浅くされている、請求項５に記載の電界効
    果トランジスタ。
  7. （７）前記チャンネル領域の上にあり、前記チンネル領
    域の表面から絶縁されたゲート電極を更に含んでいる、
    請求項４に記載の電界効果トランジスタ。
  8. （８）前記ゲート電極は、前記ドレイン延長部、前記ハ
    ロー領域および前記ソース領域と重なるように前記チャ
    ンネル領域上に延びている、請求項７に記載の電界効果
    トランジスタ。
  9. （９）第１の導電性タイプの半導体基板を用意すること
    ； 前記基板の表面に、チャンネル領域によっ て間隔がとられる、第２の導電性タイプのソース領域お
    よびドレイン領域を形成すること；および、前記第２の
    導電性タイプであり、かつ、 前記ドレイン領域に比べてドーパントの濃度が低い、前
    記チャンネル領域へ延びたドレイン延長部を形成するこ
    と； の諸ステップを含んでなる電界効果トラ ンジスタの製造方法。
  10. （１０）前記第１の導電性タイプであり、かつ、前記基
    板に比べてドーパントの濃度が高い、前記ソース領域を
    包囲するハロー領域を形成するステップを更に含んでい
    る、請求項９に記載の方法。
  11. （１１）前記延長部は前記基板の前記表面に隣接してい
    る一請求項１０に記載の方法。
  12. （１２）前記延長部の前記基板内への深さは、前記ドレ
    イン領域に比べて浅くされている、請求項１１に記載の
    方法。
  13. （１３）前記チャンネル領域の上にあり、前記チャンネ
    ル領域の表面から絶縁されたゲート電極を更に含んでい
    る、請求項９に記載の方法。
  14. （１４）前記ゲート電極は、前記ドレイン延長部、前記
    ハロー領域および前記ソース領域と重なるように前記チ
    ャンネル領域上に延びている、請求項１３に記載の方法
    。
  15. （１５）第１の導電性タイプの半導体基板を用意するこ
    と； 前記基板上にゲート電極材料の層を形成 すること； 前記ゲート電極材料層の上に、垂直なエッ ジ部を有するマスクを形成すること； 前記マスクに対して自己整列された前記 基板の一部に第１のデバイス領域を形成すること；前記
    ゲート電極材料層からゲート電極を 限定するために前記マスクを用いるとともに、前記ゲー
    ト電極に隣接している基板部分を露出させること；およ
    び、 前記ゲート電極に対して自己整列された 前記基板の新しく露出された部分に第２のデバイス領域
    を形成すること； の諸ステップを含んでなる電界効果トラ ンジスタの製造方法。
  16. （１６）前記第１の領域および第２の領域を形成するた
    めのステップは、前記基板の前記表面に対してイオンを
    注入することを含んでいる、請求項１５に記載の方法。
  17. （１７）マスクを形成するステップは、前記マスクのエ
    ッジ部にサイドウォールを形成することを含み；そして
    、 ゲート電極を限定するために前記マスク を用いる前記ステップは、前記ゲート電極を限定するた
    めに前記サイドウォールを用いるステップを含んでいる
    ； 請求項１５に記載の方法。
  18. （１８）前記基板と前記ゲート電極材料層との中間に絶
    縁材料の層を形成するステップを更に含んでいる、請求
    項１５に記載の方法。
  19. （１９）前記第１の領域を形成する前記ステップは； 前記第１の導電性タイプのハロー領域を 前記基板に注入すること；および、 前記基板において前記ハロー領域がソー ス領域を包囲するように、前記第２の導電性タイプの前
    記ソース領域を前記基板に注入すること；の諸ステップ
    を含んでいる、請求項１５ に記載の方法。
  20. （２０）前記第２の領域を形成する前記ステップは； 前記第２の導電性タイプの僅かにドープ された延長部を前記基板に注入すること； 前記延長部の上にある前記ゲート電極の エッジ部上に保護用材料のサイドウォールを形成するこ
    と：および、 前記ゲート電極および前記サイドウォー ルをマスクとして用いて、前記第２の導電性タイプのド
    レイン領域を前記基板内に形成すること；の諸ステップ
    を含んでいる、請求項１５ に記載の方法。
  21. （２１）第１の導電性タイプの半導体基板を用意するこ
    と； 前記基板の上に絶縁材料の層を形成する こと； 前記絶縁材料の層の上にゲート電極材料 の層を形成すること； 垂直なエッジ部を有する第１のマスク材 料の層を前記ゲート電極材料層の上に形成すること； 前記第１のマスク材料層の前記エッジ部 に第２のマスク材料のサイドウォールを形成すること； 前記第１および第２のマスク材料により 覆われていない前記基板の一部に第１のデバイス領域を
    形成すること； 前記第２のマスク材料の前記サイドウォ ールを残すために前記第１のマスク材料層を取り除くこ
    と； 前記ゲート電極材料層および絶縁材料層 からゲート構成体を限定するために前記サイドウォール
    をマスクとして用いること；および、前記第１のマスク
    材料層を取り除くこと により露出された前記基板の一部において、前記ゲート
    構成体に隣接して第２のデバイス領域を形成すること； の諸ステップを含んでなる電界効果トラ ンジスタの製造方法。
  22. （２２）前記第１のデバイス領域を形成する前記ステッ
    プは； 前記第１の導電性タイプのハロー領域を 前記基板に注入すること；および、 前記ハロー領域がソース領域を包囲する ように、前記第２の導電性タイプの前記ソース領域を前
    記基板に注入すること； の諸ステップを含んでいる、請求項２１ に記載の方法。
  23. （２３）前記第２のデバイス領域を形成する前記ステッ
    プは； 前記第２の導電性タイプの僅かにドープ された領域を前記基板に注入すること； 前記僅かにドープされた領域の上にある 前記ゲート構成体のエッジ部上に保護用材料のサイドウ
    ォールを形成すること；および、 前記僅かにドープされた領域がドレイン 延長部を形成するように、前記第２の導電性タイプのド
    レイン領域を前記サイドウォールに隣接させて前記基板
    内に形成すること； の諸ステップを含んでいる、請求項２１ に記載の方法。
  24. （２４）前記基板はシリコン半導体材料からなるもので
    あり； 前記絶縁層はＳｉＯ＿２からなるものであり；そして、 前記ゲート電極材料はドープされたポリ シリコンからなるものである； 請求項２１に記載の方法。
  25. （２５）前記第１のマスク材料はフォトレジスト材料か
    らなるものであり；また、 前記第２のマスク材料はＳｉ＿３Ｎ＿４からなるもので
    ある； 請求項２１に記載の方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054730A (en) * 1997-01-08 2000-04-25 Kabushiki Kaisha Toshiba Semiconductor device
JP2005142484A (ja) * 2003-11-10 2005-06-02 Hitachi Ltd 半導体装置および半導体装置の製造方法
KR100504187B1 (ko) * 1997-12-29 2006-05-17 매그나칩 반도체 유한회사 모스형 전계효과 트랜지스터의 제조방법
WO2006070474A1 (ja) * 2004-12-28 2006-07-06 Spansion Llc 半導体装置の製造方法
JP2007214398A (ja) * 2006-02-10 2007-08-23 Nec Corp 半導体集積回路
US7596937B2 (en) 2004-04-08 2009-10-06 Sumitomo (Sei) Steel Wire Corp. Rubber product-reinforcing metallic cord and method for manufacturing such a cord
JP2012204583A (ja) * 2011-03-25 2012-10-22 National Institute Of Advanced Industrial & Technology トンネルトランジスタの製造方法
JP2016129267A (ja) * 2011-03-30 2016-07-14 クアルコム，インコーポレイテッド ダイオード、それを使用する回路、および製造方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2786307B2 (ja) * 1990-04-19 1998-08-13 三菱電機株式会社 電界効果トランジスタ及びその製造方法
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
KR960014718B1 (en) * 1993-05-14 1996-10-19 Lg Semicon Co Ltd Method of manufacturing transistor
US5397715A (en) * 1993-10-21 1995-03-14 Micrel, Incorporated MOS transistor having increased gate-drain capacitance
US5371394A (en) * 1993-11-15 1994-12-06 Motorola, Inc. Double implanted laterally diffused MOS device and method thereof
US5482878A (en) * 1994-04-04 1996-01-09 Motorola, Inc. Method for fabricating insulated gate field effect transistor having subthreshold swing
US5427964A (en) * 1994-04-04 1995-06-27 Motorola, Inc. Insulated gate field effect transistor and method for fabricating
US5545575A (en) * 1994-10-24 1996-08-13 Motorola, Inc. Method for manufacturing an insulated gate semiconductor device
DE4441723A1 (de) * 1994-11-23 1996-05-30 Siemens Ag Herstellungsverfahren für Gate-Elektroden von MOSFETs
US5510279A (en) * 1995-01-06 1996-04-23 United Microelectronics Corp. Method of fabricating an asymmetric lightly doped drain transistor device
US5733794A (en) * 1995-02-06 1998-03-31 Motorola, Inc. Process for forming a semiconductor device with ESD protection
US5744372A (en) 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
KR960042942A (ko) * 1995-05-04 1996-12-21 빈센트 비.인그라시아 반도체 디바이스 형성 방법
US6127700A (en) * 1995-09-12 2000-10-03 National Semiconductor Corporation Field-effect transistor having local threshold-adjust doping
US5573961A (en) * 1995-11-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contact for a MOSFET device fabricated in an SOI layer
DE19548056C1 (de) * 1995-12-21 1997-03-06 Siemens Ag Verfahren zur Herstellung einer Gateelektrode für eine MOS-Struktur
US5985724A (en) * 1996-10-01 1999-11-16 Advanced Micro Devices, Inc. Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer
US5834810A (en) * 1996-10-17 1998-11-10 Mitsubishi Semiconductor America, Inc. Asymmetrical vertical lightly doped drain transistor and method of forming the same
US5950091A (en) * 1996-12-06 1999-09-07 Advanced Micro Devices, Inc. Method of making a polysilicon gate conductor of an integrated circuit formed as a sidewall spacer on a sacrificial material
US6124174A (en) * 1997-05-16 2000-09-26 Advanced Micro Devices, Inc. Spacer structure as transistor gate
US5866934A (en) * 1997-06-20 1999-02-02 Advanced Micro Devices, Inc. Parallel and series-coupled transistors having gate conductors formed on sidewall surfaces of a sacrificial structure
TW437099B (en) * 1997-09-26 2001-05-28 Matsushita Electronics Corp Non-volatile semiconductor memory device and the manufacturing method thereof
US6096588A (en) * 1997-11-01 2000-08-01 Advanced Micro Devices, Inc. Method of making transistor with selectively doped channel region for threshold voltage control
DE19812945A1 (de) * 1998-03-24 1999-09-30 Siemens Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US6048772A (en) * 1998-05-04 2000-04-11 Xemod, Inc. Method for fabricating a lateral RF MOS device with an non-diffusion source-backside connection
US6020611A (en) * 1998-06-10 2000-02-01 Motorola, Inc. Semiconductor component and method of manufacture
FR2787922B1 (fr) * 1998-12-23 2002-06-28 St Microelectronics Sa Cellule memoire a programmation unique en technologie cmos
US6528846B1 (en) 1999-09-23 2003-03-04 International Business Machines Corporation Asymmetric high voltage silicon on insulator device design for input output circuits
US6797576B1 (en) 2000-03-31 2004-09-28 National Semiconductor Corporation Fabrication of p-channel field-effect transistor for reducing junction capacitance
US6566204B1 (en) 2000-03-31 2003-05-20 National Semiconductor Corporation Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors
US7145191B1 (en) 2000-03-31 2006-12-05 National Semiconductor Corporation P-channel field-effect transistor with reduced junction capacitance
US6548842B1 (en) 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US6475885B1 (en) * 2001-06-29 2002-11-05 Advanced Micro Devices, Inc. Source/drain formation with sub-amorphizing implantation
US6756619B2 (en) 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US7161203B2 (en) 2004-06-04 2007-01-09 Micron Technology, Inc. Gated field effect device comprising gate dielectric having different K regions
KR100614658B1 (ko) * 2005-04-18 2006-08-22 삼성전자주식회사 반도체 장치의 고전압 트랜지스터 및 그 형성 방법
US7301219B2 (en) * 2005-06-06 2007-11-27 Macronix International Co., Ltd. Electrically erasable programmable read only memory (EEPROM) cell and method for making the same
WO2008016619A1 (en) 2006-07-31 2008-02-07 Vishay-Siliconix Molybdenum barrier metal for sic schottky diode and process of manufacture
US8410549B2 (en) * 2009-03-27 2013-04-02 National Semiconductor Corporation Structure and fabrication of field-effect transistor using empty well in combination with source/drain extensions or/and halo pocket
US8084827B2 (en) * 2009-03-27 2011-12-27 National Semiconductor Corporation Structure and fabrication of like-polarity field-effect transistors having different configurations of source/drain extensions, halo pockets, and gate dielectric thicknesses
US8304835B2 (en) * 2009-03-27 2012-11-06 National Semiconductor Corporation Configuration and fabrication of semiconductor structure using empty and filled wells
US8426917B2 (en) * 2010-01-07 2013-04-23 International Business Machines Corporation Body-tied asymmetric P-type field effect transistor
US8643107B2 (en) * 2010-01-07 2014-02-04 International Business Machines Corporation Body-tied asymmetric N-type field effect transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5533037A (en) * 1978-08-28 1980-03-08 Nec Corp Manufacture of semiconductor device
JPS58118157A (ja) * 1981-12-30 1983-07-14 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体装置の製造方法
JPS60110170A (ja) * 1983-11-21 1985-06-15 Toshiba Corp 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4280855A (en) * 1980-01-23 1981-07-28 Ibm Corporation Method of making a dual DMOS device by ion implantation and diffusion
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4737828A (en) * 1986-03-17 1988-04-12 General Electric Company Method for gate electrode fabrication and symmetrical and non-symmetrical self-aligned inlay transistors made therefrom
JPS62274767A (ja) * 1986-05-23 1987-11-28 Fujitsu Ltd 高耐圧半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5533037A (en) * 1978-08-28 1980-03-08 Nec Corp Manufacture of semiconductor device
JPS58118157A (ja) * 1981-12-30 1983-07-14 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体装置の製造方法
JPS60110170A (ja) * 1983-11-21 1985-06-15 Toshiba Corp 半導体装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054730A (en) * 1997-01-08 2000-04-25 Kabushiki Kaisha Toshiba Semiconductor device
KR100504187B1 (ko) * 1997-12-29 2006-05-17 매그나칩 반도체 유한회사 모스형 전계효과 트랜지스터의 제조방법
JP2005142484A (ja) * 2003-11-10 2005-06-02 Hitachi Ltd 半導体装置および半導体装置の製造方法
US7596937B2 (en) 2004-04-08 2009-10-06 Sumitomo (Sei) Steel Wire Corp. Rubber product-reinforcing metallic cord and method for manufacturing such a cord
WO2006070474A1 (ja) * 2004-12-28 2006-07-06 Spansion Llc 半導体装置の製造方法
JPWO2006070474A1 (ja) * 2004-12-28 2008-06-12 スパンション エルエルシー 半導体装置の製造方法
US9299578B2 (en) 2004-12-28 2016-03-29 Cypress Semiconductor Corporation Transistor formation method using sidewall masks
JP2007214398A (ja) * 2006-02-10 2007-08-23 Nec Corp 半導体集積回路
JP2012204583A (ja) * 2011-03-25 2012-10-22 National Institute Of Advanced Industrial & Technology トンネルトランジスタの製造方法
JP2016129267A (ja) * 2011-03-30 2016-07-14 クアルコム，インコーポレイテッド ダイオード、それを使用する回路、および製造方法

Also Published As

Publication number Publication date
EP0402296A1 (en) 1990-12-12
CA2011233A1 (en) 1990-12-09
USH986H (en) 1991-11-05

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